CN112086463B - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够提升所存储数据的可靠性的半导体存储装置。实施方式的半导体存储装置包括存储器芯片，该存储器芯片包含第1区域、第2区域、多条第1字线、第1柱、第1接合金属及第1晶体管。第1区域包含多个存储胞。第2区域(HR)与第1区域不同。多条第1字线(43)在第1区域及第2区域中，在第1方向上相互分离地积层。第1柱在第1区域包含贯通多条第1字线设置的第1半导体层及设置在第1半导体层与多条第1字线之间的第1绝缘体层。第1接合金属(62)设置在第2区域。第1晶体管(TR)在第2区域设置在多条第1字线与第1接合金属之间的第1层(M1)，电连接在1条第1字线与所述第1接合金属之间。

Description

半导体存储装置
[相关申请案]
本申请案享受以日本专利申请案2019-111045号(申请日：2019年6月14日)为基础申请案的优先权。本申请案通过参照该基础申请案包含基础申请案的所有内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有能够非易失地存储数据的NAND(Not AND，反及)型闪速存储器。
发明内容
实施方式提供一种能够提升所存储数据的可靠性的半导体存储装置。
实施方式的半导体存储装置包括包含第1区域、第2区域、多条第1字线、第1柱、第1接合金属及第1晶体管的存储器芯片。第1区域包含多个存储胞。第2区域与第1区域不同。多条第1字线在第1区域及第2区域，于第1方向上相互分离地积层。第1柱在第1区域包含贯通多条第1字线设置的第1半导体层及设置在第1半导体层与多条第1字线之间的第1绝缘体层。多条第1字线与第1半导体层的交叉部分分别作为存储胞发挥功能。第1接合金属设置在第2区域。第1晶体管在第2区域，设置在多条第1字线与第1接合金属之间的第1层，电连接在1条第1字线与所述第1接合金属之间。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储胞阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。
图4是表示第1实施方式的半导体存储装置中的感测放大器单元的电路构成的一例的电路图。
图5是表示第1实施方式的半导体存储装置中的行解码器模块的电路构成的一例的电路图。
图6是表示第1实施方式的半导体存储装置的构造的一例的立体图。
图7是表示第1实施方式的半导体存储装置中的存储器芯片的平面布局的一例的俯视图。
图8是表示第1实施方式的半导体存储装置的存储器区域中的平面布局的一例的俯视图。
图9是表示第1实施方式的半导体存储装置的存储器区域中的剖面构造的一例的沿着图8的IX-IX线的剖视图。
图10是表示第1实施方式的半导体存储装置中的存储器柱的剖面构造的一例的沿着图9的X-X线的剖视图。
图11A是表示第1实施方式的半导体存储装置的一个区块的引出区域中的剖面构造的一例的剖视图。
图11B是表示第1实施方式的半导体存储装置的另一个区块的引出区域中的剖面构造的另一例的剖视图。
图12是表示第1实施方式的半导体存储装置中的纵型晶体管的剖面构造的一例的沿着图11A的XII-XII线的剖视图。
图13是表示第1实施方式的半导体存储装置的引出区域中的构造的一例的立体图。
图14是表示第1实施方式的半导体存储装置的存储器区域MR及感测放大器区域中的剖面构造的一例的剖视图。
图15是表示第2实施方式的半导体存储装置的引出区域中的构造的一例的立体图。
图16是表示第2实施方式的半导体存储装置中的横型晶体管的剖面构造的一例的剖视图。
图17是表示第3实施方式的半导体存储装置的存储器区域MR及感测放大器区域中的剖面构造的一例的剖视图。
图18是表示第4实施方式的半导体存储装置中的感测放大器单元的电路构成的一例的电路图。
图19是表示第4实施方式的半导体存储装置中的删除动作的一例的时序图。
图20是表示第5实施方式的半导体存储装置的电路构成的一例的电路图。
图21是表示第5实施方式的比较例的半导体存储装置中的动作的结束处理一例的时序图。
图22是表示第5实施方式的半导体存储装置中的动作的结束处理的一例的时序图。
图23是表示第6实施方式的半导体存储装置中的驱动模块的电路构成的一例的电路图。
图24是表示第6实施方式的半导体存储装置中的焊垫区域的平面布局的一例的俯视图。
图25是表示第6实施方式的半导体存储装置中的电荷泵的构造的一例的立体图。
图26是表示第7实施方式的半导体存储装置中的存储器芯片的平面布局的一例的俯视图。
图27是表示第7实施方式与第7实施方式的比较例中的层面(plane)间的配线的概念的俯视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示用于使发明的技术思想具体化的装置及方法。附图是示意性或概念性的，各附图的尺寸及比率等未必与现实相同。本发明的技术思想并不由构成要素的形状、构造、配置等特定。
此外，以下说明中，对具有大致相同的功能及构成的构成要素标注同一符号。构成参照符号的字母后的数字用于对以包含相同字母的参照符号进行参照、且具有同样构成的要素彼此进行区分。在无须相互区分以包含相同字母的参照符号表示的要素的情况下，这些要素分别以仅包含字母的参照符号进行参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的构成
[1-1-1]半导体存储装置1的整体构成
图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1为能够非易失地存储数据的NAND型闪速存储器，由外部的存储器控制器2进行控制。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口规格。
如图1所示，半导体存储装置1例如具备存储胞阵列10、指令寄存器11、地址寄存器12、定序器13、感测放大器模块14、驱动模块15及行解码器模块16。
存储胞阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储胞的集合，例如用作数据的删除单位。另外，在存储胞阵列10设置着多条位线及多条字线。各存储胞例如与1条位线及1条字线建立关联。存储胞阵列10的详细构成将于下文叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收的指令CMD。指令CMD例如包含定序器13使读出动作、写入动作、删除动作等执行的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd及列地址CAd。例如区块地址BAd、页地址PAd及列地址CAd分别用于选择区块BLK、字线及位线。
定序器13控制半导体存储装置1整体的动作。例如定序器13基于指令寄存器11中保存的指令CMD，控制感测放大器模块14、驱动模块15及行解码器模块16等执行读出动作、写入动作、删除动作等。
感测放大器模块14在写入动作中，根据从存储器控制器2接收的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块14在读出动作中，基于位线的电压判定存储胞中存储的数据，将判定结果作为读出数据DAT传送至存储器控制器2。
驱动模块15产生读出动作、写入动作、删除动作等使用的电压。而且，驱动模块15基于例如地址寄存器12中保存的页地址PAd，对与所选择的字线相对应的信号线施加所产生的电压。
行解码器模块16基于地址寄存器12中保存的区块地址BAd，选择对应的存储胞阵列10内的1个区块BLK。而且，行解码器模块16例如将对与所选择的字线相对应的信号线施加的电压传送至所选择的区块BLK内被选择的字线。
以上说明的半导体存储装置1及存储器控制器2可以通过它们的组合构成1个半导体装置。作为这种半导体装置，例如可列举比如SDTM卡等存储卡、及SSD(Solid StateDrive，固态驱动器)等。
[1-1-2]半导体存储装置1的电路构成
(关于存储胞阵列10的电路构成)
图2表示第1实施方式的半导体存储装置1所具备的存储胞阵列10的电路构成的一例，提取存储胞阵列10所包含的多个区块BLK中的1个区块BLK。如图2所示，区块BLK例如包含4个串单元SU0～SU3。
各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储胞晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储胞晶体管MT包含控制栅极及电荷累积层，非易失地保存数据。选择晶体管ST1及ST2各自用于在各种动作时选择串单元SU。
各NAND串NS中，存储胞晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接在建立关联的位线BL，选择晶体管ST1的源极连接在串联连接的存储胞晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接在串联连接的存储胞晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接在源极线SL。
在同一区块BLK中，存储胞晶体管MT0～MT7的控制栅极分别共同连接在字线WL0～WL7。串单元SU0～SU3内的各个选择晶体管ST1的栅极分别共同连接在选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共同连接在选择栅极线SGS。
在以上说明的存储胞阵列10的电路构成中，位线BL由各串单元SU中被分配同一列地址的NAND串NS共有。源极线SL例如在多个区块BLK间共有。
在1个串单元SU内连接在共同的字线WL的多个存储胞晶体管MT的集合例如称为胞单元CU。例如，将包含分别存储1比特数据的存储胞晶体管MT的胞单元CU的存储容量定义为“1页数据”。胞单元CU视存储胞晶体管MT所存储的数据的比特数，可具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储胞阵列10并不限定于以上说明的电路构成。例如，各NAND串NS所包含的存储胞晶体管MT以及选择晶体管ST1及ST2的个数可以分别设计成任意个数。各区块BLK所包含的串单元SU的个数可以设计成任意个数。
(关于感测放大器模块14的电路构成)
图3表示第1实施方式的半导体存储装置1所具备的感测放大器模块14的电路构成的一例。如图3所示，感测放大器模块14例如包含感测放大器单元SAU0～SAUm。感测放大器单元SAU0～SAUm分别与位线BL0～BLm建立关联。各感测放大器单元SAU例如包含位线连接部BLHU、感测放大器部SA、总线LBUS、以及锁存电路SDL、ADL、BDL及XDL。
位线连接部BLHU连接在建立关联的位线BL与感测放大器部SA之间。感测放大器部SA例如在读出动作中，基于建立关联的位线BL的电压，判定读出数据是“0”或是“1”。换句话说，感测放大器部SA感测建立关联的位线BL所读出的数据，判定被选择的存储胞所存储的数据。锁存电路SDL、ADL、BDL及XDL各自暂时保存读出数据及写入数据等。
感测放大器部SA以及锁存电路SDL、ADL、BDL及XDL分别连接在总线LBUS，能够经由总线LBUS相互发送接收数据。锁存电路XDL连接在未图示的输入输出电路，用于感测放大器单元SAU与输入输出电路之间的数据的输入输出。另外，锁存电路XDL例如也可以用作半导体存储装置1的高速缓冲存储器。例如，半导体存储装置1即便在锁存电路SDL、ADL及BDL使用中，在锁存电路XDL空闲的情况下也能够成为就绪状态。
图4是表示第1实施方式的半导体存储装置1中的感测放大器单元SAU的电路构成的一例。如图4所示，例如感测放大器部SA包含晶体管20～27以及电容器28，位线连接部BLHU包含晶体管30。
晶体管20为P型的MOS晶体管。晶体管21～27各自为N型的MOS晶体管。晶体管30相比各个晶体管20～27为高耐压的N型的MOS晶体管。以下，有时将晶体管20～27称为低耐压晶体管，将晶体管30称为高耐压晶体管。
晶体管20的源极连接在电源线。晶体管20的漏极连接在节点ND1。晶体管20的栅极例如连接在锁存电路SDL内的节点INV。晶体管21的漏极连接在节点ND1。晶体管21的源极连接在节点ND2。对晶体管21的栅极输入控制信号BLX。晶体管22的漏极连接在节点ND1。晶体管22的源极连接在节点SEN。对晶体管22的栅极输入控制信号HLL。
晶体管23的漏极连接在节点SEN。晶体管23的源极连接在节点ND2。对晶体管23的栅极输入控制信号XXL。晶体管24的漏极连接在节点ND2。对晶体管24的栅极输入控制信号BLC。晶体管25的漏极连接在节点ND2。晶体管25的源极连接在节点SRC。晶体管25的栅极例如连接在锁存电路SDL内的节点INV。
晶体管26的源极接地。晶体管26的栅极连接在节点SEN。晶体管27的漏极连接在总线LBUS。晶体管27的源极连接在晶体管26的漏极。对晶体管27的栅极输入控制信号STB。电容器28的一个电极连接在节点SEN。对电容器28的另一个电极输入时钟CLK。
晶体管30的漏极连接在晶体管24的源极。晶体管30的源极连接在位线BL。对晶体管30的栅极输入控制信号BLS。
以上说明的感测放大器单元SAU的电路构成中，对连接在晶体管20的源极的电源线例如施加电源电压VDD。对节点SRC例如施加接地电压VSS。控制信号BLX、HLL、XXL、BLC、STB及BLS、以及时钟CLK各自例如由定序器13产生。感测放大器部SA例如基于控制信号STB被断定的时点判定位线BL所读出的数据。
此外，第1实施方式的半导体存储装置1所具备的感测放大器模块14并不限定于以上说明的电路构成。例如，各感测放大器单元SAU所具备的锁存电路的个数可以根据1个胞单元CU所存储的页数适当变更。感测放大器部SA只要能够判定位线BL所读出的数据，也可以是其它电路构成。
(关于行解码器模块16的电路构成)
图5表示第1实施方式的半导体存储装置1所具备的行解码器模块16的电路构成的一例。如图5所示，行解码器模块16例经由如信号线CG0～CG7、SGDD0～SGDD3、SGSD、USGD及USGS连接在驱动模块15。
以下，着眼于与区块BLK0对应的行解码器RD0，对行解码器RD的详细电路构成进行说明。行解码器RD例如包含区块解码器BD、传送栅极线TG及bTG、以及晶体管TR0～TR17。
区块解码器BD解码区块地址BAd。并且，区块解码器BD基于解码结果对传送栅极线TG及bTG分别施加规定的电压。对传送栅极线TG施加的电压与对传送栅极线bTG施加的电压为互补关系。换句话说，对传送栅极线TGb输入传送栅极线TG的反转信号。
晶体管TR0～TR17各自是高耐压的N型的MOS晶体管。晶体管TR0～TR12各自的栅极共同连接在传送栅极线TG。晶体管TR13～TR17各自的栅极共同连接在传送栅极线bTG。另外，各晶体管TR连接在从驱动模块15配线的信号线与设置在对应的区块BLK的配线之间。
具体来说，晶体管TR0的漏极连接在信号线SGSD。晶体管TR0的源极连接在选择栅极线SGS。晶体管TR1～TR8各自的漏极分别连接在信号线CG0～CG7。晶体管TR1～TR8各自的源极分别连接在字线WL0～WL7。晶体管TR9～TR12各自的漏极分别连接在信号线SGDD0～SGDD3。晶体管TR9～TR12各自的源极分别连接在选择栅极线SGD0～SGD3。晶体管TR13的漏极连接在信号线USGS。晶体管TR13的源极连接在选择栅极线SGS。晶体管TR14～TR17各自的漏极共同连接在信号线USGD。晶体管TR14～TR17各自的源极分别连接在选择栅极线SGD0～SGD3。
利用以上的构成，行解码器模块16能够选择区块BLK。具体来说，在各种动作时，与所选择的区块BLK对应的区块解码器BD将“H”电平及“L”电平的电压分别施加到传送栅极线TG及bTG，与非选择的区块BLK对应的区块解码器BD将“L”电平及“H”电平的电压分别施加到传送栅极线TG及bTG。
此外，以上说明的行解码器模块16的电路构成仅为一例，可以适当变更。例如，行解码器模块16所包含的晶体管TR的个数可以根据设置在各区块BLK的配线的条数设计。
[1-1-3]半导体存储装置1的构造
以下，对第1实施方式的半导体存储装置1的构造的一例进行说明。此外，以下参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向与相对于形成半导体存储装置1的半导体衬底的表面为铅直方向的方向对应。俯视图中，为了使图便于观察而适当附加影线。俯视图中附加的影线未必与被附加影线的构成要素的素材及特性相关。本说明书中参照的附图中，为了使图便于观察，适当省略配线及接点等构成要素。
(关于半导体存储装置1的整体构造)
图6表示第1实施方式的半导体存储装置1的整体构造的一例。如图6所示，半导体存储装置1包含存储器芯片MC及CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)芯片CC，具有存储器芯片MC的下表面与CMOS芯片CC的上表面贴合的构造。存储器芯片MC例如包含与存储胞阵列10对应的构造及与行解码器模块16对应的构造的一部分。CMOS芯片CC例如包含与定序器13、指令寄存器11、地址寄存器12、定序器13、感测放大器模块14及驱动模块15对应的构造、及与行解码器模块16对应的构造的一部分。
存储器芯片MC区域例如分为存储器区域MR、引出区域HR1及HR2、以及焊垫区域PR1。在存储器区域MR设置着NAND串NS。存储器区域MR例如在X方向上夹于引出区域HR1及HR2。在引出区域HR1及HR2设置着与行解码器模块16对应的电路的一部分(例如晶体管TR)。焊垫区域PR1例如与存储器区域MR以及引出区域HR1及HR2在Y方向上相邻。
CMOS芯片CC的区域例如分为感测放大器区域SR、周辺电路区域PERI、传送区域XR1及XR2、以及焊垫区域PR2。在感测放大器区域SR设置着感测放大器模块14。在周边电路区域PERI，例如设置着定序器13等。在传送区域XR1及XR2，例如设置着与行解码器模块16对应的电路的一部分(例如区块解码器BD)。感测放大器区域SR及周边电路区域PERI各自在X方向上相邻。例如，感测放大器区域SR及周边电路区域PERI的组与存储器芯片MC内的存储器区域MR重叠配置，在X方向上夹于传送区域XR1及XR2。传送区域XR1及XR2分别与存储器芯片MC内的引出区域HR1及HR2重叠。在焊垫区域PR2，例如设置着半导体存储装置1的输入输出电路等。焊垫区域PR2与存储器芯片MC内的焊垫区域PR1重叠。
存储器芯片MC在存储器区域MR、引出区域HR1及HR2、以及焊垫区域PR1各自的下部具有多个贴合焊垫BP。CMOS芯片CC在感测放大器区域SR、周边电路区域PERI、传送区域XR1及XR2、以及焊垫区域PR2各自的上部，具有多个贴合焊垫BP。
存储器区域MR内的贴合焊垫BP与位线BL电连接，与感测放大器区域SR内的贴合焊垫BP重叠配置。引出区域HR1内的贴合焊垫BP与字线WL电连接，与传送区域XR1内的贴合焊垫BP重叠配置。引出区域HR2内的贴合焊垫BP与字线WL电连接，与传送区域XR2内的贴合焊垫BP重叠配置。焊垫区域PR1内的贴合焊垫BP与焊垫区域PR2内的贴合焊垫BP重叠配置。各区域中，在存储器芯片MC及CMOS芯片CC间对向的贴合焊垫BP彼此贴合并电连接。
此外，第1实施方式的半导体存储装置1的整体构造并不限定于以上说明的构造。例如，与存储器区域MR相邻的引出区域HR至少设置1个即可。半导体存储装置1也可以具有多个存储器区域MR及引出区域HR的组。在该情况下，感测放大器区域SR、传送区域XR及周边电路区域PERI的组与存储器区域MR及引出区域HR的配置对应地适当设置。
(关于半导体存储装置1的存储器芯片MC中的构造)
图7是第1实施方式的半导体存储装置1的存储器芯片MC中的平面布局的一例，表示存储器区域MR及引出区域HR1及HR2中与1个区块BLK(即串单元SU0～SU3)对应的区域。如图7所示，存储器芯片MC包含多条狭缝SLT。
多条狭缝SLT分别沿着X方向延伸设置，在X方向上横穿存储器区域MR及引出区域HR1及HR2。另外，多条狭缝SLT排列在Y方向上。狭缝SLT具有在内部嵌埋着绝缘部件的构造，将设置在相同配线层且隔着该狭缝SLT相邻的导电体层间分断。具体来说，狭缝SLT将与字线WL0～WL7以及选择栅极线SGD及SGS分别对应的多个配线层分断。
在引出区域HR1及HR2各自呈阶梯状地设置着例如从存储器区域MR延伸的配线层。而且，在引出区域HR1及HR2各自的阶梯部分，设置着用于将连接在NAND串NS的字线WL0～WL7以及选择栅极线SGS及SGD与行解码器模块16之间电连接的多个接点。
以上说明的实施方式中的存储胞阵列10的平面布局中，由狭缝SLT分隔的区域各自对应1个串单元SU。也就是说，在本例中，各自在X方向上延伸的串单元SU0～SU3排列在Y方向上。而且，在存储器区域MR及引出区域HR1及HR2例如在Y方向上反复配置图7所示的布局。
在图7所示的一例中，与同一区块BLK对应的串单元SU由狭缝SLT完全分隔。在该情况下，同一区块BLK内由狭缝SLT分割、且设置在同一配线层的字线WL及选择栅极线SGS各自经由不同配线层电连接。
此外，与同一区块BLK对应的串单元SU也可不必由狭缝SLT完全分隔。例如，设置在同一区块BLK内侧的狭缝SLT至少将存储器区域MR与选择栅极线SGD分断即可。在该情况下，在同一区块BLK且设置在同一配线层的字线WL在引出区域HR1及HR2连续设置且电连接。
图8表示第1实施方式的半导体存储装置1的存储器区域MR中的平面布局的一例。如图8所示，在存储器区域MR，半导体存储装置1还包含多个存储器柱MP、多个接点CV及多条位线BL。
各存储器柱MP例如作为1个NAND串NS发挥功能。多个存储器柱MP例如在相邻2条狭缝SLT间的区域中配置成4列错位状。并不限定于此，相邻2条狭缝SLT间的存储器柱MP的个数及配置可以适当变更。配置在相邻狭缝SLT间的存储器柱MP的集合例如对应于1个串单元SU。
多条位线BL分别在Y方向上延伸，排列在X方向上。各位线BL是以在每个串单元SU至少与1个存储器柱MP重叠的方式配置。在本例中，在各存储器柱MP重叠配置2条位线BL。在与存储器柱MP重叠的多条位线BL中的1条位线BL与该存储器柱MP之间，设置着接点CV。各存储器柱MP经由接点CV与对应的位线BL电连接。
图9是沿着图8的IX-IX线的剖视图，表示第1实施方式的半导体存储装置1的存储器区域MR中的剖面构造的一例。图9所示的半导体存储装置1以上下反转的状态表示，贴合焊垫BP位于图9的上侧。如图9所示，在存储器区域MR，半导体存储装置1例如还包含绝缘体层40、导电体层41～48以及接点V0～V2。
绝缘体层40是设置在图示区域中最上层的绝缘体层。在绝缘体层40下，设置着导电体层41。导电体层41例如形成为沿XY平面展开的板状，用作源极线SL。导电体层41例如包含硅(Si)。
在导电体层41的下方，隔着绝缘体层设置着导电体层42。导电体层42例如形成为沿XY平面展开的板状，用作选择栅极线SGS。导电体层42例如包含钨(W)。
在导电体层42的下方，交替积层着导电体层43与绝缘体层。导电体层43例如形成为沿XY平面展开的板状。积层的多个导电体层43从绝缘体层40侧起依次分别用作字线WL0～WL7。导电体层43例如包含钨(W)。
在最下层的导电体层43的下方，隔着绝缘体层设置着导电体层44。导电体层44例如形成为沿XY平面展开的板状，用作选择栅极线SGD。导电体层44例如包含钨(W)。
在导电体层44的下方，隔着绝缘体层设置着导电体层45。导电体层45例如形成为在Y方向上延伸的线状，用作位线BL。也就是说，在未图示的区域中多个导电体层45沿着X方向排列。导电体层45例如包含铜(Cu)。以下，将设置着导电体层45(位线BL)的配线层称为配线层M0。
在导电体层45的下方，隔着绝缘体层设置着导电体层46。导电体层46例如用作中继贴合焊垫BP及位线BL间的连接的配线。导电体层46与导电体层45(位线BL)之间通过接点V0连接。导电体层46例如包含铜(Cu)。以下，将设置着导电体层46的配线层称为配线层M1。
在导电体层46的下方，隔着绝缘体层设置着导电体层47。导电体层47例如用作中继贴合焊垫BP及位线BL间的连接的配线。导电体层47与导电体层46之间通过接点V1连接。导电体层47例如包含铜(Cu)。以下，将设置着导电体层47的配线层称为配线层M2。
在导电体层47的下方，隔着绝缘体层设置着导电体层48。导电体层48用作贴合焊垫BP，配置在存储器区域MR的最下部。例如，导电体层48(贴合焊垫BP)与导电体层47之间通过接点V2连接。导电体层48例如包含铜(Cu)。以下，将设置着导电体层48的配线层称为配线层M3。
狭缝SLT例如形成为沿XZ平面扩展的板状，将导电体层42～44分断。狭缝SLT的上端例如与导电体层41接触。狭缝SLT的下端例如包含于导电体层44及45间的层中。
存储器柱MP各自沿着Z方向延伸设置，贯通导电体层42～44。存储器柱MP的上部与导电体层41相接。另外，存储器柱MP各自例如包含半导体层50、隧道绝缘膜51、绝缘膜52及区块绝缘膜53。
半导体层50沿着Z方向延伸设置。例如，半导体层50的上端与导电体层41接触，半导体层50的下端包含于导电体层44及45间的层中。隧道绝缘膜51覆盖半导体层50的侧面。绝缘膜52覆盖隧道绝缘膜51的侧面。区块绝缘膜53覆盖绝缘膜52的侧面。隧道绝缘膜51及区块绝缘膜53各自例如包含氧化硅(SiO2)。绝缘膜52例如包含氮化硅(SiN)。
在存储器柱MP内的半导体层50下设置着柱状的接点CV。在图示的区域表示与2条存储器柱MP中的1条存储器柱MP对应的接点CV。对于该区域中未连接接点CV的存储器柱MP，在未图示的区域中连接接点CV。
接点CV的下表面与1个导电体层45、即1条位线BL接触。在1个导电体层45，在由狭缝SLT分隔的空间中各自连接1条接点CV。也就是说，在导电体层45各自电连接着相邻2条狭缝SLT间的1条存储器柱MP。
图10是沿着图9的X-X线的剖视图，表示第1实施方式的半导体存储装置1中的存储器柱MP的剖面构造的一例。如图10所示，在包含导电体层43的层中，半导体层50例如设置在存储器柱MP的中央部。隧道绝缘膜51包围半导体层50的侧面。绝缘膜52包围隧道绝缘膜51的侧面。区块绝缘膜53包围绝缘膜52的侧面。导电体层43包围区块绝缘膜53的侧面。此外，各存储器柱MP也可以在半导体层50的内侧还包含绝缘体层，该绝缘体层位于存储器柱MP的中央部。
以上说明的存储器柱MP的构造中，存储器柱MP与导电体层42交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层43交叉的部分作为存储胞晶体管MT发挥功能。存储器柱MP与导电体层44交叉的部分作为选择晶体管ST1发挥功能。也就是说，半导体层50作为存储胞晶体管MT0～MT7以及选择晶体管ST1及ST2各自的通道发挥功能。绝缘膜52作为存储胞晶体管MT的电荷累积层发挥功能。
图11A及图11B表示第1实施方式的半导体存储装置1的引出区域HR中的剖面构造的一例。图11A对应于半导体存储装置1所包含的1个区块BLK的引出区域HR，图11B对应于半导体存储装置1所包含的另一区块BLK的引出区域HR。
如图11A所示，在某1个区块BLK的引出区域HR中，选择栅极线SGS、字线WL0～WL7以及选择栅极线SGD各自的端部设置为依次在X方向上形成阶差的阶梯状。换句话说，在引出区域HR中，选择栅极线SGS、字线WL0～WL7以及选择栅极线SGD各自在端部具有不与下层的配线层(导电体层)重叠的阶台部分。
另外，在上述1个区块BLK的引出区域HR，半导体存储装置1还包含多个接点CP、V1及V2、多个晶体管TR、导电体层60、多个导电体层61以及多个导电体层62。
多个接点CP分别设置在与选择栅极线SGS对应的导电体层42、与字线WL0～WL7分别对应的多个导电体层43、及与选择栅极线SGD对应的多个导电体层44各自的阶台部分。
在各接点CP的下方，设置着1个晶体管TR。在本例中，晶体管TR为纵型晶体管，能够控制与晶体管TR的上表面及底面分别接触的2个接点间流动的电流。此外，在本说明书中，“纵型晶体管”表示通道的方向相对于半导体衬底的表面为铅直的方向的晶体管。
多个晶体管TR各自贯通导电体层60。导电体层60例如设置为在X方向上延伸的板状。导电体层60例如包含于配线层M1，作为多个晶体管TR所共有的传送栅极线TG发挥功能。
多个接点V1例如分别设置在多个晶体管TR的下方及导电体层60的下方。在各接点V1的下方，设置着1个导电体层61。导电体层61例如包含于配线层M2，作为连接于行解码器模块16的信号线发挥功能。对应的导电体层61及晶体管TR之间、以及导电体层60与导电体层61之间各自通过接点V1连接。
多个接点V2例如分别设置在多个导电体层61的下方。在各接点V2的下方，例如设置着1个导电体层62。导电体层62例如包含于配线层M3，用作贴合焊垫BP。对应的导电体层61与导电体层62之间通过接点V2连接。导电体层62例如包含铜(Cu)。
如图11B所示，另一个区块BLK的引出区域HR也具有与上述1个区块BLK的引出区域HR同样的构成。另一方面，另一个区块BLK的引出区域HR中，与上述1个区块BLK的不同之处在于接点V2及导电体层62仅分别设置一个。
图12是沿着图11A的XII-XII线的剖视图，表示第1实施方式的半导体存储装置1中的晶体管TR的剖面构造的一例。如图12所示，晶体管TR包含绝缘体层70、半导体层71及栅极绝缘膜72。
在包含导电体层60的层，绝缘体层70例如设置在晶体管TR的中央部。半导体层71包围绝缘体层70的侧面。栅极绝缘膜72包围半导体层71的侧面。导电体层60包围栅极绝缘膜72的侧面。也就是说，利用栅极绝缘膜72使半导体层71与导电体层60之间绝缘。由此，半导体层71作为晶体管TR的通道发挥功能。例如，绝缘体层70及栅极绝缘膜72各自包含氧化硅(SiO2)。在各晶体管TR中，也可以省略绝缘体层70。
图13是表示第1实施方式的半导体存储装置1的引出区域HR中的构造的一例的立体图，提取引出区域HR中的积层配线的阶梯构造的一部分。如图13所示，在导电体层43(字线WL)的阶台部分，连接着接点CP。而且，在该接点CP连接着贯通板状的导电体层60(传送栅极线TG)的晶体管TR。在晶体管TR，经由接点V1连接着导电体层61(信号线CG)。导电体层61(信号线CG)遍及多个区块BLK的引出区域HR设置。
同样地，在未图示的区域中，在选择栅极线SGS及选择栅极线SGD，经由接点CP、晶体管TR及接点V1连接着导电体层61(信号线SGSD或SGDD)。
在以上说明的第1实施方式的半导体存储装置1的引出区域HR中的构造中，字线WL0～WL7以及选择栅极线SGD及SGS各自经由对应的接点CP与纵型的晶体管TR的组电连接在行解码器模块16。
(关于半导体存储装置1的CMOS芯片CC中的构造)
图14表示第1实施方式的半导体存储装置1的感测放大器区域SR中的剖面构造的一例。此外，图14中表示包含晶体管30及贴合焊垫BP的区域，也一并表示配置在感测放大器区域SR上的存储器区域MR。如图14所示，在感测放大器区域SR中，半导体存储装置1例如包含P型阱区域80、导电体层81～85以及柱状的接点CS及C0～C3。
P型阱区域80包含P型杂质，对应于设置高耐压晶体管的有效区域AA。另外，P型阱区域80包含例如排列在Y方向上的N型区域NP1～NP4。N型区域NP1～NP4各自为使N型杂质扩散的区域，设置在P型阱区域80的表面附近。
在P型阱区域80的N型区域NP1及NP2间的上方，经由栅极绝缘膜设置着导电体层81。导电体层81用作栅极线GC。N型区域NP1及NP2间的导电体层81对应于位线连接部BLHU内的晶体管30。同样地，在P型阱区域80的N型区域NP3及NP4间的上方，隔着栅极绝缘膜设置着导电体层81。N型区域NP3及NP4间的导电体层81对应于感测放大器部SA内的晶体管24。在N型区域NP1～NP4各自之上分别设置着接点CS。在导电体层81上，设置着接点C0。例如，接点CS的上表面与接点C0的上表面对齐。
在接点CS及C0上各自分别设置着1个导电体层82。在导电体层82上，设置着接点C1。在接点C1上，设置着导电体层83。在导电体层83上，设置着接点C2。在接点C2上，设置着导电体层84。在导电体层84上，设置着接点C3。在接点C3上，设置着导电体层85。导电体层85例如包含铜(Cu)。以下，将分别设置着导电体层82、83、84及85的多个配线层分别称为配线层D0、D1、D2及D3。
导电体层85用作贴合焊垫BP，配置在感测放大器区域SR的最上部。而且，导电体层85与对向的导电体层48电连接。换句话说，感测放大器区域SR内的导电体层85(贴合焊垫BP)与对向的存储器区域MR内的导电体层48(贴合焊垫BP)贴合。
以上说明的半导体存储装置1的感测放大器区域SR中的构造对于CMOS芯片CC内的其它区域也可以同样地设置。例如，设置在传送区域XR内的与行解码器模块16对应的电路(例如区块解码器BD)及与驱动模块15对应的电路可以用与图14中的晶体管30类似的构造形成。而且，与区块解码器BD及驱动模块15对应的电路经由在CMOS芯片CC内与该电路电连接的贴合焊垫BP与存储器芯片MC内的贴合焊垫BP(导电体层62)电连接。
[1-2]第1实施方式的效果
根据以上说明的第1实施方式的半导体存储装置1，能够缩小芯片面积，能够抑制半导体存储装置1的制造成本。以下，对第1实施方式的半导体存储装置1的效果的详情进行说明。
NAND型闪速存储器等半导体存储装置中的电路构成大致分为存储胞阵列与其它周边电路。为了降低半导体存储装置的位成本(bit cost)，优选扩大半导体存储装置的芯片面积中与存储胞阵列对应的区域所占的比例(胞占有率)。
针对于此，第1实施方式的半导体存储装置1具备包含存储胞阵列10的存储器芯片MC、及包含其它周边电路的CMOS芯片CC。存储器芯片MC与CMOS芯片CC形成在互不相同的晶圆。而且，存储器芯片MC与CMOS芯片CC相互贴合，形成与半导体存储装置1对应的1个半导体芯片。在这种半导体存储装置1中，通过将存储器芯片MC及CMOS芯片CC间对向的贴合焊垫BP彼此接合来将上下的芯片电连接。
由此，第1实施方式的半导体存储装置1成为存储胞阵列10周边电路重叠的构造，能够使胞占有率变大。另外，在第1实施方式的半导体存储装置1中，形成存储胞阵列10时的热不会施加到CMOS芯片CC内的晶体管，所以能够降低CMOS芯片CC内的晶体管的设计难度。
另外，在具有以上说明的贴合构造的半导体存储装置中，例如设置在存储器芯片MC内的字线WL等积层配线经由引出区域HR内的贴合焊垫BP连接在CMOS芯片CC内的行解码器模块16。例如，在与行解码器模块16对应的所有电路设置在CMOS芯片CC的情况下，设置在引出区域HR的贴合焊垫BP的数量与连接晶体管TR的积层配线的条数相同。换句话说，在这种例中，引出区域HR内的贴合焊垫BP的数量成为区块BLK的个数乘以积层配线的层数的数量。
与此相对，第1实施方式的半导体存储装置1具有在存储器芯片MC侧设置着行解码器模块16内的晶体管TR的构造。在该情况下，如果对区块BLK间共有的各种信号线设置至少1个贴合焊垫BP，便能够与CMOS芯片CC内的驱动模块15电连接。
因此，设置在引出区域HR的贴合焊垫BP的数量例如与信号线CG0～7、SGDD0～3、SGSD以及USGS的条数和分别对应于传送栅极线TG及TGb的配线的条数的合计相同。也就是说，在第1实施方式中，决定与积层配线对应的贴合焊垫BP的数量时不依存于区块BLK的个数。
即，如图11A所示，在某一个区块BLK的引出区域HR中，需要与信号线CG0～CG7、SGDD0～SGDD3、SGSD以及USGS对应的贴合焊垫BP。另一方面，如图11B所示，在另一个区块BLK的引出区域HR，只要设置与传送栅极线TG及TGb对应的贴合焊垫BP即可。因此，在第1实施方式的半导体存储装置1中，能够抑制与信号线CG0～CG7、SGDD0～SGDD3、SGSD以及USGS对应的贴合焊垫BP的总数。
其结果为，与将对应于行解码器模块16的所有元件设置在CMOS芯片CC内的情况相比，第1实施方式的半导体存储装置1能够使设置在引出区域HR的贴合焊垫BP的数量变少。另外，在第1实施方式的半导体存储装置1中，能够在CMOS芯片CC中省略与晶体管TR对应的面积，所以能够缩小CMOS芯片CC内与行解码器模块16对应的电路的面积。
如上所述，第1实施方式的半导体存储装置1能够使胞占有率变大，且能够缩小CMOS芯片CC的芯片面积。因此，第1实施方式的半导体存储装置1能够缩小芯片面积，能够抑制半导体存储装置1的制造成本。
此外，引出区域HR中的贴合焊垫BP的配置并不限定于图11A及图11B所示的一例。例如，也可以不在某一个区块BLK的引出区域HR集中设置与信号线CG0～CG7、SGDD0～SGDD3、SGSD以及USGS对应的贴合焊垫BP，而是将它们分散配置在多个区块BLK的引出区域HR。
[2]第2实施方式
第2实施方式的半导体存储装置1具有以横型晶体管构成第1实施方式中的存储器芯片MC内的晶体管TR的构造。以下，对于第2实施方式的半导体存储装置1，就与第1实施方式的不同之处进行说明。
[2-1]半导体存储装置1的引出区域HR中的构造
图15是表示第2实施方式的半导体存储装置1的引出区域HR中的构造的一例的立体图，提取与图14同样的区域。如图15所示，第2实施方式的半导体存储装置1相对于第1实施方式，例如具有将与晶体管TR对应的构造置换为多个导电体层63、绝缘体层64及导电体层65而成的构造。
多个导电体层63分别在Y方向上延伸设置，排列在X方向上。而且，在各导电体层63的一端部分连接接点CP，在另一端部分连接接点V1。绝缘体层64设置在排列于X方向上的多个导电体层63的下方、且连接着接点CP的区域与连接着接点V1的区域之间。导电体层65在X方向上延伸且设置于绝缘体层64的下方。
导电体层65与导电体层63隔着绝缘体层64相邻。由此，导电体层63与导电体层65的交叉部分分别作为横型的晶体管TR发挥功能。此外，在本说明书中，“横型晶体管”表示通道的方向相对于半导体衬底的表面平行的方向的晶体管。
也就是说，导电体层63用作晶体管TR的电流路径(通道)。绝缘体层64用作晶体管TR的栅极绝缘膜。导电体层65用作多个晶体管TR所共有的传送栅极线TG。对于选择栅极线SGS及选择栅极线SGD也同样地经由接点CP连接横型的晶体管TR。
图16表示第2实施方式的半导体存储装置1中的晶体管TR的剖面构造的一例。如图16所示，导电体层63包含2个高浓度扩散区域DD、通道部及偏移部。
于导电体层63，高浓度扩散区域DD分别设置在接点CP的连接部位、及接点V1的连接部位。高浓度扩散区域DD中掺杂的杂质的导电型与导电体层63中掺杂的杂质的导电型不同。例如，导电体层63是掺杂P型杂质的半导体层，高浓度扩散区域DD掺杂N型杂质。通道部与导电体层65对向。偏移部设置在通道部与高浓度扩散区域DD之间。
如上所述，在第2实施方式的半导体存储装置1中，通过适当配置2个高浓度扩散区域DD、通道部及偏移部与绝缘体层64(栅极绝缘膜)及导电体层65(传送栅极线TG)，使导电体层63及导电体层65的交叉部分作为晶体管TR发挥功能。第2实施方式的半导体存储装置1的其它构成例如与第1实施方式相同，因此省略说明。
此外，在第2实施方式中，例示晶体管TR为单栅极型的横型晶体管的情况，但并不限定于此。例如，晶体管TR可以是双栅极型的横型晶体管。在该情况下，在半导体存储装置1中，例如设置着导电体层63在Z方向上夹于作为传送栅极线TG发挥功能的2条导电体层65的构造。
另外，在第2实施方式中，例示如下情况：对于用作晶体管TR的通道的导电体层63，接点CP从上方连接，接点V1从下方连接，但并不限定于此。至少接点CP及V1各自连接在导电体层63的规定区域即可，接点CP及V1各自可以从任意方向连接于导电体层63。
[2-2]第2实施方式的效果
如上所述，在第2实施方式的半导体存储装置1中，设置在存储器芯片MC内的晶体管TR是以横型晶体管构成。在这种情况下，第2实施方式的半导体存储装置1也能够与第1实施方式同样地动作，能够获得与第1实施方式同样的效果。即，根据第2实施方式的半导体存储装置1，能够缩小芯片面积，能够抑制半导体存储装置1的制造成本。
[3]第3实施方式
第3实施方式的半导体存储装置1具有将第1实施方式中设置在CMOS芯片CC内的晶体管30设置到存储器芯片MC内的构造。以下，对于第3实施方式的半导体存储装置1，就与第1及第2实施方式的不同之处进行说明。
[3-1]半导体存储装置1的存储器区域MR及感测放大器区域SR中的构造
图17表示第3实施方式的半导体存储装置1的存储器区域MR及感测放大器区域SR中的剖面构造的一例，提取与图14同样的区域。如图17所示，第3实施方式的半导体存储装置1例如具有对于第1实施方式在存储器区域MR内追加晶体管30及导电体层49的构造。
第3实施方式中的晶体管30例如是设置在接点V0及V1间的纵型晶体管，能够控制分别与晶体管30的上表面及底面接触的2个接点间流动的电流。例如，晶体管30具有与第1实施方式中说明的纵型的晶体管TR同样的构造，贯通导电体层49。
导电体层49例如包含于配线层M1，作为晶体管30的栅极电极发挥功能。导电体层49例如经由接点V1、导电体层47及接点V2连接在导电体层48(贴合焊垫BP)。连接在导电体层49的贴合焊垫BP与对向的感测放大器区域SR内的贴合焊垫BP贴合，连接在感测放大器区域SR内的电路。
在第3实施方式中，在存储器芯片MC内的存储器区域MR设置晶体管30，因此在图17所示的区域中，在P型阱区域80上设置着晶体管24。第3实施方式的半导体存储装置1的其它构成例如与第1实施方式相同，因此省略说明。
此外，第3实施方式中，例示晶体管30为纵型晶体管的情况，晶体管30也可以是横型晶体管。在晶体管30以横型晶体管构成的情况下，晶体管30的构造可以像第2实施方式中说明的那样适当变更。
[3-2]第3实施方式的效果
如上所述，在第3实施方式的半导体存储装置1中，感测放大器单元SAU内的晶体管30设置在存储器芯片MC内。在这种情况下，第3实施方式的半导体存储装置1也能够与第1实施方式同样地动作。进而，在第3实施方式的半导体存储装置1中，配置在感测放大器区域SR的晶体管的数量比第1实施方式少。
其结果为，在第3实施方式的半导体存储装置1中，能够缩小感测放大器区域SR的面积，能够缩小CMOS芯片CC的芯片面积。因此，根据第3实施方式的半导体存储装置1，能够比第1实施方式进一步缩小芯片面积，能够抑制半导体存储装置1的制造成本。
[4]第4实施方式
第4实施方式的半导体存储装置1是第1实施方式中的感测放大器单元SAU的电路构成的变化例。以下，对于第4实施方式的半导体存储装置1，就与第1～第3实施方式的不同之处进行说明。
[4-1]感测放大器模块的电路构成
图18是表示第4实施方式的半导体存储装置1中的感测放大器单元SAU的电路构成的一例。如图18所示，第4实施方式中的感测放大器单元SAU具有第1实施方式中的感测放大器单元SAU内的位线连接部BLHU还包含晶体管31的构成。
晶体管31的漏极连接在节点BLBIAS。晶体管31的源极连接在位线BL。对晶体管31的栅极输入控制信号BIAS。对节点BLBIAS例如施加删除电压VERA。控制信号BIAS例如由定序器13产生。
另外，第4实施方式中的晶体管31例如与第3实施方式中的晶体管30同样设置在存储器芯片MC内。具体来说，例如对第3实施方式中说明的图17中的导电体层45(位线BL)连接与晶体管31对应且设置在存储器芯片MC内的纵型晶体管。
存储器芯片MC内的晶体管30及31的构成并不限定于此，可以适当变更。例如，在第4实施方式中晶体管30及31也可以由横型晶体管构成。另外，将晶体管30及31之间连接的配线也可以追加在配线层M0及M1间的配线层。第4实施方式的半导体存储装置1的其它构成例如与第1实施方式相同，因此省略说明。
[4-2]半导体存储装置1的删除动作
以下，对第1实施方式的半导体存储装置1的删除动作的一例进行说明。此外，以下，对于对各种配线施加的电压仅以适当参照符号记载。将删除动作的对象的区块BLK称为选择区块BLK，将删除动作的对象外的区块BLK称为非选择区块BLK。对各种配线及节点施加的电压例如由驱动模块15产生，经由行解码器模块16等施加。
图19是表示第4实施方式的半导体存储装置1中的删除动作的一例的时序图。图19中，表示删除动作中的节点BLBIAS、控制信号BIAS、位线BL、选择栅极线SGD、字线WL、选择栅极线SGS及源极线SL各自的电压的一例。
如图19所示，删除动作前的节点BLBIAS、控制信号BIAS、位线BL、选择栅极线SGD、字线WL、选择栅极线SGS及源极线SL各自的电压例如为接地电压VSS。定序器13在开始删除动作时，将晶体管30设为断开状态将位线BL及感测放大器部SA间的电流路径遮断，将各选择栅极线SGS及SGD及与非选择区块BLK对应的字线WL设为浮动状态。
其后，定序器13使节点BLBIAS及源极线SL各自的电压上升到删除电压VERA，使控制信号BIAS的电压上升到VERAH，将选择区块BLK中的字线WL的电压维持在VISO。VERA比VSS高，是删除动作中使用的高电压。VERAH是比VERA高的电压。VISO是比VERA低的电压，例如为与VSS相同的电压。
栅极及漏极分别被施加VERAH及VERA的晶体管31成为导通状态，将节点BLBIAS的电压传送到位线BL。于是，位线BL的电压上升到VERA，在存储器柱MP的下部形成高电场区域。同样地，通过使源极线SL的电压上升到VERA，在存储器柱MP的上部形成高电场区域。由此，在选择晶体管ST1及ST2各自的附近，通过GIDL(Gate-Induced-Drain-Leakage，栅致漏极泄漏)产生电洞，电洞注入存储器柱MP内的通道。
另外，伴随位线BL及源极线SL的电压上升到VERA，存储器柱MP内的通道(半导体层50)的电压上升。于是，与通道的电压上升相应地，选择栅极线SGD及SGS、以及与非选择区块BLK对应的字线WL各自的电压上升。例如，选择栅极线SGD及SGS各自的电压上升到SGERA，与非选择区块BLK对应的字线WL的电压上升到WLERA。此外，SGERA及WLERA可以不同。
另一方面，与选择区块BLK对应的字线WL维持在电压VISO，因此存储胞晶体管MT的控制栅极-通道间产生电压差。换句话说，在高通道电压与低字线WL电压之间形成电压的梯度。于是，通道内的电洞注入电荷累积层(绝缘膜52)，产生基于写入的数据保存在电荷累积层中的电子与注入的电洞的再结合。
其结果为，存储胞晶体管MT的阈值电压降低，将存储胞晶体管MT中存储的数据删除。其后，定序器13将各种配线的电压恢复到删除动作开始前的状态。如上所述，第4实施方式的半导体存储装置1能够将存储胞晶体管MT中存储的数据删除。
[4-3]第4实施方式的效果
如上所述，在第4实施方式的半导体存储装置1中，感测放大器单元SAU内的晶体管30及31设置在存储器芯片MC内。在这种情况下，第4实施方式的半导体存储装置1也能够与第1实施方式同样地动作。而且，在第4实施方式的半导体存储装置1中，与第3实施方式同样地，能够缩小感测放大器区域SR的面积，能够缩小CMOS芯片CC的芯片面积。因此，根据第4实施方式的半导体存储装置1，与第3实施方式同样地，能够抑制半导体存储装置1的制造成本。
[5]第5实施方式
第5实施方式的半导体存储装置1相对于第4实施方式，还具备能够使连接在存储胞阵列10的配线的电压相等的电路。以下，对于第5实施方式的半导体存储装置1，就与第1～第4实施方式的不同之处进行说明。
[5-1]半导体存储装置1的电路构成
图20表示第5实施方式的半导体存储装置1的电路构成的一例。如图20所示，第5实施方式的半导体存储装置1包含均衡电路EQC。均衡电路EQC具有使连接在存储胞阵列10的配线的电压相等的功能。均衡电路EQC例如包含晶体管90～93以及节点NEQ。
晶体管90～93各自是高耐压的N型的MOS晶体管。晶体管90的漏极连接在信号线CG0～7。晶体管91的漏极连接在信号线SGSD、SGDD、USGS及USGD。晶体管92的漏极连接在节点BLBIAS。晶体管93的漏极连接在源极线SL。对晶体管90～93各自的栅极分别输入控制信号EQCG、EQSD、EQBL及EQSL。晶体管90～93各自的源极连接在节点NEQ。
另外，晶体管90～93各自例如与第3实施方式中的晶体管30同样地设置在存储器芯片MC内。具体来说，晶体管90～93各自例如设置在焊垫区域PR1。晶体管90～93各自可以是纵型晶体管，也可以是横型晶体管。
以上说明的均衡电路EQC的电路构成中，控制信号EQCG、EQSD、EQBL及EQSL例如由定序器13产生。信号线CG0～7、SGSD、SGDD、USGS以及USGD至少经由高耐压晶体管与节点NEQ连接即可，设置在各种信号线与节点NEQ之间的晶体管可以设计成任意个数。第5实施方式的半导体存储装置1的其它构成例如与第4实施方式相同，因此省略说明。
[5-2]第5实施方式的效果
根据以上说明的第5实施方式的半导体存储装置1，能够使半导体存储装置的动作高速化。以下，对第5实施方式的半导体存储装置1中的效果详细进行说明。
半导体存储装置在结束读出动作及写入动作等时，使对各种配线施加的电压恢复到与空闲状态同样的状态。在这种动作的结束处理中，可能会因为与邻接配线的偶联等的影响导致各种配线的电压产生意外的变动。以下，以省略均衡电路EQC的半导体存储装置作为第5实施方式的比较例，对动作的结束处理时电压变化的一例进行说明。
图21表示第5实施方式的比较例中动作的结束处理时的电压变化的一例。图22表示第5实施方式中的动作的结束处理时的电压变化的一例。图21及图22各自表示被选择的字线WLsel的电压、非选择的字线WLusel的电压、选择栅极线SGS及SGD各自的电压、及源极线SL的电压。动作的结束处理开始时各种配线的电压的一例如下所列。被选择的字线WLsel的电压为接地电压VSS附近。源极线SL的电压比被选择的字线WLsel高。位线BL的电压比源极线SL的电压高。非选择的字线WLusel以及选择栅极线SGS及SGD各自的电压比位线BL的电压高。
在第5实施方式的比较例中，如图21所示，在时刻t1开始动作的结束处理时，非选择的字线WLusel、选择栅极线SGS及SGD、位线BL、以及源极线SL各自的电压下降到接地电压VSS。此时，被选择的字线WLsel的电压因为与其它配线的偶联的影响暂时下降到负电压。被选择的字线WLsel的电压当偶联的影响变小时再次上升到接地电压VSS。这些配线的电压在时刻t2成为与空闲状态同样的状态。图21中时刻t1至时刻t2的时间T1对应于第5实施方式的比较例中的动作的结束处理的时间。
另一方面，在第5实施方式中，如图22所示，于时刻t1开始动作的结束处理时，定序器13使晶体管90～93各自成为导通状态后开始各种配线的放电。于是，非选择的字线WLusel、选择栅极线SGS及SGD、位线BL、以及源极线SL各自的电压下降，且被选择的字线WLsel的电压上升，于时刻t2这些的电压变得相等。接下来，定序器13例如使晶体管90～93各自成为断开状态后，与第5实施方式的比较例同样地使各种配线放电至接地电压VSS。图22中均衡电路EQC进行动作的时刻t1至时刻t2的期间TEQ、与时刻t2至各种配线放电至接地电压VSS的时刻t3的期间TDIS的合计时间T2对应于第5实施方式中的动作的结束处理的时间。
如上所述，在第5实施方式中，利用均衡电路EQC消除第5实施方式的比较例中产生的偶联导致的电压变化。因此，在第5实施方式中，例如被选择的字线WLsel的电压转变到接地电压VSS的时间比第5实施方式的比较例短。因此，第5实施方式的半导体存储装置1能够缩短动作的结束处理的时间，能够使动作高速化。
此外，在第5实施方式中，例示对第4实施方式追加均衡电路EQC的情况，而均衡电路EQC也可以对其它实施方式(例如第1实施方式)追加。该情况下的均衡电路EQC例如具有省略晶体管92的构成，能够与图22的说明同样地进行动作。
[6]第6实施方式
第6实施方式的半导体存储装置1具有如下构造：将与第1实施方式中设置在CMOS芯片CC内的驱动模块15对应的电路的一部分设置到存储器芯片MC侧。以下，对于第6实施方式的半导体存储装置1，就与第1～第5实施方式的不同之处进行说明。
[6-1]半导体存储装置1的电路构成
图23表示第6实施方式的半导体存储装置1所具备的驱动模块15的电路构成的一例。如图23所示，第6实施方式中的驱动模块15包含电荷泵CH。电荷泵CH具有使输入的电压VIN升压，并输出经升压的电压VOUT的功能。电荷泵CH例如包含晶体管PT1～PT4、电容器PC1～PC4、电阻部R1及R2、比较器PCMP、泵控制电路PCNT、以及节点N1～N10。
晶体管PT1～PT4各自为高耐压的N型的MOS晶体管。晶体管PT1的漏极及栅极共同连接在节点N1。晶体管PT2的漏极及栅极共同连接在节点N2。晶体管PT3的漏极及栅极共同连接在节点N3。晶体管PT4的漏极及栅极共同连接在节点N4。晶体管PT1～PT4各自的源极分别连接在节点N2～N5。
电容器PC1～PC4各自的一个电极分别连接在节点N1～N4。电容器PC1～PC4各自的另一个电极分别连接在节点N6～N9。电阻部R1连接在节点N5及N10间。电阻部R2连接在接地线与节点N10之间。因此，电荷泵CH中，节点N10的电压根据电压VOUT变化。
比较器PCMP的第1输入连接在节点N10。对比较器PCMP的第2输入参照电压Vref。从比较器PCMP的输出，基于比较器PCMP的第1输入的电压与第2输入的电压的比较结果输出信号。泵控制电路PCNT基于比较器PCMP的输出信号控制节点N6～N9的电压。例如，泵控制电路PCNT使用比较器PCMP间接检测电压VOUT的电压，对电容器PC1～PC4适当充电。由此，电荷泵CH能够将输入的电压升压到所期望的电压并输出。
此外，以上说明的电荷泵CH的电路构成中的晶体管PT及电容器PC的个数仅为一例，并不限定于此。电荷泵CH内串联连接的晶体管PT的个数、及连接在相邻晶体管间的节点的电容器PC的个数可以根据升压的电压的目标值适当变更。另外，参照电压Vref根据目标的VOUT的值适当变更。
[6-2]半导体存储装置1的焊垫区域PR1中的构造
图24表示第6实施方式的半导体存储装置1的焊垫区域PR1中的构造的一例，提取与电荷泵CH对应的区域。如图24所示，焊垫区域PR1中，半导体存储装置1与多个晶体管PT对应地包含通道部CNL及多个栅极电极GE，与多个电容器PC对应地包含多个一侧电极EL1及多个另一侧电极EL2。
通道部CNL例如为在X方向上延伸设置的半导体层。多个栅极电极GE例如分别在Y方向上延伸且与通道部CNL交叉设置，排列在X方向上。通道部CNL与4条栅极电极GE的交叉部分各自分别作为晶体管PT1～PT4发挥功能。
一侧电极EL1及另一侧电极EL2各自例如为设置成板状的半导体层。例如，一侧电极EL1及另一侧电极EL2各自在通道部CNL的Y方向上的两侧各设置2个。在本例中，4个一侧电极EL1分别与4个另一侧电极EL2重叠。重叠的一侧电极EL1及另一侧电极EL2的4组分别作为电容器PC1～PC4发挥功能。
以上说明的电荷泵CH的各构成像图24所示的节点N1～N4及N6～N9那样连接。由此，利用电荷泵CH升压的电压VOUT经由连接在通道部CNL的端部的接点输出。
图25是表示第6实施方式的半导体存储装置1的电荷泵CH的构造的一例的立体图，提取与晶体管PT1及PT2以及电容器PC1及PC2对应的构造。如图25所示，半导体存储装置1在形成电荷泵CH的区域还包含绝缘体层INS1及INS2。
绝缘体层INS1设置在各电容器PC的一侧电极EL1与另一侧电极EL2之间。也就是说，电容器PC的截面具有与常导通的晶体管同样的构造。绝缘体层INS2设置在通道部CNL与栅极电极GE之间。也就是说，绝缘体层INS2用作各晶体管PT各自的栅极绝缘膜。另外，在各晶体管PT的通道部CNL及栅极电极GE各自之上适当设置柱状的接点。同样地，在各电容器PC的一侧电极EL1及另一侧电极EL2各自之上适当设置柱状的接点。例如，这些接点的上表面对齐，像图24中说明的那样适当电连接。第6实施方式的半导体存储装置1的其它构成例如与第1实施方式相同，因此省略说明。
此外，电荷泵CH的构造并不限定于以上说明。例如，连接在各晶体管PT及各电容器PC的接点的条数可以设计成任意条数。晶体管PT可以是纵型晶体管。电容器PC可以是纵型电容器。
另外，第5实施方式的半导体存储装置1至少包含与图24同样的构造即可，晶体管PT及电容器PC的构造及配置可以适当变更。例如，与电荷泵CH对应的电路可以全部包含于存储器芯片MC中，也可以使泵控制电路PCNT及比较器PCMP包含于CMOS芯片CC中。第5实施方式中，优选与电荷泵CH内的高耐压晶体管对应的元件设置在存储器芯片MC侧。
[6-3]第6实施方式的效果
如上所述，在第6实施方式的半导体存储装置1中，驱动模块15所包含的电荷泵CH设置在存储器芯片MC侧。在该情况下，在第6实施方式的半导体存储装置1中，能够从CMOS芯片CC省去与电荷泵CH对应的电路，能够缩小CMOS芯片CC的芯片面积。即，根据第6实施方式的半导体存储装置1，能够缩小芯片面积，能够抑制半导体存储装置1的制造成本。
另外，在第6实施方式的半导体存储装置1中，电荷泵CH设置在存储器芯片MC侧，不受回授偏压效果的影响。因此，第6实施方式中的电荷泵CH能够削减晶体管PT及电容器PC的数量、即泵的段数。其结果为，第6实施方式的半导体存储装置1能够减少消耗电流，能抑制消耗电力。
[7]第7实施方式
第7实施方式的半导体存储装置1相对于第1实施方式为存储器芯片MC具有多个存储胞阵列10的情况下的具体例。以下，对于第7实施方式的半导体存储装置1，就与第1～第6实施方式的不同之处进行说明。
[7-1]半导体存储装置1的构成
图26表示第7实施方式的半导体存储装置1的存储器芯片MC中的平面布局的一例。如图26所示，第7实施方式中存储器芯片MC包含存储器区域MRa及MRb、引出区域HR1a及HR2a、引出区域HR1b及HR2b、以及焊垫区域。
存储器区域MRa及MRb各自具有与第1实施方式中说明的存储器区域MR同样的构造。引出区域HR1a及HR1b各自具有与第1实施方式中说明的引出区域HR1同样的构造，隔着存储器区域MRa。引出区域HR2a及HR2b各自具有与第1实施方式中说明的引出区域HR2同样的构造，隔着存储器区域MRb。
存储器区域MRa以及引出区域HR1a及HR2a的组与存储器区域MRb以及引出区域HR1b及HR2b的组例如在X方向上相邻。焊垫区域PR1例如与存储器区域MRa及MRb各自邻接。另外，虽然省略图示，但于CMOS芯片CC与存储器区域MRa及MRb、引出区域HR1a及HR2a、以及引出区域HR1b及HR2b对应地适当配置感测放大器区域SR、周边电路区域PERI及传送区域XR。
存储器区域MRa及MRb各自作为存储胞阵列10发挥功能。与存储器区域MRa对应的存储胞阵列10经由配置在存储器区域MRa的贴合焊垫BP、及配置在引出区域HR1a及HR2a的贴合焊垫BP连接到设置在CMOS芯片CC的电路。与存储器区域MRb对应的存储胞阵列10经由配置在存储器区域MRb的贴合焊垫BP、及配置在引出区域HR1b及HR2b的贴合焊垫BP连接到设置在CMOS芯片CC的电路。
在第7实施方式的半导体存储装置1中，定序器13能够独立地控制存储器区域MRa内的存储胞阵列10与存储器区域MRb内的存储胞阵列10。像这样设置在不同区域的存储胞阵列10及相关电路的集合例如称为层面。第7实施方式的半导体存储装置1的其它构成例如与第1实施方式相同，因此省略说明。
[7-2]第7实施方式的效果
如上所述，第7实施方式的半导体存储装置1具备多个层面。在具备多个层面的半导体存储装置1中，例如存在设置了层面间共有的电路、或用于层面间的通信的电路的情况。以下，以与行解码器模块16对应的所有元件设置在CMOS芯片CC的情况作为第7实施方式的比较例，对第7实施方式的效果进行详细说明。
图27表示第7实施方式与第7实施方式的比较例中的层面间的配线的概念。图27所示第7实施方式与第7实施方式的比较例中，引出区域HR中的贴合焊垫BP的数量不同。具体来说，第7实施方式与第7实施方式的比较例相比，引出区域HR内的贴合焊垫BP的数量更少。
用于层面间的通信的配线需要通过配置在相邻层面间的部分的引出区域HR。如果像第7实施方式的比较例那样，引出区域HR中的贴合焊垫BP的数量变多，那么用于层面间的通信的配线的布局会变得困难。另一方面，第7实施方式中，引出区域HR内的贴合焊垫BP的数量较少，因此用于层面间的通信的配线的布局的自由度变高。
也就是说，第7实施方式的半导体存储装置1能够降低用于层面间的通信的配线布局的设计难度。因此，在像第7实施方式那样半导体存储装置1具备多个层面的情况下，通过应用第1实施方式中的晶体管TR的构成，也能够抑制制造成本。
[8]其它变化例等
实施方式的半导体存储装置包括包含第1区域、第2区域、多条第1字线、第1柱、第1接合金属及第1晶体管的存储器芯片。第1区域包含多个存储胞。第2区域与第1区域不同。多条第1字线在第1区域及第2区域中，于第1方向上相互分离地积层。第1柱在第1区域包含贯通多条第1字线设置的第1半导体层、及设置在第1半导体层与多条第1字线之间的第1绝缘体层。多条第1字线与第1半导体层的交叉部分分别作为存储胞发挥功能。第1接合金属设置在第2区域。第1晶体管在第2区域中设置在多条第1字线与第1接合金属之间的第1层，电连接在1条第1字线与所述第1接合金属之间。由此，能够缩小半导体存储装置的芯片面积，能够抑制制造成本。
所述实施方式可以组合。例如，作为设置在存储器芯片MC的高耐压晶体管，也可以使用纵型晶体管与横型晶体管两种。也可以将电荷泵CH与均衡电路EQC两者均设置在存储器芯片MC侧。
半导体存储装置中使用的高耐压晶体管与低耐压晶体管相比难以缩小设计规则。因此，在制作小容量的存储器芯片MC或多个层面的存储器芯片MC的情况下，包含高耐压晶体管的CMOS芯片CC的芯片面积恐怕会变得比存储器芯片MC大。
与此相对，组合所述实施方式的半导体存储装置1能够将所有高耐压晶体管设置在存储器芯片MC侧。在该情况下，能够以低耐压晶体管构成所有CMOS芯片CC内的晶体管，亦能够缩小CMOS芯片CC的芯片面积且降低工艺难度。
所述实施方式中，例示存储器柱MP及导电体层45间经由1条接点CV连接的情况，但并不限定于此。接点CV也可以包含在Z方向上连结的2条以上接点。其它接点也同样。另外，在X方向上连结多个接点的情况下，也可以在相邻接点间插入不同导电体层。接点及配线层也可以根据半导体存储装置1的电路构成适当追加或省略。
在所述实施方式中，例示相邻2条狭缝SLT间的构造体对应于1个串单元SU的情况，但并不限定于此。例如，也可以通过在相邻2条狭缝SLT间设置将选择栅极线SGD分断的狭缝，在相邻2条狭缝SLT间形成多个串单元SU。相邻狭缝SLT间的串单元SU的个数基于将选择栅极线SGD分断的狭缝的条数变化。
在所述实施方式中，存储器柱MP也可以是多个柱在Z方向上连结2条以上的构造。另外，存储器柱MP也可以是将与选择栅极线SGD对应的柱、及与字线WL对应的柱连结的构造。与各存储器柱MP重叠的位线BL的条数可以设计成任意条数。
在所述实施方式中，存储器柱MP、以及接点CP、CV、V0、V1及V2可以分别具有锥形状或倒锥形状，也可以具有中间部分鼓出的形状。同样地，狭缝SLT可以具有锥形状或倒锥形状，也可以具有中间部分鼓出的形状。另外，例示了存储器柱MP及晶体管TR的剖面构造为圆形的情况，这些剖面构造也可以是椭圆形，可以设计成任意形状。
在所述实施方式中，例示了字线WL等积层配线在引出区域HR形成X方向上具有阶差的阶梯构造的情况，但并不限定于此。例如，积层的字线WL以及选择栅极线SGD及SGS的端部也可以在Y方向上形成阶差。引出区域HR中的积层的字线WL以及选择栅极线SGD及SGS的端部可以设计成任意列数的阶梯状。选择栅极线SGS、字线WL、选择栅极线SGD之间形成的阶梯构造可以不同。
在本说明书中，“连接”表示电连接，不排除例如其间介置其它元件。关于“电连接”，如果能够与电连接的要素同样地进行动作，那么也可以介置绝缘体。“柱状”表示设置在半导体存储装置1的制造步骤中形成的孔内的构造体。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨内，并且包含在权利要求书所记载的发明及与其均等的范围内。
[符号的说明]
1 半导体存储装置
2 存储器控制器
10 存储胞阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 感测放大器模块
15 驱动模块
16 行解码器模块
20～27、30、31、90～93、TR、PT 晶体管
R1、R2 电阻部
28 电容器
40、64、70 绝缘体层
41～49 导电体层
50、71 半导体层
51 隧道绝缘膜
52 绝缘膜
53 区块绝缘膜
60～63、65、81～85 导电体层
72 栅极绝缘膜
80 P型阱区域
C0～C3、V0～V2 接点
MR 存储器区域
HR 引出区域
XR 传送区域
PERI 周边电路区域
PR 焊垫区域
BLK 区块
SU 串单元
RD 行解码器
SAU 感测放大器单元
MT 存储胞晶体管
ST1、ST2 选择晶体管
BL 位线
WL 字线
SGD、SGS 选择栅极线
CG、SGDD、SGSD、USGS、USGD 信号线

Claims (12)

1.一种半导体存储装置，具备存储器芯片，
所述存储器芯片包含：
第1区域，包含多个存储胞；
第2区域，与所述第1区域不同；
多条第1字线，在所述第1区域及所述第2区域中，在第1方向上相互分离地积层；
第1柱，在所述第1区域包含贯通所述多条第1字线设置的第1半导体层及设置在所述第1半导体层与所述多条第1字线之间的第1绝缘体层，且所述多条第1字线与所述第1半导体层的交叉部分分别作为存储胞发挥功能；
第1接合金属，设置在所述第2区域；及
第1晶体管，在所述第2区域，设置在所述多条第1字线与所述第1接合金属之间的第1层，且连接在1条第1字线与所述第1接合金属之间。
2.根据权利要求1所述的半导体存储装置，其中
所述存储器芯片还包含：
多条第2字线，在所述第1区域及所述第2区域，与所述多条第1字线分离地设置，且在所述第1方向上相互分离地积层；
第2柱，在所述第1区域包含贯通所述多条第2字线设置的第2半导体层及设置在所述第2半导体层与所述多条第2字线之间的第2绝缘体层，且所述多条第2字线与所述第2半导体层的交叉部分分别作为存储胞发挥功能；及
第2晶体管，在所述第2区域设置在所述第1层，连接在1条第2字线与所述第1接合金属之间，且栅极电极与所述第1晶体管分离。
3.根据权利要求2所述的半导体存储装置，其中
所述存储器芯片还包含在所述第2区域电连接于所述第1晶体管的栅极的第2接合金属及电连接于所述第2晶体管的栅极的第3接合金属。
4.一种半导体存储装置，具备存储器芯片，
所述存储器芯片包含：
多条第1字线，在第1方向上相互分离地积层；
第1柱，包含贯通所述多条第1字线设置的第1半导体层及设置在所述第1半导体层与所述多条第1字线之间的第1绝缘体层，且所述多条第1字线与所述第1半导体层的交叉部分分别作为存储胞发挥功能；
第1位线，与所述第1半导体层电连接；
第1晶体管，与所述第1位线电连接；及
第1接合金属，经由所述第1晶体管与所述第1位线电连接。
5.根据权利要求4所述的半导体存储装置，其中
所述存储器芯片还包含：
第2柱，包含贯通所述多条第1字线设置的第2半导体层及设置在所述第2半导体层与所述多条第1字线之间的第2绝缘体层，且所述多条第1字线与所述第2半导体层的交叉部分分别作为存储胞发挥功能；
第2位线，与所述第2半导体层电连接；
第2晶体管，与所述第2位线电连接，且栅极与所述第1晶体管的栅极电连接；及
第2接合金属，经由所述第2晶体管与所述第2位线电连接。
6.根据权利要求5所述的半导体存储装置，其中
所述存储器芯片还包含第3接合金属，所述第3接合金属电连接于所述第1晶体管的所述栅极及所述第2晶体管的所述栅极。
7.一种半导体存储装置，具备存储器芯片，
所述存储器芯片包含：
多条第1字线，在第1方向上相互分离地积层；
第1柱，包含贯通所述多条第1字线设置的第1半导体层及设置在所述第1半导体层与所述多条第1字线之间的第1绝缘体层，且所述多条第1字线与所述第1半导体层的交叉部分分别作为存储胞发挥功能；
第1位线，与所述第1半导体层电连接；
第1晶体管，与所述第1位线电连接；
第1接合金属，经由所述第1晶体管与所述第1位线电连接；及
泵电路，能够经由所述第1晶体管对所述位线施加高电压。
8.根据权利要求7所述的半导体存储装置，其中
所述存储器芯片还包含：
多个第2晶体管，分别连接在所述多条第1字线；
信号线，经由所述多个第2晶体管与所述多条第1字线连接；
第3晶体管，连接在所述信号线；及
第4晶体管，连接在所述第1晶体管与所述第3晶体管之间。
9.根据权利要求1至8中任一项所述的半导体存储装置，其
还具备贴合在所述存储器芯片的电路芯片，
所述电路芯片包含：
衬底；
第4接合金属，与所述存储器芯片内的所述第1接合金属对向地设置；及
控制电路，设置在所述衬底上，经由所述第1接合金属及所述第4接合金属与所述第1晶体管电连接。
10.根据权利要求9所述的半导体存储装置，其中
所述控制电路所包含的晶体管包含比所述第1晶体管低耐压的晶体管。
11.根据权利要求1至8中任一项所述的半导体存储装置，其中
所述第1晶体管的通道在所述第1方向上延伸。
12.根据权利要求1至8中任一项所述的半导体存储装置，其中
所述第1接合金属含铜。
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