JP2023045151A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、第１導電層及び第２導電層を含む第１配線層と、基板と第１配線層との間に設けられた第２配線層と、基板と第２配線層との間に設けられたメモリセルアレイ層とを備える。メモリセルアレイ層は、基板の表面と交差する第１方向に並ぶ複数の第３導電層と、第１方向に延伸し複数の第３導電層と対向する半導体層と、複数の第３導電層と半導体層との間に設けられた電荷蓄積層とを備える。第２配線層は、半導体層の第１方向における一端部に接続された第４導電層と、第１導電層に対向し第２導電層に電気的に接続された第５導電層とを備える。【選択図】図１６

Description

本実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し複数の導電層と対向する半導体層と、複数の導電層と半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
特許第６５８１０１９号明細書
高速に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、第１導電層及び第２導電層を含む第１配線層と、基板と第１配線層との間に設けられた第２配線層と、基板と第２配線層との間に設けられたメモリセルアレイ層とを備える。メモリセルアレイ層は、基板の表面と交差する第１方向に並ぶ複数の第３導電層と、第１方向に延伸し複数の第３導電層と対向する半導体層と、複数の第３導電層と半導体層との間に設けられた電荷蓄積層とを備える。第２配線層は、半導体層の第１方向における一端部に接続された第４導電層と、第１導電層に対向し第２導電層に電気的に接続された第５導電層とを備える。
第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。 同半導体記憶装置の構成例を示す模式的な側面図である。 同半導体記憶装置の構成例を示す模式的な平面図である。 同半導体記憶装置の構成例を示す模式的なブロック図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な底面図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 図１０のＡ１－Ａ１´線及び図１１のＢ１－Ｂ１´線に対応する模式的な断面図である。 図１０のＡ２－Ａ２´線及び図１１のＢ２－Ｂ２´線に対応する模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図及び平面図である。 第１実施形態の変形例１に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第１実施形態の変形例２に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第１実施形態の変形例３に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第１実施形態の変形例４に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図及び平面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を実行する。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を実行する。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
［メモリダイＭＤの回路構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６及び図７は、後述する電圧生成回路の一部の構成を示す模式的な回路図である。図８は、後述する入出力制御回路Ｉ／Ｏの一部の構成を示す模式的な回路図である。説明の都合上、図４～図８では一部の構成を省略する。
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡ０，ＭＣＡ１と、メモリセルアレイＭＣＡ０，ＭＣＡ１に接続された周辺回路ＰＣと、を備える。尚、以下の説明においては、メモリセルアレイＭＣＡ０，ＭＣＡ１を、メモリセルアレイＭＣＡと呼ぶ場合がある。
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、通常、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳが接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。以下、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳを、単に選択ゲート線（ＳＧＤ、ＳＧＳ）と呼ぶ事がある。
［周辺回路ＰＣの回路構成］
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
［ロウデコーダＲＤの構成］
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
［センスアンプＳＡの構成］
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
尚、以下の説明においては、センスアンプモジュールＳＡＭ０，ＳＡＭ１を、センスアンプモジュールＳＡＭと呼び、キャッシュメモリＣＭ０，ＣＭ１を、キャッシュメモリＣＭと呼び、ラッチ回路ＸＤＬ０，ＸＤＬ１を、ラッチ回路ＸＤＬと呼ぶ場合がある。
複数のラッチ回路ＸＤＬは、それぞれセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータ又はメモリセルＭＣから読み出されたユーザデータが格納される。
キャッシュメモリＣＭには、例えば、カラムデコーダが接続される。カラムデコーダは、アドレスレジスタＡＤＲ（図４）に格納されたカラムアドレスＣＡをデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。
尚、これら複数のラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、書込動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読出動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、データアウト動作の際に、入出力制御回路Ｉ／Ｏに順次転送される。
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２（図６）等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。電圧供給線から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
チャージポンプ回路３２は、例えば図６に示す様に、電圧出力回路３２ａと、分圧回路３２ｂと、コンパレータ３２ｃと、を備える。分圧回路３２ｂは、電圧供給線ＬＶＧに接続される。コンパレータ３２ｃは、分圧回路３２ｂから出力される電圧ＶＯＵＴ´と参照電圧ＶＲＥＦとの大小関係に応じて、電圧出力回路３２ａにフィードバック信号ＦＢを出力する。
電圧出力回路３２ａは、図７に示す様に、複数のトランジスタ３２ａ２ａ，３２ａ２ｂを備える。複数のトランジスタ３２ａ２ａ，３２ａ２ｂは、電圧供給線ＬＶＧ及び電圧供給線ＬＰの間に交互に接続される。図示の電圧供給線ＬＰには、電源電圧ＶＣＣが供給される。直列に接続された複数のトランジスタ３２ａ２ａ，３２ａ２ｂのゲート電極は、それぞれのドレイン電極及び容量素子ＣＰ３２ａ３に接続される。また、電圧出力回路３２ａは、ＡＮＤ回路３２ａ４と、レベルシフタ３２ａ５ａと、レベルシフタ３２ａ５ｂと、を備える。ＡＮＤ回路３２ａ４は、クロック信号ＣＬＫ及びフィードバック信号ＦＢの論理和を出力する。レベルシフタ３２ａ５ａは、ＡＮＤ回路３２ａ４の出力信号を昇圧して出力する。レベルシフタ３２ａ５ａの出力端子は、容量素子ＣＰ３２ａ３を介してトランジスタ３２ａ２ａのゲート電極に接続される。レベルシフタ３２ａ５ｂは、ＡＮＤ回路３２ａ４の出力信号の反転信号を昇圧して出力する。レベルシフタ３２ａ５ｂの出力端子は、容量素子ＣＰ３２ａ３を介してトランジスタ３２ａ２ｂのゲート電極に接続される。
フィードバック信号ＦＢが“Ｈ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力される。これに伴い、電圧供給線３１から電圧供給線ＬＰに電子が移送され、電圧供給線３１の電圧が増大する。一方、フィードバック信号ＦＢが“Ｌ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力されない。従って、電圧供給線３１の電圧は増大しない。
分圧回路３２ｂは、図６に示す様に、抵抗素子３２ｂ２と、可変抵抗素子３２ｂ４と、を備える。抵抗素子３２ｂ２は、電圧供給線ＬＶＧ及び分圧端子３２ｂ１の間に接続される。可変抵抗素子３２ｂ４は、分圧端子３２ｂ１及び電圧供給線ＬＰの間に直列に接続される。この電圧供給線ＬＰには、接地電圧ＶＳＳが供給される。可変抵抗素子３２ｂ４の抵抗値は、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。従って、分圧端子３２ｂ１の電圧ＶＯＵＴ´の大きさは、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。
コンパレータ３２ｃは、図６に示す様に、フィードバック信号ＦＢを出力する。フィードバック信号ＦＢは、例えば、分圧端子３２ｂ１の電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより大きい場合に“Ｌ”状態となる。また、フィードバック信号ＦＢは、例えば、電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより小さい場合に“Ｈ”状態となる。
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
尚、アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディ／ビジー情報を保持する。
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱｎ（ｎは０～７の自然数）と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、データ信号入出力端子ＤＱｎに接続されたシフトレジスタと、シフトレジスタに接続されたバッファ回路と、電源端子ＶＣＣＱ，ＶＣＣ，ＶＳＳと、を備える。
データ信号入出力端子ＤＱｎ、及び、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱｎを介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱｎを介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱｎを介したデータの入力に際して用いられる。データ信号入出力端子ＤＱｎ（ｎは０～７の自然数）を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
電源端子ＶＣＣＱ，ＶＣＣ，ＶＳＳは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。電源端子ＶＣＣＱ及び電源端子ＶＳＳは、図８に示す様に、入出力制御回路Ｉ／Ｏ（図４）に含まれるシフトレジスタ等に接続される。電源端子ＶＣＣＱと電源端子ＶＳＳとの間には、容量素子ＣＰｂｐが接続されている。容量素子ＣＰｂｐは、電源端子ＶＣＣＱと電源端子ＶＳＳとの間の電圧である電源電圧を高速動作時においても安定化させる、いわゆるバイパスコンデンサとして機能する。
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
尚、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
［メモリダイＭＤの構造］
図９は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図９に示す通り、メモリダイＭＤは、メモリセルアレイ側のチップＣＭと、周辺回路側のチップＣＰと、を備える。
チップＣＭの上面には、複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の第１貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の第２貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の第１貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の第２貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の第１貼合電極ＰＩ１は、複数の第２貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の第２貼合電極ＰＩ２に貼合可能な位置に配置される。第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。外部パッド電極ＰＸは、図２及び図３を参照して説明したパッド電極Ｐとして機能する。
尚、図９の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図１０は、チップＣＭの構成例を示す模式的な底面図である。図１０右下の点線で囲まれた部分は、複数の第１貼合電極ＰＩ１が設けられたチップＣＭの表面よりも内部の構造を示す。図１１は、チップＣＰの構成例を示す模式的な平面図である。図１１の左下の点線で囲まれた部分は、複数の第２貼合電極ＰＩ２が設けられたチップＣＰの表面よりも内部の構造を示す。図１２は、図１０のＡ１－Ａ１´線及び図１１のＢ１－Ｂ１´線に対応する模式的な断面図である。図１３は、図１０のＡ２－Ａ２´線及び図１１のＢ２－Ｂ２´線に対応する模式的な断面図である。図１２及び図１３は、図１０、図１１に示す構造を各線に沿って切断し、矢印の方向に見た場合の断面を示す。
［チップＣＭの構造］
チップＣＭは、例えば図１０に示す様に、Ｘ及びＹ方向に並ぶ４つのメモリプレーンＭＰを備える。メモリプレーンＭＰは、上記メモリセルアレイＭＣＡが設けられるメモリセルアレイ領域ＲＭＣＡと、メモリセルアレイ領域ＲＭＣＡのＸ方向の一端側及び他端側に設けられたフックアップ領域ＲＨＵと、を備える。また、チップＣＭは、４つのメモリプレーンＭＰよりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
チップＣＭは、例えば図１２及び図１３に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられた複数の配線層Ｍ０，Ｍ１，Ｍ２と、を備える。
［チップＣＭの基体層ＬＳＢの構造］
例えば図１３に示す様に、基体層ＬＳＢは、チップＣＭの裏面に設けられた絶縁層１８３と、絶縁層１８３の下方に設けられた配線層ＬＭＡと、配線層ＬＭＡの下方に設けられた絶縁層１８２と、絶縁層１８２の下方に設けられた絶縁層１８１と、絶縁層１８１の下方に設けられた配線層ＬＢＳＬと、を備える。
絶縁層１８３は、例えば、ポリイミド等のパッシベーション膜、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン（ＳｉＯ２）等からなる絶縁層である。
配線層ＬＭＡは、例えばアルミニウム（Ａｌ）等の導電性材料を含む配線層である。配線層ＬＭＡは、メモリセルアレイ領域ＲＭＣＡに設けられた導電層ＭＡ１０と、周辺領域ＲＰに設けられた導電層ＭＡ２０及び導電層ＭＡ３０と、を含む。
導電層ＭＡ３０の一部は、絶縁層１８３に設けられた開口ＴＶを介して、メモリダイＭＤの外部に露出している。この部分は、外部パッド電極ＰＸとして機能する。また、導電層ＭＡ３０の一部は、絶縁層１８２の一部に設けられた開口を介して、絶縁層１８１の上面に接している。この部分は、後述するコンタクトＣＣ３０を介して、チップＣＰ中の構成に電気的に接続されている。以下、この部分を、開口構造ＶＡと呼ぶ場合がある。
尚、図示は省略するものの、導電層ＭＡ２０の一部も、絶縁層１８３に設けられた開口ＴＶを介して、メモリダイＭＤの外部に露出している。この部分は、外部パッド電極ＰＸとして機能する。また、導電層ＭＡ２０も、導電層ＭＡ３０と同様に開口構造ＶＡを備えており、この開口構造ＶＡに接続されたコンタクトＣＣ３０を介して、チップＣＰ中の構成に電気的に接続されている。
絶縁層１８２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン（ＳｉＯ２）等からなる絶縁層である。絶縁層１８１は、例えば、酸化シリコン（ＳｉＯ２）等からなる絶縁層である。
配線層ＬＢＳＬは、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入された多結晶シリコン（Ｓｉ）等の半導体層を含む配線層である。配線層ＬＢＳＬは、メモリセルアレイ領域ＲＭＣＡに設けられた導電層ＢＳＬ１０と、周辺領域ＲＰに設けられた導電層ＢＳＬ２０と、を含む。導電層ＢＳＬ１０及び導電層ＢＳＬ２０の間には、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層１８０が設けられる。導電層ＢＳＬ１０と導電層ＢＳＬ２０とは、互いに電気的に絶縁されている。
また、基体層ＬＳＢのメモリセルアレイ領域ＲＭＣＡにおいては、導電層ＭＡ１０と、導電層ＢＳＬ１０と、の間に複数のコンタクトＶ１０が設けられている。コンタクトＶ１０はＺ方向に延伸し、上端においてＭＡ１０と、下端においてＢＳＬ１０と接続されている。コンタクトＶ１０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
また、基体層ＬＳＢの周辺領域ＲＰにおいては、導電層ＭＡ２０と、ＢＳＬ２０と、の間に複数のコンタクトＶ２０が設けられている。コンタクトＶ２０はＺ方向に延伸し、上端においてＭＡ２０と、下端においてＢＳＬ２０と接続されている。コンタクトＶ２０は、例えば、コンタクトＶ１０と同様の材料を含んでいても良い。
尚、基体層ＬＳＢの周辺領域ＲＰに設けられた導電層ＭＡ２０、導電層ＭＡ３０、及び、導電層ＢＳＬ２０は、後述する容量素子ＣＰ１０（図１６）を構成する。容量素子ＣＰ１０は、例えば、図８を参照して説明した容量素子ＣＰｂｐとして機能する。導電層ＭＡ２０、導電層ＭＡ３０、導電層ＢＳＬ２０、及び、容量素子ＣＰ１０については後述する。
［チップＣＭのメモリセルアレイ層ＬＭＣＡのメモリセルアレイ領域ＲＭＣＡにおける構造］
例えば図１３に示す様に、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
図１４は、メモリセルアレイ領域ＲＭＣＡを拡大して示す模式的な断面図である。図１５は、図１４のＦで示した部分の模式的な拡大図である。尚、図１５は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１５と同様の構造が観察される。
メモリブロックＢＬＫは、例えば図１４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、図１５に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１１６と、タングステン（Ｗ）等の金属膜１１５と、を含む積層膜を含んでいても良い。尚、バリア導電膜１１６の外周を覆う位置には、アルミナ（ＡｌＯ）等の絶縁性の金属酸化膜１３４が設けられていても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の上方には、図１４に示す様に、上述した導電層ＢＳＬ１０が設けられている。導電層ＢＳＬ１０は、半導体柱１２０の上端に接続される。導電層１１０及び導電層ＢＳＬ１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。導電層ＢＳＬ１０は、ソース線ＳＬ（図５）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図１２及び図１３）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも下方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体柱１２０は、例えば図１２及び図１３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０の中心部分には、酸化シリコン等の絶縁層１２５（図１４）が設けられている。
半導体柱１２０は、図１４に示す様に、半導体領域１２０Ｌと、半導体領域１２０Ｌの下方に設けられた半導体領域１２０Ｕと、を備える。また、半導体柱１２０は、半導体領域１２０Ｌの下端及び半導体領域１２０Ｕの上端に接続された半導体領域１２０Ｊと、半導体領域１２０Ｌの上端に接続された不純物領域１２２と、半導体領域１２０Ｕの下端に接続された不純物領域１２１と、を備える。
半導体領域１２０Ｌ，半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｌ，半導体領域１２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡに含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。図１４の例では、半導体領域１２０Ｕの下端部と不純物領域１２１の上端部との境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図１２及び図１３）を介してビット線ＢＬに接続される。
不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。図１４の例では、半導体領域１２０Ｌの上端部と不純物領域１２２の下端部との境界線を、破線によって示している。不純物領域１２２は、導電層ＢＳＬ１０に接続されている。
尚、上述の通り、導電層ＢＳＬ１０は、複数のコンタクトＶ１０を介して、導電層ＭＡ１０に接続されている。導電層ＭＡ１０は、例えばアルミニウム（Ａｌ）等の導電性材料を含み低抵抗であり、ソース線ＳＬとして機能する導電層ＢＳＬ１０の補助配線として機能する。尚、導電層ＢＳＬ１０は、Ｚ方向から見て、複数の半導体柱１２０と重なる領域にわたって設けられていても良い。
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１５に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等であり、電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図１５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
［チップＣＭのメモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵにおける構造］
図１２に示す様に、フックアップ領域ＲＨＵには、複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、上端においてそれぞれ導電層１１０と接続されている。これら複数のコンタクトＣＣは、配線層Ｍ０，Ｍ１中の配線ｍ０，ｍ１及び配線層Ｍ２中の第１貼合電極ＰＩ１を介して、チップＣＰ中の構成に接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［チップＣＭのメモリセルアレイ層ＬＭＣＡの周辺領域ＲＰにおける構造］
例えば図１３に示す様に、周辺領域ＲＰには、コンタクトＣＣ３０が設けられている。コンタクトＣＣ３０の一部は、上端において導電層ＭＡ３０の下面に接続され、下端において後述する配線ｍ０等に接続されている。
［チップＣＭの配線層Ｍ０，Ｍ１，Ｍ２の構造］
例えば図１２及び図１３に示す様に、配線層Ｍ０，Ｍ１，Ｍ２に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬ（図５）として機能する。ビット線ＢＬは、例えば図１２及び図１３に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる１の半導体柱１２０に接続されている。
配線層Ｍ１は、例えば図１２及び図１３に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｍ２は、複数の第１貼合電極ＰＩ１を含む。これら複数の第１貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
［チップＣＰの構造］
チップＣＰは、例えば図１１に示す様に、メモリプレーンＭＰに対応してＸ及びＹ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。周辺回路領域ＲＰＣは、メモリセルアレイ領域ＲＭＣＡに対向する領域のうちの一部に設けられたセンスアンプモジュール領域ＲＳＡＭと、フックアップ領域ＲＨＵに対向する領域に設けられたロウデコーダ領域ＲＲＤと、を備える。また、チップＣＰは、周辺領域ＲＰに対向する領域に設けられた回路領域ＲＣを備える。
また、チップＣＰは、例えば図１２及び図１３に示す様に、半導体基板２００と、半導体基板２００の上方に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた複数の配線層Ｍ０´，Ｍ１´，Ｍ２´，Ｍ３´，Ｍ４´と、を備える。
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図１２及び図１３に示す様に、半導体基板２００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
［チップＣＰのトランジスタ層ＬＴＲの構造］
例えば図１２及び図１３に示す様に、半導体基板２００の上面には、絶縁層２００Ｇを介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
半導体基板２００のＮ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［チップＣＰの配線層Ｍ０´，Ｍ１´，Ｍ２´，Ｍ３´，Ｍ４´の構造］
配線層Ｍ０´はトランジスタ層ＬＴＲの上方に設けられる。配線層Ｍ０´は、例えば、タングステン（Ｗ）等の導電性材料を含む配線層である。配線層Ｍ１´は配線層Ｍ０´の上方に設けられる。配線層Ｍ１´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ２´は、図１２及び図１３においては省略して示しているが、配線層Ｍ１´の上方に設けられる。配線層Ｍ２´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ３´は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の導電性材料を含む配線層である。配線層Ｍ４´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層であり、複数の第２貼合電極ＰＩ２を備える。
［容量素子ＣＰ１０］
次に、図１６を参照して容量素子ＣＰ１０について説明する。図１６は、チップＣＭの基体層ＬＳＢの周辺領域ＲＰの構造を一部拡大した模式図である。図１６（ａ）は、容量素子ＣＰ１０の構成例を示す模式的な断面図であり、図１６（ｂ）は、図１６（ａ）に対応する部分の模式的な平面図である。
図１６（ａ），（ｂ）には、配線層ＬＭＡに設けられた導電層ＭＡ３０及び導電層ＭＡ２０と、配線層ＬＢＳＬに設けられた導電層ＢＳＬ２０と、導電層ＢＳＬ２０及び導電層ＭＡ３０に接続されたコンタクトＶ２０と、ＭＡ３０に接続されたコンタクトＣＣ３０と、を示す。
図１６（ｂ）に示す様に、容量素子ＣＰ１０は、Ｚ方向から見て、導電層ＭＡ３０と、導電層ＢＳＬ２０と、が重なる領域に設けられる。即ち、導電層ＢＳＬ２０に対向する導電層ＭＡ３０の部分が、容量素子ＣＰ１０の一方側の電極として機能し、導電層ＭＡ３０に対向する導電層ＢＳＬ２０の部分が、容量素子ＣＰ１０の他方側の電極として機能する。
導電層ＭＡ３０は、外部パッド電極ＰＸ（ボンディングパッド）として機能する部分を含む。導電層ＭＡ３０の、外部パッド電極ＰＸとして機能する部分が、容量素子ＣＰ１０の一方側の電極としても機能する。導電層ＭＡ３０には、接地電圧ＶＳＳが供給される。
導電層ＭＡ２０は、導電層ＭＡ３０をＸ方向及びＹ方向の両側から、四方を囲む部分を含む。導電層ＭＡ２０は、Ｚ方向から見て、導電層ＢＳＬ２０と重なる部分を含む。Ｚ方向から見て、導電層ＭＡ２０とＢＳＬ２０が重なる部分には、複数のコンタクトＶ２０が設けられる。導電層ＢＳＬ２０には、コンタクトＶ２０及び導電層ＭＡ２０を介して、電源電圧ＶＣＣＱが供給される。
尚、以上の説明では、導電層ＭＡ３０に接地電圧ＶＳＳが供給され、導電層ＢＳＬ２０に接地電圧ＶＳＳよりも大きい電源電圧ＶＣＣＱが供給される例を示したが、導電層ＭＡ３０に電源電圧ＶＣＣＱが供給され、導電層ＢＳＬ２０に接地電圧ＶＳＳが供給されても良い。
［効果］
半導体記憶装置のインターフェーススピードの高速化に伴い、電源端子ＶＣＣＱ，ＶＳＳの電圧の変動が大きくなりつつある。この様な場合、半導体記憶装置の各構成に電力を安定して供給することが難しく、半導体記憶装置を安定して動作させることができない場合があった。これを抑制するためには、例えば、電源端子ＶＣＣＱ，ＶＳＳに接続されたバイパスコンデンサ（容量素子ＣＰｂｐ（図８））の容量を大きくすることが考えられる。
尚、容量素子を形成するためには、例えば、配線層中の配線又はトランジスタ層ＬＴＲ中のトランジスタのチャネル領域及びゲート電極を利用することも可能である。しかしながら、この様な構成の容量素子を大容量化しようとする場合、配線層中の配線の面積、又は、トランジスタ層ＬＴＲ中のトランジスタの面積を縮小する必要が生じてしまう。
ここで本実施形態において、配線層ＬＭＡには、メモリセルアレイ領域ＲＭＣＡにおいてソース線ＳＬの補助配線として機能する導電層ＭＡ１０が設けられ、周辺領域ＲＰにおいて一部が外部パッド電極ＰＸとして機能する導電層ＭＡ３０が設けられる（図１３）。一方、配線層ＬＢＳＬには、メモリセルアレイ領域ＲＭＣＡにおいてソース線ＳＬとして機能する導電層ＢＳＬ１０が設けられているが、周辺領域ＲＰにおいては、ソース線ＳＬとしての導電層は設けられない。
従って、周辺領域ＲＰにおける配線層ＬＢＳＬには、導電層ＭＡ３０と対向する位置に比較的大きな面積の導電層ＢＳＬ２０を配置できる。この様な導電層ＭＡ３０及び導電層ＢＳＬ２０により、外部パッド電極ＰＸに電気的に接続される比較的静電容量の大きな容量素子ＣＰ１０を構成することが可能である。
この様な容量素子ＣＰ１０をバイパスコンデンサとして用いれば、配線又はトランジスタの面積を縮小する必要が生じない。これにより、半導体記憶装置の高集積化が進んだ場合においても、半導体記憶装置の動作を不安定化させることなく、半導体記憶装置のインターフェーススピードの高速化を図ることが可能である。
また、導電層ＭＡ２０は、外部パッド電極ＰＸとして機能する導電層ＭＡ３０の形成に際して、一括して形成可能である。また、導電層ＢＳＬ２０は、ソース線ＳＬとして機能する導電層ＢＳＬ１０の形成に際して、一括して形成可能である。また、導電層ＢＳＬ２０に接続されるコンタクトＶ２０は、導電層ＭＡ１０に接続されるコンタクトＶ１０の形成に際して、一括して形成可能である。また、導電層ＭＡ３０に接続されるコンタクトＣＣ３０は、その他のコンタクトＣＣ等の形成に際して、一括して形成可能である。従って、本実施形態に係る半導体記憶装置は、製造コストを増大させることなく実現可能である。
［第１実施形態の変形例１］
次に、図１７を参照して、第１実施形態に係る半導体記憶装置の変形例１について説明する。図１７は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
［容量素子ＣＰ１１］
本変形例に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図１７に示す様に、本変形例に係る半導体記憶装置は、容量素子ＣＰ１０のかわりに、容量素子ＣＰ１１を備える。容量素子ＣＰ１１は、基本的には容量素子ＣＰ１０と同様に構成される。しかしながら、容量素子ＣＰ１１は、導電層ＭＡ２０のかわりに、導電層ＭＡ２１を備える。
導電層ＭＡ２１は、基本的には、導電層ＭＡ２０と同様に構成されている。ただし、導電層ＭＡ２１は、Ｚ方向から見て、導電層ＭＡ３０に対して、Ｘ方向の両側及びＹ方向の片側から三方を囲む部分を含む。また、複数のコンタクトＶ２０は、Ｚ方向から見て、導電層ＭＡ２１とＢＳＬ２０が重なる部分に設けられている。導電層ＢＳＬ２０には、コンタクトＶ２０及び導電層ＭＡ２１を介して、電源電圧ＶＣＣＱが供給される。
尚、以上の説明では、導電層ＭＡ３０に接地電圧ＶＳＳが供給され、導電層ＢＳＬ２０に接地電圧ＶＳＳよりも大きい電源電圧ＶＣＣＱが供給される例を示したが、導電層ＭＡ３０に電源電圧ＶＣＣＱが供給され、導電層ＢＳＬ２０に接地電圧ＶＳＳが供給されても良い。
［第１実施形態の変形例２］
次に、図１８を参照して、第１実施形態に係る半導体記憶装置の変形例２について説明する。図１８は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
［容量素子ＣＰ１２］
本変形例に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図１８に示す様に、本変形例に係る半導体記憶装置は、容量素子ＣＰ１０のかわりに、容量素子ＣＰ１２を備える。容量素子ＣＰ１２は、基本的には容量素子ＣＰ１０と同様に構成される。しかしながら、容量素子ＣＰ１２は、導電層ＭＡ２０、導電層ＭＡ３０、及び、導電層ＢＳＬ２０のかわりに、導電層ＭＡ２２、導電層ＭＡ３２、及び、導電層ＢＳＬ２２を備える。
導電層ＭＡ３２は、基本的には、導電層ＭＡ３０と同様に構成されている。ただし、導電層ＭＡ３２においては、外部パッド電極ＰＸとして機能する部分と、容量素子ＣＰ１２の一方側の電極として機能する部分と、が異なる。図示の例では、導電層ＭＡ３２の、容量素子ＣＰ１２の一方側の電極として機能する部分が、外部パッド電極ＰＸとして機能する部分に対してＸ方向の負側に設けられており、Ｘ方向に延伸している。また、開口構造ＶＡが、外部パッド電極ＰＸとして機能する部分に対してＹ方向の正側に設けられている。
導電層ＭＡ２２は、基本的には、導電層ＭＡ２０と同様に構成されている。ただし、導電層ＭＡ２２は、一方方向、例えばＸ方向に延伸し、Ｚ方向から見て導電層ＢＳＬ２２と重なる部分を含む。Ｚ方向から見て、導電層ＭＡ２２とＢＳＬ２２が重なる部分には、複数のコンタクトＶ２０が設けられる。導電層ＢＳＬ２２には、コンタクトＶ２０及び導電層ＭＡ２２を介して、電源電圧ＶＣＣＱが供給される。
尚、以上の説明では、導電層ＭＡ３２に接地電圧ＶＳＳが供給され、導電層ＢＳＬ２２に接地電圧ＶＳＳよりも大きい電源電圧ＶＣＣＱが供給される例を示したが、導電層ＢＳＬ２２に電源電圧ＶＣＣＱが供給され、導電層ＭＡ３２に接地電圧ＶＳＳが供給されても良い。
［第１実施形態の変形例３］
次に、図１９を参照して、第１実施形態に係る半導体記憶装置の変形例３について説明する。図１９は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
［容量素子ＣＰ１３］
本変形例に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図１９に示す様に、本変形例に係る半導体記憶装置は、容量素子ＣＰ１０のかわりに、容量素子ＣＰ１３を備える。また、図１９には、導電層ＭＡ４３を図示している。
導電層ＭＡ４３は、外部パッド電極ＰＸ（ＤＱｎ）として機能する部分を含む。この部分は、例えば、外部パッド電極ＰＸ（ＶＣＣＱ）と、外部パッド電極ＰＸ（ＶＳＳ）と、の間に設けられていても良い。尚、導電層ＭＡ４３は、Ｚ方向から見て、導電層ＢＳＬ２３と重なる部分を含まない。また、導電層ＭＡ４３は、複数のコンタクトＣＣ３０に接続された開口構造ＶＡを含んでいる。
容量素子ＣＰ１３は、基本的には容量素子ＣＰ１０と同様に構成される。しかしながら、容量素子ＣＰ１３は、導電層ＭＡ２０、導電層ＭＡ３０、及び、導電層ＢＳＬ２０のかわりに、導電層ＭＡ２３、導電層ＭＡ３３、及び、導電層ＢＳＬ２３を備える。
導電層ＭＡ３３は、基本的には、導電層ＭＡ３０と同様に構成されている。ただし、導電層ＭＡ３３においては、外部パッド電極ＰＸとして機能する部分と、容量素子ＣＰ１３の一方側の電極として機能する部分と、が異なる。図示の例では、導電層ＭＡ３３の、容量素子ＣＰ１３の一方側の電極として機能する部分が、導電層ＭＡ４３に対してＹ方向の負方側に設けられており、Ｘ方向に延伸している。また、開口構造ＶＡが、外部パッド電極ＰＸとして機能する部分に対してＹ方向の正側に設けられている。
導電層ＭＡ２３は、基本的には、導電層ＭＡ２０と同様に構成されている。ただし、導電層ＭＡ２３は、導電層ＭＡ３０をＸ方向及びＹ方向の両側から、四方を囲む部分を含まない。
尚、以上の説明では、導電層ＭＡ３３に接地電圧ＶＳＳが供給され、導電層ＢＳＬ２３に接地電圧ＶＳＳよりも大きい電源電圧ＶＣＣＱが供給される例を示したが、導電層ＭＡ３３に電源電圧ＶＣＣＱが供給され、導電層ＢＳＬ２３に接地電圧ＶＳＳが供給されても良い。
［第１実施形態の変形例４］
次に、図２０を参照して、第１実施形態に係る半導体記憶装置の変形例４について説明する。図２０は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
［容量素子ＣＰ１４ａ、容量素子ＣＰ１４ｂ］
本変形例に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図２０に示す様に、本変形例に係る半導体記憶装置は、容量素子ＣＰ１０のかわりに、容量素子ＣＰ１４ａと、容量素子ＣＰ１４ｂと、を備える。
容量素子ＣＰ１４ａは、例えば、導電層ＭＡ２４ａ、導電層ＭＡ３４ａ、導電層ＢＳＬ２４ａを備える。
導電層ＭＡ３４ａは、基本的には、導電層ＭＡ３０と同様に構成されている。ただし、導電層ＭＡ３４ａにおいては、外部パッド電極ＰＸとして機能する部分と、容量素子ＣＰ１４ａの一方側の電極として機能する部分と、が異なる。図示の例では、導電層ＭＡ３４ａの、容量素子ＣＰ１４ａの一方側の電極として機能する部分が、外部パッド電極ＰＸとして機能する部分に対してＹ方向の負側に設けられている。また、開口構造ＶＡが、外部パッド電極ＰＸとして機能する部分に対してＹ方向の負側に設けられている。
導電層ＭＡ２４ａは、基本的には、導電層ＭＡ２０と同様に構成されている。ただし、導電層ＭＡ２４ａは、Ｚ方向から見て、導電層ＢＳＬ２４ａと重なる部分を備える。
容量素子ＣＰ１４ｂは、例えば、導電層ＭＡ２４ｂ、導電層ＭＡ３４ｂ、導電層ＢＳＬ２４ｂを備える。導電層ＭＡ２４ｂ、導電層ＭＡ３４ｂ、導電層ＢＳＬ２４ｂは、基本的には、導電層ＭＡ２４ａ、導電層ＭＡ３４ａ、導電層ＢＳＬ２４ａと同様に構成されている。
ただし、導電層ＭＡ３４ｂには、外部パッド電極ＰＸ（ＶＣＣＱ）を介して電源電圧ＶＣＣＱが供給される。また、導電層ＢＳＬ２４ｂには、導電層ＭＡ２４ｂ及びコンタクトＶ２０を介して、接地電圧ＶＳＳが供給される。
尚、導電層ＭＡ２４ａは、導電層ＭＡ３４ｂと連続的に形成されていても良い。同様に、導電層ＭＡ２４ｂは、導電層ＭＡ３４ａと連続的に形成されていても良い。
［第２実施形態］
次に、図２１及び図２２を参照して、第２実施形態に係る半導体記憶装置について説明する。図２１は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図であり、図１３に相当する部分を示す。図２２（ａ）は、第２実施形態に係る容量素子ＣＰ２０の構成例を示す模式的な断面図であり、図２２（ｂ）は、図２２（ａ）に対応する部分の模式的な平面図である。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、容量素子ＣＰ１０のかわりに容量素子ＣＰ２０を備える。
［容量素子ＣＰ２０］
容量素子ＣＰ２０は、基本的には、容量素子ＣＰ１０と同様に構成されている。しかしながら、図１３及び図１６（ａ），（ｂ）を参照して説明した様に、容量素子ＣＰ１０には、導電層ＢＳＬ２０に上方から接続されるコンタクトＶ２０及び導電層ＭＡ２０が設けられていた。一方、図２１及び図２２（ａ），（ｂ）に示す様に、容量素子ＣＰ２０には、導電層ＢＳＬ２０に下方から接続されるコンタクトＣＣ４０が設けられる。
尚、複数のコンタクトＣＣ４０は、Ｚ方向から見て、導電層ＢＳＬ２０と重なる部分に設けられていれば良い。例えば、複数のコンタクトＣＣ４０は、Ｚ方向から見て、外部パッド電極ＰＸと重なる位置に設けられていても良いし、重ならない位置に設けられていても良い。
尚、以上の説明では、導電層ＭＡ３０に接地電圧ＶＳＳが供給され、導電層ＢＳＬ２０に接地電圧ＶＳＳよりも大きい電源電圧ＶＣＣＱが供給される例を示したが、導電層ＭＡ３０に電源電圧ＶＣＣＱが供給され、導電層ＢＳＬ２０に接地電圧ＶＳＳが供給されても良い。
［第３実施形態］
次に、図２３を参照して、第３実施形態に係る半導体記憶装置について説明する。図２３は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、メモリセルアレイ領域ＲＭＣＡと、周辺領域ＲＰと、の間に設けられた領域ＲＣＣを備える。
領域ＲＣＣには、図２３に示す様に、複数のコンタクトＣＣＣＰが設けられている。複数のコンタクトＣＣＣＰはＺ方向に延伸し、上端において、例えば絶縁層１８０に接続され、下端において、例えば配線層Ｍ０中の配線ｍ０に接続され、配線ｍ０，ｍ１等を介して、チップＣＰ中の構成に接続されている。コンタクトＣＣＣＰは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
また、複数のコンタクトＣＣＣＰは、それぞれ、図８を参照して説明したバイパスコンデンサである、容量素子ＣＰｂｐの一部としても機能しても良い。例えば、複数のコンタクトＣＣＣＰのうち隣接する２つは、容量素子ＣＰｂｐの一方及び他方の電極として機能しても良い。また、複数のコンタクトＣＣＣＰのうち隣接する２つは、それぞれ、配線ｍ０，ｍ１、第１貼合電極ＰＩ１、チップＣＰ中の構成等を介して、電源端子ＶＳＳ，ＶＣＣＱにそれぞれ接続されていても良い。半導体記憶装置の動作時には、電源端子ＶＳＳ，ＶＣＣＱを介して、複数のコンタクトＣＣＣＰに接地電圧ＶＳＳ及び電源電圧ＶＣＣＱが供給される。
［その他］
第１～第３実施形態においては、容量素子ＣＰ１０，ＣＰ２０等をバイパスコンデンサとして用いる例を示した。しかしながら、周辺回路ＰＣに含まれる容量素子であれば、図８を参照して説明した容量素子ＣＰｂｐ以外にも使用可能である。例えば、容量素子ＣＰ１０，ＣＰ２０等は、図７を参照して説明した容量素子３２ａ３にも使用可能である。
また、第１～第３実施形態においては、容量素子ＣＰ１０，ＣＰ２０等が、周辺領域ＲＰに設けられる例を示した。しかしながら、容量素子ＣＰ１０，ＣＰ２０等は、周辺領域ＲＰ以外の領域、例えば、フックアップ領域ＲＨＵよりもＸ方向の外側（図１０）等に設けられても良い。
また、第１～第３実施形態においては、容量素子ＣＰ１０，ＣＰ２０等は、平行板コンデンサであっても良い。この場合、容量素子ＣＰ１０，ＣＰ２０等の一方側及び他方側の電極は、平行板コンデンサにおける一方側及び他方側の電極板であっても良い。
また、容量素子ＣＰ１０（図１６）は、図２４に示す容量素子ＣＰ１０′の様に構成されていても良い。容量素子ＣＰ１０′は、配線層ＬＢＳＬにおいて、導電層ＢＳＬ２０のかわりに、導電層ＢＳＬ３０ａと、導電層ＢＳＬ３０ａの下方に設けられた絶縁層ＢＳＬ３０ｂと、絶縁層ＢＳＬ３０ｂの下方に設けられた導電層ＢＳＬ３０ｃと、を備える。導電層ＢＳＬ３０ａ及び導電層ＢＳＬ３０ｃは、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入された多結晶シリコン（Ｓｉ）等の半導体層である。絶縁層ＢＳＬ３０ｂは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層である。また、この様な場合、図２４に示す様に、複数のコンタクトＶ２０は、導電層ＢＳＬ３０ａに上方から接続されていても良い。
また、容量素子ＣＰ２０（図２２）は、図２５に示す容量素子ＣＰ２０′の様に構成されていても良い。容量素子ＣＰ２０′は、容量素子ＣＰ１０′（図２４）と同様に、配線層ＬＢＳＬにおいて、導電層ＢＳＬ２０のかわりに、導電層ＢＳＬ３０ａと、導電層ＢＳＬ３０ａの下方に設けられた絶縁層ＢＳＬ３０ｂと、絶縁層ＢＳＬ３０ｂの下方に設けられた導電層ＢＳＬ３０ｃと、を備える。この様な場合、図２５に示す様に、複数のコンタクトＣＣ４０は、導電層ＢＳＬ３０ａに下方から接続されていても良い。
また、図１０の例では、フックアップ領域ＲＨＵがメモリセルアレイ領域ＲＭＣＡのＸ方向の両端部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵは、メモリセルアレイ領域ＲＭＣＡのＸ方向の両端部でなく、Ｘ方向の一端部に設けられていても良い。また、フックアップ領域ＲＨＵは、メモリセルアレイ領域ＲＭＣＡのＸ方向の中央位置又は中央近傍の位置に設けられていても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＡ１０…導電層、ＭＡ２０…導電層、ＭＡ３０…導電層、ＢＳＬ１０…導電層、ＢＳＬ２０…導電層、ＣＰ１０…容量素子。

Claims (11)

  1. 基板と、
    第１導電層及び第２導電層を含む第１配線層と、
    前記基板と、前記第１配線層と、の間に設けられた第２配線層と、
    前記基板と、前記第２配線層と、の間に設けられたメモリセルアレイ層と
    を備え、
    前記メモリセルアレイ層は、
    前記基板の表面と交差する第１方向に並ぶ複数の第３導電層と、
    前記第１方向に延伸し、前記複数の第３導電層と対向する半導体層と、
    前記複数の第３導電層と、前記半導体層と、の間に設けられた電荷蓄積層と
    を備え、
    前記第２配線層は、
    前記半導体層の前記第１方向における一端部に接続された第４導電層と、
    前記第１導電層に対向し、前記第２導電層に電気的に接続された第５導電層と
    を備える半導体記憶装置。
  2. 前記第１配線層は、第６導電層を備え、
    前記半導体記憶装置は、前記第１配線層と、前記第２配線層と、の間に設けられた第１コンタクト及び第２コンタクトを備え、
    前記第６導電層は、前記第１コンタクトを介して前記第４導電層と接続され、
    前記第２導電層は、前記第２コンタクトを介して前記第５導電層と接続される
    請求項１記載の半導体記憶装置。
  3. 第１ボンディングパッドを備え、
    前記第２導電層は、前記第１ボンディングパッドを含む
    請求項１又は２記載の半導体記憶装置。
  4. 基板と、
    第１導電層を含む第１配線層と、
    前記基板と、前記第１配線層と、の間に設けられた第２配線層と、
    前記基板と、前記第２配線層と、の間に設けられ、セルアレイ領域及び周辺領域を含むメモリセルアレイ層と
    を備え、
    前記セルアレイ領域は、
    前記基板の表面と交差する第１方向に並ぶ複数の第３導電層と、
    前記第１方向に延伸し、前記複数の第３導電層と対向する半導体層と、
    前記複数の第３導電層と、前記半導体層と、の間に設けられた電荷蓄積層と
    を備え、
    前記周辺領域は、前記第１方向に延伸する第３コンタクト及び第４コンタクトを備え、
    前記第２配線層は、
    前記半導体層の前記第１方向における一端部に接続された第４導電層と、
    前記第１導電層に対向する第５導電層と
    を備え、
    前記第１導電層は、前記第３コンタクトに電気的に接続され、
    前記第５導電層は、前記第４コンタクトに電気的に接続される
    半導体記憶装置。
  5. 第２ボンディングパッドを備え、
    前記第１導電層は、前記第２ボンディングパッドを含む
    請求項１～４のいずれか１項記載の半導体記憶装置。
  6. 前記半導体記憶装置は、容量素子を備え、
    前記第１導電層は、前記容量素子の一方の電極板を含み、
    前記第５導電層は、前記容量素子の他方の電極板を含む
    請求項１～５のいずれか１項記載の半導体記憶装置。
  7. お互いに接続された第１チップ及び第２チップを備え、
    前記第１チップは、
    前記メモリセルアレイ層と、
    前記メモリセルアレイ層に対して、前記第１方向の一方側に設けられた前記第１配線層と、
    前記メモリセルアレイ層に対して、前記第１方向の他方側に設けられた複数の第１貼合電極と
    を備え、
    前記第２チップは、
    前記基板と、
    前記基板の表面に設けられた複数のトランジスタと、
    前記複数のトランジスタに電気的に接続された複数の第２貼合電極と
    を備え、
    前記複数の第１貼合電極は前記複数の第２貼合電極に接続される
    請求項１～６のいずれか１項記載の半導体記憶装置。
  8. 前記第４導電層及び前記第５導電層は、多結晶シリコンを含む
    請求項１～７のいずれか１項記載の半導体記憶装置。
  9. 前記第１導電層は、前記第１方向から見て、前記第５導電層と重なる部分を含む
    請求項１～８のいずれか１項記載の半導体記憶装置。
  10. 前記第４導電層は、前記第１方向から見て、前記半導体層と重なる部分を含む
    請求項１～９のいずれか１項記載の半導体記憶装置。
  11. 前記第１導電層及び前記第５導電層のうち、いずれか一方に第１電圧が供給され、他方に前記第１電圧よりも大きい第２電圧が供給される
    請求項１～１０のいずれか１項記載の半導体記憶装置。
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