JP2023140754A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高集積化が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置（メモリダイ）は、複数の貼合電極ＭＢ、ＤＢを介して貼合された第１チップＣＭ及び第２チップＣＰを備える。第１チップは、半導体基板２００を備える。第２チップは、複数の第１導電層１１０と、複数の第１導電層と対向する複数の半導体層１２０と、複数のビット線ＢＬを含む第１配線層Ｍ０と、複数の配線を含む第２配線層Ｍ１と、複数の第１貼合電極ＰＩ１を含む第３配線層と、を備える。第２配線層中の複数の配線は、それぞれ、第１方向から見て複数のビット線のうちの一つと重なる領域に設けられ、複数のビット線のうちの一つに電気的に接続された第１部分と、第１方向から見て複数の第１貼合電極のうちの一つと重なる領域に設けられ、複数の第１貼合電極の一つに接続された第２部分と、を備える。【選択図】図６

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
特開２０２１－０６４７３１号公報 米国特許出願公開第２０２０／０３３５５１３号明細書 米国特許第１０４５３５１８号明細書
高集積化が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、複数の貼合電極を介して貼合された第１チップ及び第２チップを備える。第１チップは、半導体基板と、半導体基板に設けられた複数のトランジスタと、を備える。第２チップは、複数の第１導電層と、複数の半導体層と、第１配線層と、第２配線層と、第２チップ貼合電極層と、を備える。複数の第１導電層は、半導体基板の表面と交差する第１方向に並ぶ。複数の半導体層は、第１方向に延伸し、複数の第１導電層と対向する。第１配線層は、複数の半導体層と第１チップとの間に設けられ、複数の半導体層に電気的に接続された複数のビット線を含む。第２配線層は、第１配線層と第１チップとの間に設けられ、複数の配線を含む。第３配線層は、第２配線層と第１チップとの間に設けられ、複数の貼合電極のうちの一部である複数の第１貼合電極を含む。複数のビット線は、第１方向と交差する第２方向に延伸し、第１方向及び第２方向と交差する第３方向に並ぶ。第２配線層中の複数の配線は、それぞれ、第１部分と、第２部分と、を備える。第１部分は、第１方向から見て複数のビット線のうちの一つと重なる領域に設けられ、第２方向に延伸し、複数のビット線のうちの一つに電気的に接続されている。第２部分は、第１方向から見て複数の第１貼合電極のうちの一つと重なる領域に設けられ、複数の第１貼合電極の一つに接続されている。第２配線層中の複数の配線の少なくとも一部は、それぞれ、第３部分を備える。第３部分は、第３方向に延伸し、第１部分の第２方向の一端部、及び、第２部分の第２方向の一端部に接続されている。
メモリダイＭＤの一部の構成を示す模式的な回路図である。 周辺回路ＰＣの一部の構成を示す模式的な回路図である。 周辺回路ＰＣの一部の構成を示す模式的な回路図である。 本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。 チップＣＭの構成例を示す模式的な底面図である。 メモリダイＭＤの一部の構成を示す模式的な断面図である。 メモリダイＭＤの一部の構成を示す模式的な断面図である。 チップＣＭの一部の構成を示す模式的な底面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 チップＣＰの構成例を示す模式的な平面図である。 図１０の一部を拡大して示す模式的な平面図である。 図１１の一部を拡大して示す模式的な平面図である。 図１１の一部を拡大して示す模式的な平面図である。 配線層Ｍ１中の配線パターンについて説明するための模式的な平面図である。 配線層Ｍ１中の配線パターンについて説明するための模式的な底面図である。 配線層Ｍ１中の配線パターンについて説明するための模式的な平面図である。 配線層Ｍ１中の配線パターンについて説明するための模式的な平面図である。 配線ｍ１ａについて説明するための模式的な底面図である。 配線ｍ１ｂについて説明するための模式的な底面図である。 配線層Ｍ１中の配線パターンについて説明するための模式的な底面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。 第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。 第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第１０実施形態に係る半導体記憶装置の他の構成例の一部を示す模式的な平面図である。 第１１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第１１実施形態に係る半導体記憶装置の他の構成例の一部を示す模式的な平面図である。 第１２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第１２実施形態に係る半導体記憶装置の他の構成例の一部を示す模式的な平面図である。 第１３実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。 同半導体記憶装置の一部の構成を示す模式的な底面図である。 ＤＲＡＭ１の構成例を示す模式的なブロック図である。 ＤＲＡＭ１のメモリセルアレイ１１の構成例を示す模式的な回路図である。 ＤＲＡＭ１の他の構成例に係るメモリセルアレイ１１´を示す模式的な回路図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図１に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。メモリセルアレイＭＣＡは、図１に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。ゲート絶縁膜は電荷蓄積層を含んでいてもよい。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
図２は、周辺回路ＰＣの一部の構成を示す模式的な回路図である。周辺回路ＰＣは、例えば図２に示す様に、ロウ制御回路ＲｏｗＣを備える。ロウ制御回路ＲｏｗＣは、複数のブロックデコードユニットｂｌｋｄと、ブロックデコーダＢＬＫＤと、を備える。
複数のブロックデコードユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応する。ブロックデコードユニットｂｌｋｄは、複数のトランジスタＴＢＬＫを備える。複数のトランジスタＴＢＬＫは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応する。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬに接続される。トランジスタＴＢＬＫのソース電極は、配線ＣＧに接続される。配線ＣＧは、ロウ制御回路ＲｏｗＣ中の全てのブロックデコードユニットｂｌｋｄに接続される。トランジスタＴＢＬＫのゲート電極は、信号供給線ＢＬＫＳＥＬに接続される。信号供給線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられる。また、信号供給線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに接続される。
ブロックデコーダＢＬＫＤは、読出動作又は書込動作に際して、ブロックアドレスをデコードする。また、デコードされたブロックアドレスに応じて、複数の信号供給線ＢＬＫＳＥＬのうちの一つを“Ｈ”状態とし、残りの信号供給線ＢＬＫＳＥＬを“Ｌ”状態とする。
図３は、周辺回路ＰＣの一部の構成を示す模式的な回路図である。周辺回路ＰＣは、例えば図３に示す様に、カラム制御回路ＣｏｌＣを備える。カラム制御回路ＣｏｌＣは、ビット線ＢＬに接続されたスイッチトランジスタＢＬＳ，ＢＬＢＩＡＳと、スイッチトランジスタＢＬＳを介してビット線ＢＬに接続されたセンスアンプ回路ＳＡＤＬと、センスアンプ回路ＳＡＤＬに接続されたラッチ回路ＸＤＬと、を備える。
スイッチトランジスタＢＬＳ，ＢＬＢＩＡＳは、例えば、電界効果型のＮＭＯＳトランジスタである。スイッチトランジスタＢＬＳ，ＢＬＢＩＡＳのドレイン電極は、ビット線ＢＬに接続される。スイッチトランジスタＢＬＳのソース電極は、センスアンプ回路ＳＡＤＬに接続される。スイッチトランジスタＢＬＢＩＡＳのソース電極は、図示しない電圧供給線に接続される。
センスアンプ回路ＳＡＤＬは、センス回路と、ラッチ回路と、電圧転送回路と、を備える。センス回路は、センストランジスタと、データ配線と、を備える。センストランジスタのゲート電極は、ビット線ＢＬに電気的に接続されている。センストランジスタのドレイン電極は、データ配線に接続されている。センストランジスタは、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となる。データ配線は、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される。ラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、ラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。
ラッチ回路ＸＤＬは、配線ＤＢＵＳを介してセンスアンプ回路ＳＡＤＬ内のデータ配線に電気的に接続される。ラッチ回路ＸＤＬに含まれるデータは、順次センスアンプ回路ＳＡＤＬ又は図示しない入出力制御回路に転送される。
［メモリダイＭＤの構造］
図４は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図４に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
チップＣＭの上面には、図示しないボンディングワイヤに接続可能な複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
尚、図４の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図５は、チップＣＭの構成例を示す模式的な底面図である。図５では、貼合電極ＰＩ１等の一部の構成を省略している。図６及び図７は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図８は、チップＣＭの一部の構成を示す模式的な底面図である。図９は、チップＣＭの一部の構成を示す模式的な断面図である。図９は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図９と同様の構造が観察される。図１０は、チップＣＰの構成例を示す模式的な平面図である。図１０では、貼合電極ＰＩ２等の一部の構成を省略している。図１１は、図１０の一部を拡大して示す模式的な平面図である。図１２及び図１３は、図１１の一部を拡大して示す模式的な平面図である。
［チップＣＭの構造］
図５の例において、チップＣＭは、Ｘ方向に並ぶ４つのメモリプレーンＭＰを備える。また、これら４つのメモリプレーンＭＰは、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図５の例において、複数のメモリブロックＢＬＫは、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵと、これらの間に設けられたメモリホール領域ＲＭＨと、を備える。また、チップＣＭは、４つのメモリプレーンＭＰよりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
尚、図示の例では、フックアップ領域ＲＨＵがメモリプレーンＭＰのＸ方向の両端部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵは、メモリプレーンＭＰのＸ方向の両端部でなく、Ｘ方向の一端部に設けられていても良い。また、フックアップ領域ＲＨＵは、メモリプレーンＭＰのＸ方向の中央位置又は中央近傍の位置に設けられていても良い。
チップＣＭは、例えば図６に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられたビアコンタクト電極層ＣＨと、ビアコンタクト電極層ＣＨの下方に設けられた複数の配線層Ｍ０，Ｍ１と、配線層Ｍ０，Ｍ１の下方に設けられたチップ貼合電極層ＭＢと、を備える。
［チップＣＭの基体層ＬＳＢの構造］
例えば図６に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
導電層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。
導電層１００は、ソース線ＳＬ（図１）の一部として機能する。導電層１００は、４つのメモリプレーンＭＰ（図５）に対応して４つ設けられている。メモリプレーンＭＰのＸ方向及びＹ方向の端部には、導電層１００を含まない領域ＶＺが設けられている。
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。
複数の配線ｍａのうちの一部は、ソース線ＳＬ（図１）の一部として機能する。この配線ｍａは、４つのメモリプレーンＭＰ（図５）に対応して４つ設けられている。この配線ｍａは、それぞれ、導電層１００に電気的に接続されている。
また、複数の配線ｍａのうちの一部は、外部パッド電極ＰＸとして機能する。この配線ｍａは、周辺領域ＲＰに設けられている。この配線ｍａは、導電層１００を含まない領域ＶＺにおいてメモリセルアレイ層ＬＭＣＡ中のビアコンタクト電極ＣＣに接続されている。また、配線ｍａの一部は、絶縁層１０２に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出する。
絶縁層１０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。
［チップＣＭのメモリセルアレイ層ＬＭＣＡのメモリホール領域ＲＭＨにおける構造］
図５を参照して説明した様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図６に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
メモリブロックＢＬＫは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、図９に示す様に、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）、モリブデン（Ｍｏ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１１１が設けられている。
複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択トランジスタＳＴＳ（図１）のゲート電極及びソース側選択ゲート線ＳＧＳとして機能する（図６参照）。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも下方に位置する複数の導電層１１０は、メモリセルＭＣ（図１）のゲート電極及びワード線ＷＬとして機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択トランジスタＳＴＤのゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する。例えば図８に示す様に、これら複数の導電層１１０のＹ方向の幅ＹＳＧＤは、ワード線ＷＬとして機能する導電層１１０のＹ方向の幅ＹＷＬよりも小さい。また、Ｙ方向に隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層ＳＨＥが設けられている。
半導体層１２０は、例えば図８に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。半導体層１２０の外周面は、それぞれ複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
また、半導体層１２０の上端には、図示しない不純物領域が設けられている。この不純物領域は、上記導電層１００に接続されている（図６参照）。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
また、半導体層１２０の下端には、図示しない不純物領域が設けられている。この不純物領域は、ビアコンタクト電極ｃｈ及びビアコンタクト電極Ｖｙを介してビット線ＢＬに接続される。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物を含む。
ゲート絶縁膜１３０は、例えば図８に示す様に、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図９に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）、窒酸化シリコン（ＳｉＯＮ）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１００との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図９には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
［チップＣＭのメモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵにおける構造］
図７に示す様に、フックアップ領域ＲＨＵには、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層１１０に接続されている。
［チップＣＭのメモリセルアレイ層ＬＭＣＡの周辺領域ＲＰにおける構造］
周辺領域ＲＰには、例えば図６に示す様に、外部パッド電極ＰＸに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端において外部パッド電極ＰＸに接続されている。
［ビアコンタクト電極層ＣＨの構造］
ビアコンタクト電極層ＣＨに含まれる複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
ビアコンタクト電極層ＣＨは、複数の配線として、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体層１２０に対応して設けられ、複数の半導体層１２０の下端に接続されている。
［チップＣＭの配線層Ｍ０，Ｍ１の構造］
配線層Ｍ０，Ｍ１に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば図８に示す様に、Ｘ方向に並びＹ方向に延伸する。
配線層Ｍ１は、例えば図６に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。尚、配線層Ｍ１中の配線パターンについては、後述する。
［チップ貼合電極層ＭＢの構造］
チップ貼合電極層ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
チップ貼合電極層ＭＢは、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ１Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ１Ｍの積層膜等を含んでいても良い。
［チップＣＰの構造］
チップＣＰは、例えば図１０に示す様に、メモリプレーンＭＰに対応してＸ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。これら４つの周辺回路領域ＲＰＣの、Ｘ方向における両端部には、それぞれ、ロウ制御回路領域ＲＲＣが設けられている。また、これら２つのロウ制御回路領域ＲＲＣの間には、Ｘ方向に並ぶ２つのブロックデコーダ領域ＲＢＤが設けられている。また、これら２つのブロックデコーダ領域ＲＢＤの間には、Ｘ方向及びＹ方向に並ぶ４つのカラム制御回路領域ＲＣＣが設けられている。また、図示は省略するものの、周辺回路領域ＲＰＣ中のその他の領域にも、回路が配置されている。また、チップＣＰの、周辺領域ＲＰに対向する領域には、回路領域ＲＣが設けられている。
ロウ制御回路領域ＲＲＣには、図２を参照して説明した複数のブロックデコードユニットｂｌｋｄが設けられている。ブロックデコーダ領域ＲＢＤには、図２を参照して説明したブロックデコーダＢＬＫＤが設けられている。カラム制御回路領域ＲＣＣには、図３を参照して説明したカラム制御回路ＣｏｌＣが設けられている。回路領域ＲＣには、図示しない入出力回路が設けられている。この入出力回路は、図６を参照して説明したビアコンタクト電極ＣＣ等を介して、外部パッド電極ＰＸに接続されている。
また、図１０には、Ｚ方向から見てフックアップ領域ＲＨＵ（図５）と重なる領域を、点線で示している。また、図１０の例では、メモリホール領域ＲＭＨがＸ方向に４つの領域ＲＭＨＵに分割されている。これら４つの領域ＲＭＨＵのＸ方向における幅は、全て同じでも良いし、同じでなくても良い。例えば、Ｘ方向負側から数えて１番目及び４番目の領域ＲＭＨＵのＸ方向における幅は、その他の領域ＲＭＨＵのＸ方向における幅より、大きくても良い。
図１０の例では、ロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てフックアップ領域ＲＨＵ（図５）と重なる領域に設けられている。また、ロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てメモリホール領域ＲＭＨ（図５）と重なる領域に設けられている。また、図１０の例では、ロウ制御回路領域ＲＲＣのＸ方向における幅が、フックアップ領域ＲＨＵ（図５）のＸ方向における幅よりも大きい。
また、図１０の例では、カラム制御回路領域ＲＣＣのＸ方向における中央位置が、Ｘ方向負側から数えて１番目及び２番目の領域ＲＭＨＵの境界、又は、Ｘ方向負側から数えて３番目及び４番目の領域ＲＭＨＵの境界と一致する。尚、カラム制御回路領域ＲＣＣのＸ方向における中央位置は、Ｘ方向負側から数えて１番目及び２番目の領域ＲＭＨＵの境界、又は、Ｘ方向負側から数えて３番目及び４番目の領域ＲＭＨＵの境界と一致しなくても良い。
カラム制御回路領域ＲＣＣは、図１１に示す様に、Ｙ方向に並ぶ２つの領域ＲＣＣ１と、これらの間に設けられＹ方向に並ぶ２つの領域ＲＣＣ２と、これらの間に設けられた領域ＲＣＣ３と、を備える。
領域ＲＣＣ１は、Ｙ方向に並ぶ、４つの領域ＲＣＣ１１を備える。これら４つの領域ＲＣＣ１１は、それぞれ、Ｙ方向に並ぶ２つの領域ＲＣＣ１１１と、これらの間に設けられＹ方向に並ぶ４つの領域ＲＣＣ１１２と、を備える。領域ＲＣＣ１１１には、図３を参照して説明したセンスアンプ回路ＳＡＤＬが複数設けられている。領域ＲＣＣ１１２には、図３を参照して説明したスイッチトランジスタＢＬＳ，ＢＬＢＩＡＳが複数設けられている。尚、以下の説明では、１つの領域ＲＣＣ１１１と、これに対応する２つの領域ＲＣＣ１１２と、を含む領域を、領域ＲＣＣ１１０と呼ぶ場合がある。
領域ＲＣＣ１１０は、図１２に示す様に、Ｘ方向に並ぶ複数の（図示の例では４つの）領域ＲＣＣ１１３を備える。これら複数の領域ＲＣＣ１１３は、それぞれ、領域ＲＣＣ１１１の一部と、領域ＲＣＣ１１２の一部と、を含む。領域ＲＣＣ１１３中の、領域ＲＣＣ１１１に対応する部分には、Ｘ方向に並ぶ２つのセンスアンプ回路ＳＡＤＬ（図３）が設けられている。領域ＲＣＣ１１３中の、領域ＲＣＣ１１２に対応する部分には、一組のスイッチトランジスタＢＬＳ（図３），ＢＬＢＩＡＳ（図３）が設けられている。
尚、図１３には、領域ＲＣＣ１１０に設けられる複数のトランジスタＴｒを例示している。
例えば、領域ＲＣＣ１１１には、センスアンプ回路ＳＡＤＬを構成する複数のトランジスタＴｒが設けられている。即ち、図１３には、Ｘ方向に並びＹ方向に延伸する複数の半導体基板領域２００Ｓと、Ｙ方向に並びＸ方向に延伸する複数の電極ｇｃと、を例示している。これら複数の半導体基板領域２００Ｓと複数の電極ｇｃと、の交差部には、それぞれ、センスアンプ回路ＳＡＤＬを構成するトランジスタＴｒが設けられる。１つのセンスアンプ回路ＳＡＤＬを構成する複数のトランジスタＴｒは、Ｙ方向に並ぶ。
また、Ｙ方向に並ぶ２つの領域ＲＣＣ１１２には、スイッチトランジスタＢＬＳ，ＢＬＢＩＡＳを構成する複数のトランジスタＴｒが設けられている。即ち、図１３には、Ｘ方向に並びＹ方向に延伸する複数の半導体基板領域２００Ｓと、Ｙ方向に並びＸ方向に延伸する複数の電極ｇｃと、を例示している。これら複数の半導体基板領域２００Ｓと複数の電極ｇｃと、の交差部には、それぞれ、スイッチトランジスタＢＬＳ，ＢＬＢＩＡＳを構成するトランジスタＴｒが設けられる。図示の例では、２つのスイッチトランジスタＢＬＳがＹ方向に並び、これら２つのスイッチトランジスタＢＬＳの間に、Ｙ方向に並ぶ２つのスイッチトランジスタＢＬＢＩＡＳが設けられている。
スイッチトランジスタＢＬＳのソース領域には、センスアンプ回路ＳＡＤＬに電気的に接続されるビアコンタクト電極が設けられる。Ｙ方向に並ぶ２つのスイッチトランジスタＢＬＢＩＡＳのソース領域は、半導体基板領域２００Ｓ中の共通の領域に設けられている。この領域には、消去動作に際して消去電圧ＶＥＲＡが供給される電圧供給線に電気的に接続されるビアコンタクト電極が設けられる。Ｙ方向に並ぶ２つのスイッチトランジスタＢＬＳ，ＢＬＢＩＡＳのドレイン領域は、半導体基板領域２００Ｓ中の共通の領域に設けられている。この領域には、ビット線ＢＬに電気的に接続されるビアコンタクト電極が設けられる。
領域ＲＣＣ２は、図１１に示す様に、Ｙ方向に並ぶ８つの領域ＲＣＣ２１を備える。これら８つの領域ＲＣＣ２１には、それぞれ、Ｘ方向に並ぶ複数のラッチ回路ＸＤＬ（図３）が設けられている。１つの領域ＲＣＣ２１においてＸ方向に並ぶラッチ回路ＸＤＬの数は、１つの領域ＲＣＣ１１１においてＸ方向に並ぶセンスアンプ回路ＳＡＤＬの数と同数である。例えば、図１２に例示する様に、１つの領域ＲＣＣ１１１に、Ｘ方向に並ぶ８つのセンスアンプ回路ＳＡＤＬが設けられる場合、１つの領域ＲＣＣ２１には、Ｘ方向に並ぶ８つのラッチ回路ＸＤＬが設けられる。
また、本実施形態では、図１２に示す様に、Ｘ方向に並ぶ複数のセンスアンプ回路ＳＡＤＬに対応して、複数の配線ＤＢＵＳが設けられている。これら複数の配線ＤＢＵＳは、図１１に示す様に、それぞれＹ方向に延伸し、Ｙ方向に並ぶ８つのセンスアンプ回路ＳＡＤＬと、Ｙ方向に並ぶ８つのラッチ回路ＸＤＬとに、共通に接続されている。尚、図１１には、複数のＤＢＵＳの一部のみを図示している。
領域ＲＣＣ３には、図１１に示す様に、図３を参照して説明したセンスアンプ回路ＳＡＤＬ、ラッチ回路ＸＤＬ等を制御する回路ＹＣＯＭが設けられている。
また、チップＣＰは、例えば図６に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４と、配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の上方に設けられたチップ貼合電極層ＤＢと、を備える。
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｐ型ウェル領域２００Ｐの一部は半導体基板領域２００Ｓに設けられており、Ｐ型ウェル領域２００Ｐの一部はＮ型ウェル領域２００Ｎに設けられている。Ｎ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
［チップＣＰの電極層ＧＣの構造］
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
半導体基板２００のＮ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
ビアコンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［チップＣＰの配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の構造］
例えば図６に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｄ３，Ｄ４は、それぞれ、複数の配線ｄ３，ｄ４を含む。これら複数の配線ｄ３，ｄ４は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
［チップ貼合電極層ＤＢの構造］
チップ貼合電極層ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
チップ貼合電極層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜ｐＩ２Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ２Ｍの積層膜等を含んでいても良い。
尚、貼合電極ＰＩ１と貼合電極ＰＩ２とに銅（Ｃｕ）等の金属膜ｐＩ１Ｍ，ｐＩ２Ｍを用いると、金属膜ｐＩ１Ｍと金属膜ｐＩ２Ｍとが一体化して、互いの境界の確認が困難となる。但し、貼り合せの位置ずれによる貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた形状の歪み、バリア導電膜ｐＩ１Ｂ，ｐＩ２Ｂの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、貼合電極ＰＩ１及び貼合電極ＰＩ２をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
［配線層Ｍ１中の配線パターン］
図２等を参照して説明した様に、ワード線ＷＬには、それぞれ、トランジスタＴＢＬＫが接続される。ここで、ワード線ＷＬには、比較的大きい電圧が供給される場合があるため、トランジスタＴＢＬＫとしては、高耐圧のトランジスタが使用される。ここで、高耐圧のトランジスタは比較的大きくなってしまう場合がある。この関係から、図１０を参照して説明したロウ制御回路領域ＲＲＣの面積は、比較的大きくなってしまう場合がある。
ここで、ロウ制御回路領域ＲＲＣの面積がフックアップ領域ＲＨＵの面積よりも大きい場合、ロウ制御回路領域ＲＲＣの一部を、Ｚ方向から見てフックアップ領域ＲＨＵと重なる領域に設け、残りの一部を、Ｚ方向から見てメモリプレーンＭＰと重ならない領域に設けることも考えられる。しかしながら、この場合、周辺回路領域ＲＰＣ全体の面積がメモリプレーンＭＰの面積よりも大きくなってしまい、メモリダイＭＤの回路面積が増大してしまう場合がある。
そこで、本実施形態においては、図１０を参照して説明した様に、ロウ制御回路領域ＲＲＣの一部を、Ｚ方向から見てフックアップ領域ＲＨＵと重なる領域に設け、残りの一部を、Ｚ方向から見てメモリホール領域ＲＭＨと重なる領域に設けている。
この様な構造を採用する場合、一部のビット線ＢＬが、Ｚ方向から見て、カラム制御回路領域ＲＣＣではなく、ロウ制御回路領域ＲＲＣやブロックデコーダ領域ＲＢＤと重なる位置に設けられることとなる。
そこで、本実施形態においては、配線層Ｍ１に、図１５に示す様なＸ方向に延伸する配線ｍ１ａを設け、この配線ｍ１ａを介して、ビット線ＢＬとカラム制御回路領域ＲＣＣ中の構成とを電気的に接続している。この様な構成によれば、ロウ制御回路領域ＲＲＣの面積の増大に伴うメモリダイＭＤの回路面積の増大を抑制して、高集積化が可能な半導体記憶装置を提供することが可能となる。
以下、配線層Ｍ１中の配線パターンについて説明する。
図１４は、配線層Ｍ１中の配線パターンについて説明するための模式的な平面図である。図１４には、配線層Ｍ１中の構成と、チップＣＰ中の構成と、を重ねて図示している。図１５は、配線層Ｍ１中の配線パターンについて説明するための模式的な底面図である。図１５には、配線層Ｍ１中の構成と、配線層Ｍ０中の構成とを、重ねて図示している。図１６及び図１７は、配線層Ｍ１中の配線パターンについて説明するための模式的な平面図である。図１６には、配線層Ｍ１中の構成と、チップＣＰ中の構成と、を重ねて図示している。図１７は、図１６に対応する領域の構成を図示している。ただし、図１７では、配線ｍ１ａを省略している。図１８は、配線ｍ１ａについて説明するための模式的な底面図である。図１９は、配線ｍ１ｂについて説明するための模式的な底面図である。図２０は、配線層Ｍ１中の配線パターンについて説明するための模式的な底面図である。
配線層Ｍ１のメモリホール領域ＲＭＨには、図１５に示す様に、複数の配線群Ｇｍ１が設けられている。配線群Ｇｍ１は、例えば図１４に示す様に、Ｙ方向に並ぶ複数の領域ＲＣＣ１１０に対応して設けられ、これら複数の領域ＲＣＣ１１０と同じピッチでＹ方向に並ぶ。また、配線群Ｇｍ１は、それぞれ、図１０を参照して説明した複数の領域ＲＭＨＵのうちの一つの範囲内に設けられている。
配線群Ｇｍ１は、例えば図１５に示す様に、それぞれ、複数の（図１５の例では８つの）配線ｍ１ａを備える。配線ｍ１ａは、図６、図７等を参照して説明した複数の配線ｍ１の一部である。
配線ｍ１ａは、図１８に示す様に、Ｚ方向から見てビット線ＢＬと重なる位置に設けられた部分１５１と、Ｚ方向から見て貼合電極ＰＩ１と重なる位置に設けられた部分１５２と、これらの部分１５１，１５２に接続された部分１５３と、を備える。
部分１５１は、Ｙ方向に延伸する。図６に示す様に、部分１５１の上面は、Ｙ方向に並ぶ２つのビアコンタクト電極Ｖ１に接続されている。これら２つのビアコンタクト電極Ｖ１は、ビット線ＢＬの下面に接続されている。また、図１８に示す様に、これら２つのビアコンタクト電極Ｖ１のＹ方向における長さは、これら２つのビアコンタクト電極Ｖ１のＸ方向における長さよりも大きい。また、部分１５１のＹ方向における長さは、これら２つのビアコンタクト電極Ｖ１の総Ｙ長よりも大きい。また、部分１５１のＸ方向における長さは、これら２つのビアコンタクト電極Ｖ１のＸ方向における長さよりも大きい。部分１５１は、これら２つのビアコンタクト電極Ｖ１の下面全体を覆っている。
尚、図示の例では、１つの部分１５１に対応して２つのビアコンタクト電極Ｖ１が設けられているが、この様な構成はあくまでも例示である。例えば、１つの部分１５１に対応して１つのビアコンタクト電極Ｖ１が設けられていても良いし、１つの部分１５１に対応して３つ以上のビアコンタクト電極Ｖ１が設けられていても良い。
ここで、ビット線ＢＬは、メモリホール領域ＲＭＨ全体にわたって、Ｘ方向に並ぶ。部分１５１も、これら複数のビット線ＢＬに対応して、メモリホール領域ＲＭＨ全体にわたって設けられる。
図１５に例示する配線群Ｇｍ１のうちの一つ（配線群Ｇｍ１ａ）に含まれる部分１５１は、Ｘ方向負側から数えて１６ｎ＋１２（ｎは０以上の整数）番目のビット線ＢＬと、Ｚ方向から見て重なる位置に設けられている。また、図１５に例示する配線群Ｇｍ１のうちの一つ（配線群Ｇｍ１ｂ）に含まれる部分１５１は、Ｘ方向負側から数えて１６ｎ＋１３番目のビット線ＢＬと、Ｚ方向から見て重なる位置に設けられている。以下同様に、Ｙ方向に並ぶ１６個の配線群Ｇｍ１のうちの一つに含まれる部分１５１は、Ｘ方向負側から数えて１６ｎ＋ｍ（ｍは１以上１６以下の整数）番目のビット線ＢＬと、Ｚ方向から見て重なる位置に設けられている。
部分１５２は、図１８に示す様に、略矩形状に形成されている。図６に示す様に、部分１５２の下面は、貼合電極ＰＩ１に接続されている。図１８に示す様に、部分１５２のＹ方向における長さは、貼合電極ＰＩ１のＹ方向における長さよりも大きい。また、部分１５２のＸ方向における長さは、貼合電極ＰＩ１のＸ方向における長さよりも大きい。部分１５２は、貼合電極ＰＩ１の上面全体を覆っている。
貼合電極ＰＩ１は、図１０を参照して説明したカラム制御回路領域ＲＣＣ全体にわたって、Ｘ方向及びＹ方向に並ぶ。部分１５２も、これら複数の貼合電極ＰＩ１に対応して、カラム制御回路領域ＲＣＣ全体にわたって設けられる。
図１６及び図１７には、複数の領域ＲＣＣ１１３を例示している。図１６及び図１７に示す様に、配線群Ｇｍ１ａに含まれる部分１５２は、Ｙ方向に並ぶ４つの領域ＲＣＣ１１３のうち、Ｙ方向正側から数えて１番目の領域ＲＣＣ１１３と、Ｚ方向から見て重なる位置に設けられている。また、配線群Ｇｍ１ｂに含まれる部分１５２は、Ｙ方向に並ぶ４つの領域ＲＣＣ１１３のうち、Ｙ方向正側から数えて２番目の領域ＲＣＣ１１３と、Ｚ方向から見て重なる位置に設けられている。以下同様に、Ｙ方向に並ぶ複数の配線群Ｇｍ１のうちの一つに含まれる部分１５２は、Ｙ方向に並ぶ複数の領域ＲＣＣ１１３のうちの一つと、Ｚ方向から見て重なる位置に設けられている。
また、図１６の例では、各配線群Ｇｍ１に含まれる複数の部分１５２のＸ方向における位置が全て異なっている。また、複数の領域ＲＣＣ１１３は、それぞれ、Ｚ方向から見て２つの部分１５２と重なる位置に設けられている。これら２つの部分１５２は、対応する領域ＲＣＣ１１３に含まれる２つのセンスアンプ回路ＳＡＤＬ（図１２参照）に、それぞれ電気的に接続されている。
部分１５３は、図１８に示す様に、Ｘ方向に延伸する。また、部分１５３のＸ方向における一端部は、部分１５１のＹ方向における一端部（図示の例では、Ｙ方向負側の端部）に接続されている。部分１５３のＸ方向における他端部は、部分１５２のＹ方向における一端部（図示の例では、Ｙ方向正側の端部）に接続されている。尚、部分１５３のＹ方向における中央位置は、部分１５１のＹ方向における中央位置と、部分１５２のＹ方向における中央位置と、の間である。
図２０に示す様に、１つの配線群Ｇｍ１に含まれる８つの配線ｍ１ａに着目した場合、部分１５３は、所定のピッチでＹ方向に並ぶ。また、部分１５１のＸ方向におけるピッチＰ１５１は、部分１５２のＸ方向におけるピッチＰ１５２よりも大きい。従って、１つの配線群Ｇｍ１に含まれる８つの配線ｍ１ａに着目した場合、これら８つの配線ｍ１ａの部分１５３のＸ方向における長さＸ１５３は、全て異なる。図１６の例では、これら８つの配線ｍ１ａのうち、Ｙ方向正側に設けられたものほど部分１５３のＸ方向における長さＸ１５３が小さく、Ｙ方向負側に設けられたものほど部分１５３のＸ方向における長さＸ１５３が大きい。
図１０を参照して説明した様に、複数の配線群Ｇｍ１は、Ｘ方向に並ぶ複数の領域ＲＭＨＵのうちの一つの範囲内に設けられている。例えば、Ｘ方向の長さが最大となる配線ｍ１ａは、領域ＲＭＨＵのＸ方向における端部近傍に設けられたビット線ＢＬと、カラム制御回路領域ＲＣＣのＸ方向における端部近傍に設けられた貼合電極ＰＩ１と、に接続される。従って、部分１５３のＸ方向における長さＸ１５３の最大値は、例えば、領域ＲＭＨＵのＸ方向における端部からカラム制御回路領域ＲＣＣのＸ方向における端部までのＸ方向における距離ＸＥＥ（図１０）と略一致しても良い。長さＸ１５３の最大値は、少なくとも、領域ＲＭＨＵのＸ方向における長さより小さい。
尚、一部の配線群Ｇｍ１に含まれる８つ配線のうちの一部は、配線ｍ１ａではなく、図１９に例示する様な配線ｍ１ｂでも良い。配線ｍ１ｂは、基本的には、配線ｍ１ａと同様に構成されている。ただし、配線ｍ１ｂは部分１５３を備えていない。配線ｍ１ｂにおいては、部分１５１のＹ方向における一端部が、部分１５２に接続されている。
例えば、カラム制御回路領域ＲＣＣのＸ方向における中央近傍の領域では、ビット線ＢＬと、このビット線ＢＬに電気的に接続される貼合電極ＰＩ１とが、Ｚ方向から見て重なる場合がある。この様なビット線ＢＬには、配線ｍ１ａではなく、配線ｍ１ｂが接続される。
次に、図２０を参照して、貼合電極ＰＩ１のＹ方向におけるピッチＰＰＩ１について説明する。
貼合電極ＰＩ１のＹ方向におけるピッチＰＰＩ１は、配線群Ｇｍ１のＹ方向における幅ＹＧｍ１と、Ｙ方向に並ぶ２つの配線群Ｇｍ１の間の距離として許容される最小距離ＹＳと、の合計値以上とすることが考えられる。
また、配線群Ｇｍ１のＹ方向における幅ＹＧｍ１は、次の様に示すことが可能である。図示の例において、配線群Ｇｍ１は、Ｙ方向に並ぶ８つの配線ｍ１ａを含む。幅ＹＧｍ１は、これら８つの配線ｍ１ａのうち、最もＹ方向正側に設けられたものの部分１５１のＹ方向における幅Ｙ１５１を含む。また、幅ＹＧｍ１は、これら８つの配線ｍ１ａのうち、最もＹ方向負側に設けられたものの部分１５２のＹ方向における幅Ｙ１５２を含む。また、幅ＹＧｍ１は、その他の６つの部分１５３のＹ方向における幅を含む。また、幅ＹＧｍ１は、これら８つの配線ｍ１ａの間の距離を含む。従って、例えば、６つの部分１５３のＹ方向における幅及び８つの配線ｍ１ａの間の距離の合計の幅をＹＬＳとすると、配線群Ｇｍ１のＹ方向における幅ＹＧｍ１は、幅Ｙ１５１と、幅Ｙ１５２と、幅ＹＬＳとの合計値として示すことが可能である。
以上より、貼合電極ＰＩ１のＹ方向におけるピッチＰＰＩ１は、幅Ｙ１５１と、幅Ｙ１５２と、幅ＹＬＳと、最小距離ＹＳと、の合計値以上とすることが可能である。
［第２実施形態］
図２１～図２５は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図１４を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、複数の配線群Ｇｍ１が、領域ＲＣＣ１１０と同じピッチでＹ方向に並んでおり、１つの領域ＲＣＣ１１０に対応して、１つの配線群Ｇｍ１が設けられている。
一方、図２１に示す様に、第２実施形態に係る半導体記憶装置においては、複数の配線群Ｇｍ２が、領域ＲＣＣ１１０よりも小さいピッチでＹ方向に並んでおり、１つの領域ＲＣＣ１１０に対応して、複数の（図示の例では４つの）配線群Ｇｍ２が設けられている。
配線群Ｇｍ２は、配線群Ｇｍ１と同様に、複数の配線ｍ１ａを備える。尚、一部の配線群Ｇｍ２に含まれる複数の配線のうちの一部は、配線ｍ１ａではなく、図１９に例示する様な配線ｍ１ｂでも良い。尚、図２１では、４つの配線群Ｇｍ２が設けられる領域を、領域ＲＧｍ２として示している。
また、図２２の例では、複数の（図示の例では４つの）配線群Ｇｍ２に含まれる複数の（図示の例では４つの）部分１５２が、それぞれ、Ｘ方向負側から数えて２ｎ＋１番目（ｎは０以上の整数）の領域ＲＣＣ１１３と、Ｚ方向から見て重なる位置に設けられている。また、Ｘ方向負側から数えて２ｎ＋２番目の領域ＲＣＣ１１３とＺ方向から見て重なる位置には、部分１５２が設けられていない。２ｎ＋１番目の領域ＲＣＣ１１３と重なる４つの部分１５２は、２ｎ＋１番目の領域ＲＣＣ１１３及び２ｎ＋２番目の領域ＲＣＣ１１３に含まれる４つのセンスアンプ回路ＳＡＤＬ（図１２参照）に、それぞれ電気的に接続されている。
図２２に例示する複数の配線ｍ１ａの部分１５２は、それぞれ、図６及び図７を参照して説明した配線ｄ０～ｄ３を介して、対応する領域ＲＣＣ１１３中のトランジスタＴｒ等に接続される。
図２３には、配線層Ｄ４中の構成を例示している。図２３に例示する配線層Ｄ４は、配線ｄ４ａ，ｄ４ｂを備える。配線ｄ４ａ，ｄ４ｂは、図６、図７等を参照して説明した複数の配線ｄ４の一部である。
配線ｄ４ａは、略矩形状に形成されている。配線ｄ４ａの上面は、貼合電極ＰＩ２に接続されている。配線ｄ４ａのＹ方向における長さは、貼合電極ＰＩ２のＹ方向における長さよりも大きい。また、配線ｄ４ａのＸ方向における長さは、貼合電極ＰＩ２のＸ方向における長さよりも大きい。配線ｄ４ａは、貼合電極ＰＩ２の下面全体を覆っている。
配線ｄ４ｂは、Ｘ方向の位置が異なる２つの配線ｄ４ａの間に設けられ、Ｙ方向に延伸する。図２３の例では、Ｘ方向に並ぶ２つの配線ｄ４ａの間に、３本の配線ｄ４ｂが設けられている。
この様な構成によれば、例えば図２４に示す様に、配線ｄ４によって、カラム制御回路領域ＲＣＣ中の構成と、その外側に配置された構成とを電気的に接続することが可能である。また、配線ｄ４によって、カラム制御回路領域ＲＣＣよりもＹ方向正側に設けられた構成と、カラム制御回路領域ＲＣＣよりもＹ方向負側に設けられた構成とを、カラム制御回路領域ＲＣＣを経由して電気的に接続することが可能である。
尚、図２２には、複数の配線群Ｇｍ２に含まれる複数の部分１５２が、それぞれ、Ｘ方向負側から数えて２ｎ＋１番目の領域ＲＣＣ１１３と、Ｚ方向から見て重なる位置に設けられる例を示した。しかしながら、この様な構成はあくまでも例示に過ぎない。例えば、複数の配線群Ｇｍ２に含まれる複数の部分１５２が、それぞれ、Ｘ方向負側から数えて４ｎ＋１番目の領域ＲＣＣ１１３と、Ｚ方向から見て重なる位置に設けられても良い。この様な場合、例えば図２５に示す様に、Ｘ方向に並ぶ２つの配線ｄ４ａの間に、更に多くの配線ｄ４ｂを設けることが可能である。
［第３実施形態］
図２６は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第３実施形態に係る半導体記憶装置は、カラム制御回路領域ＲＣＣのかわりに、カラム制御回路領域ＲＣＣ´を備える。カラム制御回路領域ＲＣＣ´は、図２６に示す様に、Ｙ方向に並ぶ２つの領域ＲＣＣ１´と、これらの間に設けられた領域ＲＣＣ３と、を備える。
領域ＲＣＣ１´は、Ｘ方向及Ｙ方向に並ぶ８つの領域ＲＣＣ１１´を備える。これら８つの領域ＲＣＣ１１´は、それぞれ、Ｙ方向に並ぶ２つの領域ＲＣＣ２１と、これらの間に設けられＹ方向に並ぶ２つの領域ＲＣＣ１１１と、これらの間に設けられＹ方向に並ぶ４つの領域ＲＣＣ１１２と、を備える。
ここで、領域ＲＣＣ１１´には、図１１を参照して説明した領域ＲＣＣ１１中の構成に加え、領域ＲＣＣ２１が含まれている。従って、領域ＲＣＣ１１´のＹ方向における幅は、領域ＲＣＣ１１のＹ方向における幅よりも大きい。この様な構成によれば、第１実施形態と比較して、配線群Ｇｍ１に含まれる配線ｍ１ａ，ｍ１ｂの数を多くすることが可能である。
［第４実施形態］
図２７は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図１０を参照して説明した様に、第１実施形態では、周辺回路領域ＲＰＣに、Ｘ方向及びＹ方向に並ぶ４つのカラム制御回路領域ＲＣＣが設けられている。また、周辺回路領域ＲＰＣに、メモリホール領域ＲＭＨをＸ方向に４分割した領域ＲＭＨＵが設けられており、カラム制御回路領域ＲＣＣのＸ方向における中央位置が、Ｘ方向負側から数えて１番目及び２番目の領域ＲＭＨＵの境界、又は、Ｘ方向負側から数えて３番目及び４番目の領域ＲＭＨＵの境界と一致する。
しかしながら、この様な構成はあくまでも例示に過ぎない。例えば、１つの周辺回路領域ＲＰＣにおいてＹ方向に並ぶカラム制御回路領域ＲＣＣの数をａ（ａは１以上の整数）とし、１つの周辺回路領域ＲＰＣにおいてＸ方向に並ぶカラム制御回路領域ＲＣＣの数をｂ（ｂは１以上の整数）とした場合、ａ，ｂは、適宜調整可能である。また、例えば、周辺回路領域ＲＰＣに、メモリホール領域ＲＭＨをＸ方向に２ｂ分割した領域ＲＭＨＵを設けることも可能である。これら２ｂ個の領域ＲＭＨＵのＸ方向における幅は、全て同じでも良いし、同じでなくても良い。また、カラム制御回路領域ＲＣＣのＸ方向における中央位置は、Ｘ方向負側から数えて、２ｎ＋１番目及び２ｎ＋２番目（ｎは、０以上ｂ－１以下の整数）の領域ＲＭＨＵの境界と一致しても良いし、一致しなくても良い。
例えば、図２７の例では、ａが２であり、ｂが３である。従って、周辺回路領域ＲＰＣには、Ｘ方向及びＹ方向に並ぶ６つのカラム制御回路領域ＲＣＣが設けられている。また、周辺回路領域ＲＰＣに、メモリホール領域ＲＭＨをＸ方向に６分割した領域ＲＭＨＵが設けられている。また、カラム制御回路領域ＲＣＣのＸ方向における中央位置が、Ｘ方向負側から数えて１番目及び２番目の領域ＲＭＨＵの境界、Ｘ方向負側から数えて３番目及び４番目の領域ＲＭＨＵの境界、又は、Ｘ方向負側から数えて５番目及び６番目の領域ＲＭＨＵの境界と一致する。尚、カラム制御回路領域ＲＣＣのＸ方向における中央位置は、Ｘ方向負側から数えて１番目及び２番目の領域ＲＭＨＵの境界、Ｘ方向負側から数えて３番目及び４番目の領域ＲＭＨＵの境界、又は、Ｘ方向負側から数えて５番目及び６番目の領域ＲＭＨＵの境界と一致しなくても良い。
［第５実施形態］
図２８は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
図２７を参照して説明した様に、１つの周辺回路領域ＲＰＣにおいて、Ｙ方向に並ぶカラム制御回路領域ＲＣＣの数ａと、Ｘ方向に並ぶカラム制御回路領域ＲＣＣの数ｂとは、適宜調整可能である。例えば、図２８の例では、ａが２であり、ｂが１である。尚、その他の点において、第５実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に構成されている。
［第６実施形態］
図２９は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
図２７及び図２８を参照して説明した様に、１つの周辺回路領域ＲＰＣにおいて、Ｙ方向に並ぶカラム制御回路領域ＲＣＣの数ａと、Ｘ方向に並ぶカラム制御回路領域ＲＣＣの数ｂとは、適宜調整可能である。例えば、図２９の例では、ａが１であり、ｂが１である。
尚、第１実施形態においては、図５を参照して説明した様に、チップＣＭに、Ｘ方向に並ぶ４つのメモリプレーンＭＰが設けられている。また、図１０を参照して説明した様に、チップＣＰに、これら４つのメモリプレーンＭＰに対応してＸ方向に並ぶ４つの周辺回路領域ＲＰＣが設けられている。
一方、第６実施形態においては、チップＣＭに、Ｘ方向に４つ並び、Ｙ方向に４つ並ぶ、計１６個のメモリプレーンＭＰが設けられる。また、図２９に示す様に、チップＣＰに、これら１６個のメモリプレーンＭＰに対応して、Ｙ方向に４つ並び、Ｙ方向に４つ並ぶ、計１６個の周辺回路領域ＲＰＣが設けられている。
その他の点において、第６実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に構成されている。
［第７実施形態］
図３０は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
第７実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図３０に示す様に、第７実施形態においては、Ｙ方向に並ぶ複数の配線群Ｇｍ１の間に、配線群Ｇｍ３が設けられている。配線群Ｇｍ３は、Ｙ方向に並ぶ複数の配線ｍ１ｃを備える。配線ｍ１ｃは、Ｘ方向に延伸する。配線ｍ１ｃは、図６、図７等を参照して説明した複数の配線ｍ１の一部である。配線ｍ１ｃは、例えば、図２を参照して説明した配線ＣＧであっても良いし、選択ゲート線（ＳＧＤ，ＳＧＳ）に電気的に接続される配線であっても良い。また、配線ｍ１ｃは、例えば、図２を参照して説明した信号供給線ＢＬＫＳＥＬであっても良いし、信号供給線ＢＬＫＳＥＬの反転信号を供給する信号供給線であっても良い。また、配線ｍ１ｃは、その他の配線であっても良い。
次に、貼合電極ＰＩ１のＹ方向におけるピッチＰＰＩ１について説明する。
図３０の例では、貼合電極ＰＩ１のＹ方向におけるピッチＰＰＩ１が、配線群Ｇｍ１のＹ方向における幅ＹＧｍ１と、配線群Ｇｍ３のＹ方向の幅ＹＧｍ３と、配線群Ｇｍ１と配線群Ｇｍ３との間の距離として許容される最小距離ＹＳ２の２倍の距離と、の合計値以上とすることが考えられる。
配線群Ｇｍ１のＹ方向における幅ＹＧｍ１は、上述の通り、幅Ｙ１５１と、幅Ｙ１５２と、幅ＹＬＳとの合計値として示すことが可能である。
従って、図３０の例では、貼合電極ＰＩ１のＹ方向におけるピッチＰＰＩ１を、幅Ｙ１５１と、幅Ｙ１５２と、幅ＹＬＳと、幅ＹＧｍ３と、最小距離ＹＳ２の２倍の距離と、の合計値以上とすることが可能である。
尚、配線群Ｇｍ３のＹ方向における幅ＹＧｍ３は、配線群Ｇｍ３に含まれる複数の配線ｍ１ｃのＹ方向における幅及びこれら複数の配線ｍ１ｃの間の距離の合計の幅として示すことが可能である。
［第８実施形態］
図３１は、第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
第８実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図３１に示す様に、第８実施形態においては、カラム制御回路領域ＲＣＣ（図１０）とロウ制御回路領域ＲＲＣ（図１０）との間の領域に、配線群Ｇｍ４が設けられている。配線群Ｇｍ４は、複数の配線ｍ１ｄを備える。配線ｍ１ｄは、図示の例では、Ｙ方向に並び、Ｘ方向に延伸する。配線ｍ１ｄは、図６、図７等を参照して説明した複数の配線ｍ１の一部である。配線ｍ１ｄは、例えば、図２を参照して説明した配線ＣＧであっても良いし、選択ゲート線（ＳＧＤ，ＳＧＳ）に電気的に接続される配線であっても良い。また、配線ｍ１ｄは、例えば、図２を参照して説明した信号供給線ＢＬＫＳＥＬであっても良いし、信号供給線ＢＬＫＳＥＬの反転信号を供給する信号供給線であっても良い。また、配線ｍ１ｄは、その他の配線であっても良い。
［第９実施形態］
図３２は、第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。尚、図１２では、領域ＲＣＣ１１３を、縦長（Ｙ方向の長さが、Ｘ方向の長さよりも長い形状）の領域として図示している。一方、図３２では、図示の都合上、領域ＲＣＣ１１３を、横長（Ｘ方向の長さが、Ｙ方向の長さよりも長い形状）の領域として図示している。しかしながら、図１２に示す領域ＲＣＣ１１３と、図３２に示す領域ＲＣＣ１１３とは、同様の構成を意味している。
図１１に例示するカラム制御回路領域ＲＣＣは、Ｙ方向に並ぶ２つの領域ＲＣＣ１と、これらの間に設けられＹ方向に並ぶ２つの領域ＲＣＣ２と、これらの間に設けられた領域ＲＣＣ３と、を備える。また、図２６に例示するカラム制御回路領域ＲＣＣ´は、Ｙ方向に並ぶ２つの領域ＲＣＣ１´と、これらの間に設けられた領域ＲＣＣ３と、を備える。
しかしながら、この様な構成はあくまでも例示に過ぎず、カラム制御回路領域ＲＣＣ，ＲＣＣ´における各領域の配置は、適宜調整可能である。
例えば、カラム制御回路領域ＲＣＣは、図３２に示す様に、Ｙ方向に並ぶ２つの領域ＲＣＣ１と、これよりもＹ方向負側に設けられ、Ｙ方向に並ぶ２つの領域ＲＣＣ２と、これよりもＹ方向負側に設けられた領域ＲＣＣ３と、を備えていても良い。また、図示は省略するものの、カラム制御回路領域ＲＣＣ´は、Ｙ方向に並ぶ２つの領域ＲＣＣ１´と、これよりもＹ方向負側に設けられた領域ＲＣＣ３と、を備えていても良い。
尚、図３２には、センスアンプ回路ＳＡＤＬとして、６４個のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜６３＞を例示している。図示の例では、１６個のセンスアンプ回路ＳＡＤＬ＜１６ｎ＞～ＳＡＤＬ＜１６ｎ＋１５＞（ｎは０以上の整数）が、Ｙ方向負側からＹ方向正側にかけて、４列にわたって並んでいる。センスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜６３＞は、それぞれ、Ｘ方向負側から数えて１番目～６４番目のビット線ＢＬに、電気的に接続される。
また、図３２には、ラッチ回路ＸＤＬとして、６４個のラッチ回路ＸＤＬ＜０＞～ＸＤＬ＜６３＞を例示している。図示の例では、１６個のラッチ回路ＸＤＬ＜１６ｎ＞～ＸＤＬ＜１６ｎ＋１５＞が、Ｙ方向負側からＹ方向正側にかけて、４列にわたって並んでいる。これら６４個のラッチ回路は、それぞれ、６４個のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜６３＞に対応して設けられている。
また、図３２には、Ｙ方向に延伸する８本の配線ＤＢＵＳを例示している。これら８本の配線ＤＢＵＳは、それぞれ、Ｙ方向に並ぶ８個のセンスアンプ回路ＳＡＤＬ＜８ｍ＞～ＳＡＤＬ＜８ｍ＋７＞（ｍは０以上の整数）と、Ｙ方向に並ぶ８個のラッチ回路ＸＤＬ＜８ｍ＞～ＸＤＬ＜８ｍ＋７＞と、に接続されている。
［第１０実施形態］
図３３は、第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３４は、第１０実施形態に係る半導体記憶装置の他の構成例の一部を示す模式的な平面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。尚、図３３及び図３４においても、領域ＲＣＣ１１３を、横長の領域として図示している。しかしながら、図１２に示す領域ＲＣＣ１１３と、図３３及び図３４に示す領域ＲＣＣ１１３とは、同様の構成を意味している。
図１１に例示するカラム制御回路領域ＲＣＣにおいては、センスアンプ回路ＳＡＤＬが、Ｙ方向に１６個並んでいる。また、図２６に例示するカラム制御回路領域ＲＣＣ´及び図３２に例示するカラム制御回路領域ＲＣＣにおいても同様に、センスアンプ回路ＳＡＤＬが、Ｙ方向に１６個並んでいる。
しかしながら、この様な構成はあくまでも例示に過ぎず、カラム制御回路領域ＲＣＣ，ＲＣＣ´においてＹ方向に並ぶセンスアンプ回路ＳＡＤＬの数は、適宜調整可能である。
例えば、図３３に例示する様に、カラム制御回路領域ＲＣＣにおいては、センスアンプ回路ＳＡＤＬが、Ｙ方向に１２個並んでいても良い。また、図３４に例示する様に、図１１に例示するカラム制御回路領域ＲＣＣにおいても同様に、センスアンプ回路ＳＡＤＬが、Ｙ方向に１２個並んでいても良い。また、図示は省略するものの、図２６に例示するカラム制御回路領域ＲＣＣ´においても同様に、センスアンプ回路ＳＡＤＬが、Ｙ方向に１２個並んでいても良い。
尚、図３３には、センスアンプ回路ＳＡＤＬとして、４８個のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜４７＞を例示している。図示の例では、１２個のセンスアンプ回路ＳＡＤＬが、４列にわたってＹ方向に並んでいる。Ｘ方向負側から数えて３番目の列以外の列では、センスアンプ回路ＳＡＤＬ＜１２ｎ１＞～ＳＡＤＬ＜１２ｎ１＋１１＞（ｎ１は、０、１又は３）が、Ｙ方向負側からＹ方向正側にかけて並んでいる。また、Ｘ方向負側から数えて３番目の列では、センスアンプ回路ＳＡＤＬ＜３２＞～ＳＡＤＬ＜３５＞，ＳＡＤＬ＜２４＞～ＳＡＤＬ＜３１＞が、Ｙ方向負側からＹ方向正側にかけて並んでいる。
また、図３３には、ラッチ回路ＸＤＬとして、４８個のラッチ回路ＸＤＬ＜０＞～ＸＤＬ＜４７＞を例示している。図示の例では、１２個のラッチ回路ＸＤＬが、４列にわたってＹ方向に並んでいる。Ｘ方向負側から数えて３番目の列以外の列では、ラッチ回路ＸＤＬ＜１２ｎ１＞～ＸＤＬ＜１２ｎ１＋１１＞が、Ｙ方向負側からＹ方向正側にかけて並んでいる。また、Ｘ方向負側から数えて３番目の列では、ラッチ回路ＸＤＬ＜３２＞～ＸＤＬ＜３５＞，ＸＤＬ＜２４＞～ＸＤＬ＜３１＞が、Ｙ方向負側からＹ方向正側にかけて並んでいる。
また、図３３には、６本の配線ＤＢＵＳを例示している。これら６本の配線ＤＢＵＳのうちの４本は、Ｙ方向に延伸し、それぞれ、Ｙ方向に並ぶ８個のセンスアンプ回路ＳＡＤＬ＜８ｍ１＞～ＳＡＤＬ＜８ｍ１＋７＞（ｍ１は、０、２、３又は５）と、Ｙ方向に並ぶ８個のラッチ回路ＸＤＬ＜８ｍ１＞～ＸＤＬ＜８ｍ１＋７＞と、に接続されている。また、これら６本の配線ＤＢＵＳのうちの、残りの２本は、それぞれ、Ｙ方向に延伸する２つの部分を備える。これら２つの部分の一方は、Ｙ方向に並ぶ４個のセンスアンプ回路ＳＡＤＬ＜８ｍ２＞～ＳＡＤＬ＜８ｍ２＋３＞（ｍ２は、１又は４）と、Ｙ方向に並ぶ４個のラッチ回路ＸＤＬ＜８ｍ２＞～ＸＤＬ＜８ｍ２＋３＞と、に接続されている。また、これら２つの部分の他方は、Ｙ方向に並ぶ４個のセンスアンプ回路ＳＡＤＬ＜１２＞～ＳＡＤＬ＜１５＞と、Ｙ方向に並ぶ４個のラッチ回路ＸＤＬ＜１２＞～ＸＤＬ＜１５＞と、に接続され、又は、Ｙ方向に並ぶ４個のセンスアンプ回路ＳＡＤＬ＜４４＞～ＳＡＤＬ＜４７＞と、Ｙ方向に並ぶ４個のラッチ回路ＸＤＬ＜４４＞～ＸＤＬ＜４７＞と、に接続されている。
［第１１実施形態］
図３５は、第１１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３６は、第１１実施形態に係る半導体記憶装置の他の構成例の一部を示す模式的な平面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。尚、図３５及び図３６においても、領域ＲＣＣ１１３を、横長の領域として図示している。しかしながら、図１２に示す領域ＲＣＣ１１３と、図３５及び図３６に示す領域ＲＣＣ１１３とは、同様の構成を意味している。
図３３及び図３４を参照して説明した様に、カラム制御回路領域ＲＣＣ，ＲＣＣ´においてＹ方向に並ぶセンスアンプ回路ＳＡＤＬの数は、適宜調整可能である。
例えば、図３５に例示する様に、カラム制御回路領域ＲＣＣにおいては、センスアンプ回路ＳＡＤＬが、Ｙ方向に８個並んでいても良い。また、図３６に例示する様に、図１１に例示するカラム制御回路領域ＲＣＣにおいても同様に、センスアンプ回路ＳＡＤＬが、Ｙ方向に８個並んでいても良い。また、図示は省略するものの、図２６に例示するカラム制御回路領域ＲＣＣ´においても同様に、センスアンプ回路ＳＡＤＬが、Ｙ方向に８個並んでいても良い。
尚、図３５には、センスアンプ回路ＳＡＤＬとして、３２個のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜３１＞を例示している。図示の例では、８個のセンスアンプ回路ＳＡＤＬ＜８ｎ＞～ＳＡＤＬ＜８ｎ＋７＞が、Ｙ方向負側からＹ方向正側にかけて、４列にわたって並んでいる。
また、図３５には、ラッチ回路ＸＤＬとして、３２個のラッチ回路ＸＤＬ＜０＞～ＸＤＬ＜３１＞を例示している。図示の例では、８個のラッチ回路ＸＤＬ＜８ｎ＞～ＸＤＬ＜８ｎ＋７＞が、Ｙ方向負側からＹ方向正側にかけて、４列にわたって並んでいる。
また、図３５には、４本の配線ＤＢＵＳを例示している。これら４本の配線ＤＢＵＳは、それぞれ、Ｙ方向に並ぶ８個のセンスアンプ回路ＳＡＤＬ＜８ｍ＞～ＳＡＤＬ＜８ｍ＋７＞と、Ｙ方向に並ぶ８個のラッチ回路ＸＤＬ＜８ｍ＞～ＸＤＬ＜８ｍ＋７＞と、に接続されている。
［第１２実施形態］
図３７は、第１２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３８は、第１２実施形態に係る半導体記憶装置の他の構成例の一部を示す模式的な平面図である。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。尚、図３７及び図３８においても、領域ＲＣＣ１１３を、横長の領域として図示している。しかしながら、図１２に示す領域ＲＣＣ１１３と、図３７及び図３８に示す領域ＲＣＣ１１３とは、同様の構成を意味している。
図１１及び図３２～図３６に例示するカラム制御回路領域ＲＣＣ、並びに、図２６に例示するカラム制御回路領域ＲＣＣ´では、Ｘ方向に並ぶセンスアンプ回路ＳＡＤＬの数と、Ｘ方向に並ぶラッチ回路ＸＤＬの数と、が等しい。
しかしながら、この様な構成はあくまでも例示に過ぎず、カラム制御回路領域ＲＣＣ，ＲＣＣ´においてＸ方向に並ぶセンスアンプ回路ＳＡＤＬの数と、Ｘ方向に並ぶラッチ回路ＸＤＬの数とは、異なっていても良い。
例えば、図３７及び図３８には、Ｙ方向に１２個並び、Ｘ方向に４個並ぶ、計４８個のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜４７＞を例示している。また、Ｙ方向に１６個並び、Ｘ方向に３個並ぶ、計４８個のラッチ回路ＸＤＬ＜０＞～ＸＤＬ＜４７＞を例示している。
尚、図３７には、６本の配線ＤＢＵＳを例示している。これら６本の配線ＤＢＵＳは、それぞれ、８個のセンスアンプ回路ＳＡＤＬ＜８ｍ＞～ＳＡＤＬ＜８ｍ＋７＞と、８個のラッチ回路ＸＤＬ＜８ｍ＞～ＸＤＬ＜８ｍ＋７＞と、に接続されている。
［第１３実施形態］
図３９及び図４０は、第１３実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。図４０は、図３９に対応する領域の構成を図示している。ただし、図４０では、ビット線ＢＬを省略している。以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
図１５の例では、各配線群Ｇｍ１に含まれる複数の配線ｍ１ａの部分１５１のＸ方向における位置が、Ｘ方向において等間隔である。しかしながら、この様な構成はあくまでも例示に過ぎず、各配線群Ｇｍ１に含まれる複数の配線ｍ１ａの部分１５１のＸ方向における位置は、等間隔でなくても良い。
例えば、図３３を参照して説明したカラム制御回路領域ＲＣＣを採用する場合、センスアンプ回路ＳＡＤＬ＜４＞は、Ｘ方向において、センスアンプ回路ＳＡＤＬ＜１６＞，ＳＡＤＬ＜２４＞，ＳＡＤＬ＜４０＞と並ぶ。更に、カラム制御回路領域ＲＣＣにおいてＸ方向に並ぶセンスアンプ回路ＳＡＤＬの数が４９個以上である場合、センスアンプ回路ＳＡＤＬ＜４＞は、Ｘ方向において、センスアンプ回路ＳＡＤＬ＜４８ｎ＋４＞，ＳＡＤＬ＜４８ｎ＋１６＞，ＳＡＤＬ＜４８ｎ＋２４ｎ＞，ＳＡＤＬ＜４８ｎ＋４０＞と並ぶ。
図３９には、センスアンプ回路ＳＡＤＬ＜４８ｎ＋４＞，ＳＡＤＬ＜４８ｎ＋１６＞，ＳＡＤＬ＜４８ｎ＋２４ｎ＞，ＳＡＤＬ＜４８ｎ＋４０＞に対応する配線群Ｇｍ１の一例を示している。図３９に例示する配線群Ｇｍ１は、１２個の配線ｍ１ａを備えている。
図３９においては、ビット線ＢＬが、Ｘ方向に等間隔に並んでいる。また、センスアンプ回路ＳＡＤＬ＜４８ｎ＋４＞，ＳＡＤＬ＜４８ｎ＋１６＞に対応する２本のビット線ＢＬ及びこれらに接続された２つの部分１５１は、ビット線ＢＬ間のピッチ１２個分離れている。また、センスアンプ回路ＳＡＤＬ＜４８ｎ＋１６＞，ＳＡＤＬ＜４８ｎ＋２４＞に対応する２本のビット線ＢＬ及びこれらに接続された２つの部分１５１は、ビット線ＢＬ間のピッチ８個分離れている。また、センスアンプ回路ＳＡＤＬ＜４８ｎ＋２４＞，ＳＡＤＬ＜４８ｎ＋４０＞に対応する２本のビット線ＢＬ及びこれらに接続された２つの部分１５１は、ビット線ＢＬ間のピッチ１６個分離れている。また、センスアンプ回路ＳＡＤＬ＜４８ｎ＋４０＞，ＳＡＤＬ＜４８ｎ＋５２＞に対応する２本のビット線ＢＬ及びこれらに接続された２つの部分１５１は、ビット線ＢＬ間のピッチ１２個分離れている。
図３９に例示する配線群Ｇｍ１に含まれる複数の配線ｍ１ａの部分１５１のＸ方向におけるピッチの平均値は、ビット線ＢＬ間のピッチ１２個分である。これは、図３９に例示する配線群Ｇｍ１に含まれる複数の配線ｍ１ａの部分１５２のＸ方向におけるピッチＰ１５２（図４０）よりも大きい。
［その他の実施形態］
以上、第１実施形態～第１３実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、図３２に例示するカラム制御回路領域ＲＣＣでは、Ｙ方向負側からＹ方向正側にかけて並ぶ１６個のセンスアンプ回路ＳＡＤＬ＜１６ｎ＞～ＳＡＤＬ＜１６ｎ＋１５＞が、それぞれ、Ｘ方向負側からＸ方向正側にかけて連続して並ぶ１６個のビット線ＢＬに接続される。しかしながら、この様な構成はあくまでも例示に過ぎず、ビット線ＢＬとセンスアンプ回路ＳＡＤＬとの対応関係は、適宜調整可能である。
例えば、図３２に例示するカラム制御回路領域ＲＣＣでは、８つのセンスアンプ回路ＳＡＤＬと、８つのラッチ回路ＸＤＬとが、共通する１本の配線ＤＢＵＳに接続されている。しかしながら、この様な構成はあくまでも例示に過ぎず、１本のＤＢＵＳに接続されるセンスアンプ回路ＳＡＤＬ及びラッチ回路ＸＤＬの数は、適宜調整可能である。
また、以上の実施形態では、ＮＡＮＤフラッシュメモリに適用する例について説明した。しかしながら、本明細書において説明した技術は、例えば三次元型のＮＯＲフラッシュメモリ等、ＮＡＮＤフラッシュメモリ以外の構成にも適用可能である。また、本明細書において説明した技術は、例えば三次元型のＤＲＡＭ等、フラッシュメモリ以外の構成にも適用可能である。
［ＤＲＡＭの例］
図４１は、ＤＲＡＭ１の構成例を示す模式的なブロック図である。図４２は、ＤＲＡＭ１のメモリセルアレイ１１の構成例を示す模式的な回路図である。
図４１に示す様に、ＤＲＡＭ１は、メモリセルアレイ１１、入出力回路２０、ワード線ドライバ３０（図４１中、ＷＬＤと表記する。）、ロウデコーダ３４、リードライトアンプ４３、コマンドデコーダ５１、センスユニット６０、カラムデコーダ６１、コマンドアドレス入力回路７０、クロック入力回路８１、内部クロック発生回路８２、及び電圧発生回路９０を備える。
また、ＤＲＡＭ１は、クロック端子ＣＫ，／ＣＫ、コマンド／アドレス端子ＣＡＴ、データ端子ＤＱＴ、データマスク端子ＤＭＴ、及び電源端子ＶＰＰ，ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱ等の複数の外部端子を備える。
メモリセルアレイ１１は、図４２に示す様に、複数のメモリ層ＭＬＤを備える。これら複数のメモリ層ＭＬＤは、基板と垂直な方向に並ぶ。また、これら複数のメモリ層ＭＬＤは、それぞれ、ビット線ＢＬＤと、ビット線ＢＬＤに接続された複数のトランジスタＴｒＤと、これら複数のトランジスタＴｒＤに接続された複数のキャパシタＣａｐと、これら複数のキャパシタＣａｐに共通に接続されたプレート線ＰＬと、を備える。トランジスタＴｒＤのソース電極は、ビット線ＢＬＤに接続されている。トランジスタＴｒＤのドレイン電極は、キャパシタＣａｐに接続されている。トランジスタＴｒＤのゲート電極は、ワード線ＷＬＤに接続されている。また、ワード線ＷＬＤ及びプレート線ＰＬは、それぞれ、複数のメモリ層ＭＬＤ中のトランジスタＴｒＤに接続されている。
ワード線ＷＬＤにローレベル又はハイレベルの電圧が印加され、ビット線ＢＬにローレベル又はハイレベルの電圧が印加されると、トランジスタＴｒＤはオン状態又はオフ状態となる。これにより、キャパシタＣａｐに電荷が蓄積され、又は蓄積された電荷が放電される。
ＤＲＡＭ１においては、キャパシタＣａｐに蓄積された電荷に対応付けて、データを保持する。また、ＤＲＡＭ１においては、キャパシタＣａｐに蓄積された電荷を維持するために、リフレッシュ回路によって定期的にキャパシタＣａｐの電荷をリフレッシュする処理を行う。図４１においては、説明の便宜上、リフレッシュ回路等は省略している。
メモリセルアレイ１１内の複数のメモリセル（ＤＲＡＭ１では、トランジスタＴｒＤ及びキャパシタＣａｐ）の組み合わせには、それぞれメモリアドレスが対応付けられている。複数の外部端子のうち、コマンド／アドレス端子ＣＡＴ（図４１）は、例えばメモリコントローラ等の外部装置からメモリアドレスを受信する。コマンド／アドレス端子ＣＡＴが受信したメモリアドレスは、コマンドアドレス入力回路７０に伝達される。コマンドアドレス入力回路７０は、メモリアドレスを受信すると、デコードされたロウアドレスＸＡＤＤをロウデコーダ３４に送信し、デコードされたカラムアドレスＹＡＤＤをカラムデコーダ６１に送信する。
また、コマンド／アドレス端子ＣＡＴは、例えばメモリコントローラ等の外部装置からコマンドを受信する。コマンド／アドレス端子ＣＡＴが受信したコマンドは、コマンドアドレス入力回路７０に伝達される。コマンドアドレス入力回路７０は、コマンドを受信すると、受信したコマンドを内部コマンド信号ＩＣＭＤとしてコマンドデコーダ５１に送信する。
コマンドデコーダ５１は、内部コマンドＩＣＭＤをデコードして、内部コマンドを実行するための信号を生成する回路を含む。コマンドデコーダ５１は、例えば活性化されたコマンドＡＣＴ及びリフレッシュコマンドＡＲＥＦをロウデコーダ３４に送信する。ロウデコーダ３４は、コマンドデコーダ５１から受信したコマンドＡＣＴ及びリフレッシュコマンドＡＲＥＦに従ってワード線ＷＬＤを選択する。ロウデコーダ３４は、選択したワード線ＷＬＤを示す信号をワード線ドライバ３０に送信する。
ワード線ドライバ３０は、ワード線ＷＬＤ（図４２）に接続されている。ワード線ドライバ３０は、ロウデコーダ３４からの信号を受信し、その信号で指示されたワード線ＷＬＤに対してローレベル又はハイレベルの電圧を印加する。
また、コマンドデコーダ５１は、例えばリード／ライトコマンドＲ／Ｗをカラムデコーダ６１に送信する。カラムデコーダ６１は、コマンドデコーダ５１から受信したリード／ライトコマンドＲ／Ｗに従ってビット線ＢＬ（図４２）を選択する。カラムデコーダ６１は、選択したビット線ＢＬを示す信号をセンスユニット６０に送信する。
センスユニット６０は、ビット線ＢＬに接続されている。センスユニット６０は、カラムデコーダ６１からの信号を受信し、その信号で指示されたビット線ＢＬに対してローレベル又はハイレベルの電圧を印加する。
データを読み出す際には、コマンド／アドレス端子ＣＡＴによってリードコマンドとともにメモリアドレスを受信する。これにより、メモリアドレスによって指定されたメモリセルアレイ１１内のメモリセルＭＣからデータが読み出される。読み出しデータは、センスユニット６０、リードライトアンプ４３、及び入出力回路２０を介してデータ端子ＤＱＴから外部に出力される。
データを書き込む際には、コマンド／アドレス端子ＣＡＴによって書き込みコマンドとともにメモリアドレスを受信し、データ端子ＤＱＴが書き込みデータを受信する。また必要に応じて、データマスク端子ＤＭＴがデータマスクを受信する。書き込みデータは、入出力回路２０、リードライトアンプ４３、及びセンスユニット６０を介してメモリセルアレイ１１に送信される。これにより、書き込みデータは、メモリアドレスによって指定されたメモリセルに書き込まれる。
リードライトアンプ４３は、読み出しデータ及び書き込みデータを一時的に保持する各種ラッチ回路を備える。
電圧発生回路９０は、電源端子ＶＰＰ，ＶＤＤ，ＶＳＳに接続されている。電圧発生回路９０は、電源端子ＶＰＰ，ＶＤＤ，ＶＳＳから電源電圧を供給され、これらの電源電圧に基づいて各種の内部電圧ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩを生成する。内部電圧ＶＯＤ，ＶＡＲＹは、主にセンスユニット６０で使用され、内部電圧ＶＰＥＲＩは、その他の周辺回路で使用される。
また、入出力回路２０は、電源端子ＶＤＤＱ，ＶＳＳＱに接続されている。電源端子ＶＤＤＱ，ＶＳＳＱには、入出力回路２０で発生する電源ノイズが他の回路ブロックに伝搬しないように、専用の電源電圧が供給される。尚、電源端子ＶＤＤＱ，ＶＳＳＱに供給される電源電圧は、電源端子ＶＤＤ，ＶＳＳに供給される電源電圧と同じ電圧であっても良い。
クロック端子ＣＫ，／ＣＫには相補的な外部クロック信号が入力される。外部クロック信号は内部クロック発生回路８２に供給される。内部クロック発生回路８２は、内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、内部クロック発生回路８２及びコマンドデコーダ５１に供給される。
内部クロック発生回路８２は、コマンドアドレス入力回路７０からのクロックイネーブルによってイネーブルされると、様々な内部クロック信号ＬＣＬＫを生成する。内部クロック信号ＬＣＬＫは、様々な内部動作のタイミングを計測するために使用される。例えば、内部クロック信号ＬＣＬＫは入出力回路２０に出力される。入出力回路２０は、入力された内部クロック信号ＬＣＬＫに基づいて、データ端子ＤＱＴからデータを送受信する。
図４３は、ＤＲＡＭ１の他の構成例に係るメモリセルアレイ１１´を示す模式的な回路図である。
メモリセルアレイ１１´は、図４３に示す様に、複数のメモリ層ＭＬＤ´を備える。これら複数のメモリ層ＭＬＤ´は、基板と垂直な方向に並ぶ。また、これら複数のメモリ層ＭＬＤ´は、それぞれ、ワード線ＷＬＤ´と、ワード線ＷＬＤ´に接続された複数のトランジスタＴｒＤ´と、これら複数のトランジスタＴｒＤ´に接続された複数のキャパシタＣａｐと、これら複数のキャパシタＣａｐに共通に接続されたプレート線ＰＬと、を備える。トランジスタＴｒＤ´のソース電極は、ビット線ＢＬＤ´に接続されている。トランジスタＴｒＤ´のドレイン電極は、キャパシタＣａｐに接続されている。トランジスタＴｒＤ´のゲート電極は、ワード線ＷＬＤに接続されている。また、ビット線ＢＬＤ´及びプレート線ＰＬは、それぞれ、複数のメモリ層ＭＬＤ´中のトランジスタＴｒＤ´に接続されている。
この様な構成においても、メモリ層ＭＬＤの数の増大に伴い、図示しない半導体基板上において、周辺回路の面積が増大してしまう恐れがある。また、この様な構成についても、本明細書において説明した技術を適用可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１５１，１５２，１５３…部分、２００…半導体基板、ＣＭ，ＣＰ…チップ、Ｔｒ…トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、Ｍ０，Ｍ１，Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４…配線層、ＭＢ，ＤＢ…チップ貼合電極層、Ｇｍ１…配線群、ｍ１，ｍ１ａ，ｍ１ｂ…配線、ＰＩ１，ＰＩ２…貼合電極。

Claims (20)

  1. 複数の貼合電極を介して貼合された第１チップ及び第２チップを備え、
    前記第１チップは、
    半導体基板と、
    前記半導体基板に設けられた複数のトランジスタと
    を備え、
    前記第２チップは、
    前記半導体基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する複数の半導体層と、
    前記複数の半導体層と前記第１チップとの間に設けられ、前記複数の半導体層に電気的に接続された複数のビット線を含む第１配線層と、
    前記第１配線層と前記第１チップとの間に設けられ、複数の配線を含む第２配線層と、
    前記第２配線層と前記第１チップとの間に設けられ、前記複数の貼合電極のうちの一部である複数の第１貼合電極を含む第２チップ貼合電極層と
    を備え、
    前記複数のビット線は、前記第１方向と交差する第２方向に延伸し、前記第１方向及び前記第２方向と交差する第３方向に並び、
    前記第２配線層中の複数の配線は、それぞれ、
    前記第１方向から見て前記複数のビット線のうちの一つと重なる領域に設けられ、前記第２方向に延伸し、前記複数のビット線のうちの前記一つに電気的に接続された第１部分と、
    前記第１方向から見て前記複数の第１貼合電極のうちの一つと重なる領域に設けられ、前記複数の第１貼合電極の前記一つに接続された第２部分と
    を備え、
    前記第２配線層中の複数の配線の少なくとも一部は、それぞれ、前記第３方向に延伸し、前記第１部分の前記第２方向の一端部、及び、前記第２部分の前記第２方向の一端部に接続された第３部分を備える
    半導体記憶装置。
  2. 前記第２配線層中の一部の配線において、前記第１部分の前記第２方向の一端部が、前記第２部分に接続されている
    請求項１記載の半導体記憶装置。
  3. 複数の貼合電極を介して貼合された第１チップ及び第２チップを備え、
    前記第１チップは、
    半導体基板と、
    前記半導体基板に設けられた複数のトランジスタと
    を備え、
    前記第２チップは、
    前記半導体基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する複数の半導体層と、
    前記複数の半導体層と前記第１チップとの間に設けられ、前記複数の半導体層に電気的に接続された複数のビット線を含む第１配線層と、
    前記第１配線層と前記第１チップとの間に設けられ、複数の配線群を含む第２配線層と、
    前記第２配線層と前記第１チップとの間に設けられ、前記複数の貼合電極のうちの一部である複数の第１貼合電極を含む第２チップ貼合電極層と
    を備え、
    前記複数のビット線は、前記第１方向と交差する第２方向に延伸し、前記第１方向及び前記第２方向と交差する第３方向に並び、
    前記第２配線層中の複数の配線群は、それぞれ、複数の配線を備え、
    前記複数の配線は、それぞれ、
    前記第１方向から見て前記複数のビット線のうちの一つと重なる領域に設けられ、前記第２方向に延伸し、前記複数のビット線のうちの前記一つに電気的に接続された第１部分と、
    前記第１方向から見て前記複数の第１貼合電極のうちの一つと重なる領域に設けられ、前記複数の第１貼合電極の前記一つに接続された第２部分と
    を備え、
    前記複数の配線の少なくとも一部は、それぞれ、前記第３方向に延伸し、前記第１部分の前記第２方向の一端部、及び、前記第２部分の前記第２方向の一端部に接続された第３部分と
    を備える半導体記憶装置。
  4. 前記第２配線層中の一部の配線において、前記第１部分の前記第２方向の一端部が、前記第２部分に接続されている
    請求項３記載の半導体記憶装置。
  5. 前記複数の配線群のうちの一つを第１配線群とし、
    前記第１配線群に含まれる複数の配線の前記第１部分の、前記第３方向におけるピッチを第１のピッチとし、
    前記第１配線群に含まれる前記複数の配線の前記第２部分の、前記第３方向におけるピッチを第２のピッチとすると、
    前記第１のピッチは、前記第２のピッチよりも大きい
    請求項３又は４記載の半導体記憶装置。
  6. 前記複数の配線群のうちの一つを第１配線群とし、
    前記複数の配線群のうちの他の一つであって、前記第２方向において前記第１配線群と隣り合うものを第２配線群とし、
    前記複数の第１貼合電極のうち、前記第２方向に並ぶ複数の配線群に対応して前記第２方向に並ぶ複数の第１貼合電極を複数の第２貼合電極とすると、
    前記複数の第２貼合電極の前記第２方向におけるピッチは、前記第１配線群の前記第２方向における幅と、前記第１配線群と前記第２配線群との間の前記第２方向における距離と、の合計値以上である
    請求項３～５のいずれか１項記載の半導体記憶装置。
  7. 前記第１配線群の前記第２方向における幅は、
    前記第１配線群に含まれる複数の配線のうちの一つである第１配線の、前記第１部分の前記第２方向における幅と、
    前記第１配線群に含まれる複数の配線のうちの他の一つである第２配線の、前記第２部分の前記第２方向における幅と、
    前記第１配線群に含まれる複数の配線のうちの、前記第１配線及び前記第２配線を除く複数の配線である複数の第３配線の、前記第３部分の前記第２方向における幅の合計値と、
    前記第１配線群に含まれる複数の配線の間の前記第２方向における距離の合計値と
    の合計値である
    請求項６記載の半導体記憶装置。
  8. 前記第２チップは、メモリプレーンを備え、
    前記第１チップは、前記第１方向から見て前記メモリプレーンと重なる領域に設けられた回路領域を備え、
    前記回路領域は、
    前記第３方向に並ぶ２つの第１回路領域と、
    前記２つの第１回路領域の間に設けられ、前記第２方向にａ個（ａは１以上の整数）、前記第３方向にｂ個（ｂは１以上の整数）並ぶ１又は複数の第２回路領域と
    を備え
    前記２つの第１回路領域は、それぞれ、前記複数の第１導電層の少なくとも一部に電気的に接続された複数の第１トランジスタを備え、
    前記１又は複数の第２回路領域は、それぞれ、前記複数のビット線の一部に電気的に接続された複数の第２トランジスタを備える
    請求項３～７のいずれか１項記載の半導体記憶装置。
  9. 前記メモリプレーンは、
    前記複数の半導体層が設けられた第１領域と、
    前記複数の第１導電層に接続された複数の第１ビアコンタクト電極を含む第２領域と
    を備え、
    前記第１回路領域の一部は、前記第１方向から見て前記第２領域と重なる領域に設けられ、
    前記第１回路領域の他の一部は、前記第１方向から見て前記第１領域と重なる領域に設けられる
    請求項８記載の半導体記憶装置。
  10. 前記第１領域を、前記第３方向に２ｂ個の領域に分割した場合に、この２ｂ個の領域を第３領域とすると、
    前記複数の配線群は、それぞれ、これら２ｂ個の第３領域のいずれかの範囲内に設けられている
    請求項９記載の半導体記憶装置。
  11. 前記第１領域を、前記第３方向に２ｂ個の領域に分割した場合に、この２ｂ個の領域を第３領域とすると、
    前記複数の配線群に含まれる複数の配線の前記第３方向における最大の長さは、これら２ｂ個の第３領域の前記第３方向における幅よりも小さい
    請求項９又は１０記載の半導体記憶装置。
  12. 前記ｂは３以上の整数である
    請求項８～１１のいずれか１項記載の半導体記憶装置。
  13. 前記第２回路領域は、前記第２方向に並ぶｎ個のセンスアンプ回路を備え、
    前記第２回路領域を、前記第２方向にｎ個の領域に分割した場合に、このｎ個の領域を第４領域とすると、
    前記複数の配線群は、それぞれ、これらｎ個の第４領域のいずれかの範囲内に設けられている
    請求項８～１２のいずれか１項記載の半導体記憶装置。
  14. 前記第２方向に並ぶ前記複数の配線群の数は、ｎである
    請求項１３記載の半導体記憶装置。
  15. 前記第２方向に並ぶ前記複数の配線群の数は、ｎの整数倍である
    請求項１３記載の半導体記憶装置。
  16. 前記回路領域は、前記第１回路領域と、前記第２回路領域と、の間に設けられた第３回路領域を備え、
    前記第３回路領域は、前記複数の第１トランジスタのゲート電極に接続された複数の信号線に、信号を出力する
    請求項８～１５のいずれか１項記載の半導体記憶装置。
  17. 前記第１配線層と前記第２配線層との間に設けられた第２ビアコンタクト電極を備え、
    前記第２ビアコンタクト電極の、前記第１方向における一端部は、前記複数のビット線のうちの一つに接続され、
    前記第２ビアコンタクト電極の、前記第１方向における他端部は、前記複数の配線のうちの一つの前記第１部分に接続されている
    請求項１～１６のいずれか１項記載の半導体記憶装置。
  18. 前記第２ビアコンタクト電極の前記第２方向における長さは、前記第２ビアコンタクト電極の前記第３方向における長さよりも大きい
    請求項１７記載の半導体記憶装置。
  19. 前記複数の第１貼合電極のうちの一つの、前記第１方向における一端部は、前記複数の配線のうちの一つの前記第２部分に接続されている
    請求項１～１８のいずれか１項記載の半導体記憶装置。
  20. 前記第１チップは、
    前記半導体基板と前記第２チップとの間に設けられた第３配線層と、
    前記第３配線層と前記第２チップとの間に設けられ、前記複数の貼合電極のうちの一部である複数の第３貼合電極を含む第１チップ貼合電極層と
    を備え、
    前記第３配線層は、
    前記複数の第３貼合電極のうちの一つの前記第１方向における一端部に接続され、前記複数の第３貼合電極のうちの前記一つを介して前記複数のビット線のうちの一つに接続された第４配線と、
    前記複数の第３貼合電極のうちの他の一つの前記第１方向における一端部に接続され、前記複数の第３貼合電極のうちの前記他の一つを介して前記複数のビット線のうちの他の一つに接続され、前記第３方向における位置が前記第４配線と異なる第５配線と、
    前記第４配線と前記第５配線との間に設けられ、前記第２方向に延伸する第６配線と
    を備える請求項１～１９のいずれか１項記載の半導体記憶装置。
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