JP2021048303A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2021048303A
JP2021048303A JP2019170519A JP2019170519A JP2021048303A JP 2021048303 A JP2021048303 A JP 2021048303A JP 2019170519 A JP2019170519 A JP 2019170519A JP 2019170519 A JP2019170519 A JP 2019170519A JP 2021048303 A JP2021048303 A JP 2021048303A
Authority
JP
Japan
Prior art keywords
insulating film
metal pad
substrate
semiconductor device
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019170519A
Other languages
English (en)
Inventor
宜弘 魚住
Nobuhiro Uozumi
宜弘 魚住
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019170519A priority Critical patent/JP2021048303A/ja
Priority to TW109129741A priority patent/TWI760831B/zh
Priority to CN202010939779.9A priority patent/CN112530881B/zh
Priority to US17/020,438 priority patent/US11621239B2/en
Publication of JP2021048303A publication Critical patent/JP2021048303A/ja
Priority to US18/146,222 priority patent/US20230130044A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/54—Providing fillings in containers, e.g. gas fillings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/822—Applying energy for connecting
    • H01L2224/82201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】貼合プロセスに起因する特性、品質、製造歩留り等の低下を抑制することを可能にした半導体装置を提供する。【解決手段】実施形態の半導体装置１は、半導体基板に設けられた第１の金属パッド５と、第１の金属パッド５に接続された第１の回路１２とを有する第１のチップ構成部２と、第１の金属パッド５と接合された第２の金属パッド８と、第２の金属パッド８に接続された第２の回路１４とを有し、第１のチップ構成部２に貼合された第２のチップ構成部３とを備える貼合基板４と、貼合基板４の外周部における第１のチップ構成部２と第２のチップ構成部３との未貼合領域１５に充填され、少なくとも一部分に窒化珪素及び窒素含有炭化珪素からなる群より選ばれる少なくとも１つを含む絶縁膜１７とを具備する【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
半導体装置の高密度化や装置面積の有効活用等を図るために、例えばメモリセルを有する半導体基板と、ＣＭＯＳ等の周辺回路を有する半導体基板とを、各半導体基板にそれぞれ設けられた金属パッド同士を接合しつつ貼り合せる貼合プロセスが適用されている。貼合プロセスを適用した半導体装置及びその製造方法においては、少なくとも一方の半導体基板を薄膜化する際のチッピングや剥がれ等を抑制し、半導体装置の品質や製造歩留りを高めることが求められている。
特開平５−０４７６１７号公報
本発明の解決しようとする課題は、貼合プロセスに起因する特性、品質、製造歩留り等の低下を抑制することを可能にした半導体装置を提供することにある。
実施形態の半導体装置は、半導体基板に設けられた第１の金属パッドと、前記第１の金属パッドに接続された第１の回路とを有する第１のチップ構成部と、前記第１の金属パッドと接合された第２の金属パッドと、前記第２の金属パッドに接続された第２の回路とを有し、前記第１のチップ構成部に貼合された第２のチップ構成部とを備える貼合基板と、前記貼合基板の外周部における前記第１のチップ構成部と前記第２のチップ構成部との未貼合領域に充填され、少なくとも一部分に窒化珪素及び窒素含有炭化珪素からなる群より選ばれる少なくとも１つを含む絶縁膜とを具備する。
第１の実施形態の半導体装置を示す断面図である。 第１の実施形態の半導体装置の最終構造を示す断面図である。 第１の実施形態の半導体装置における金属パッド間の接合状態の一例を示す断面図である。 第１の実施形態の半導体装置の製造工程を示す断面図である。 第２の実施形態の半導体装置を示す断面図である。 第２の実施形態の半導体装置の製造工程を示す断面図である。 第３の実施形態の半導体装置を示す断面図である。 第４の実施形態の半導体装置を示す断面図である。 第４の実施形態の半導体装置の変形例を示す断面図である。 実施形態の半導体装置を用いた半導体チップの構成例を示す断面図である。
以下、実施形態の半導体装置及びその製造方法について、図面を参照して説明する。なお、各実施形態において、実質的に同一の構成部位には同一の符号を付し、その説明を一部省略する場合がある。図面は模式的なものであり、厚さと平面寸法との関係、各部の厚さの比率等は現実のものとは異なる場合がある。説明中の上下等の方向を示す用語は、特に明記が無い場合には後述する第１の半導体基板の金属パッドの形成面を上とした場合の相対的な方向を示し、重力加速度方向を基準とした現実の方向とは異なる場合がある。
（第１の実施形態）
図１及び図２は第１の実施形態による半導体装置１（１Ａ）の一部を示す断面図である。図１は貼合基板を構成する２つの半導体基板のうちの一方をバックグラインドや薬液処理により薄厚化する前段階の半導体装置１Ａを示し、図２は一方の半導体基板をバックグラインドや薬液処理により薄厚化した後段階の半導体装置１Ａを示している。
図１に示す半導体装置１Ａは、第１の半導体基板２と第２の半導体基板３とを備えている。第１の半導体基板２と第２の半導体基板３とは貼合されており、貼合基板４を形成している。すなわち、半導体装置１Ａは、貼合基板４を備えている。符号Ｓは第１の半導体基板２と第２の半導体基板３との貼合面を示している。貼合面Ｓは便宜的に示したものであり、第１の半導体基板２と第２の半導体基板３とは一体化されているため、視認可能な接合界面は存在していない場合がある。ただし、貼合基板４の断面を解析することにより第１の半導体基板２と第２の半導体基板３とが貼合されていることは判別できる。
第１の半導体基板２は、複数の第１の金属パッド５を有している。第１の金属パッド５には、第１の配線層６が接続されている。第１の金属パッド５及び第１の配線層６は、層間絶縁膜としての第１の絶縁層７内に埋め込まれている。第２の半導体基板３は、複数の第２の金属パッド８を有している。第２の金属パッド８には、第２の配線層９が接続されている。第２の金属パッド８及び第２の配線層９は、層間絶縁膜としての第２の絶縁層１０内に埋め込まれている。ここでは、第１及び第２の金属パッド５、８に第１及び第２の配線層６、９が接続された状態を示しているが、第１及び第２の金属パッド５、８の一部は配線層に接続されていないダミーパッドであってもよい。
第１の半導体基板２は、例えばＣＭＯＳ等のトランジスタや受動素子等の周辺回路（図示せず）と、それら周辺回路と第１の金属パッド５の少なくとも一部とを接続する配線層とを含む第１の回路（図示せず）が基板部分１１上に設けられた第１の回路領域１２を有している。第２の半導体基板３は、例えば複数のイメーセンサの画素を含む画素アレイや複数のメモリセルを含むメモリセルアレイ、ソース線、複数のワード線、複数のビット線、第２の金属パッド８の少なくとも一部に接続された配線層等を含む第２の回路（図示せず）が基板部分１３下に設けられた第２の回路領域１４を有している。第１及び第２の回路領域１２、１４については後に詳述する。第１の半導体基板２は例えば制御回路チップを構成し、第２の半導体基板３は例えばアレイチップを構成する。
第２の半導体基板３は、図２に示すように、少なくとも第２の回路領域１４が残存するように貼合基板４にバックグラインドや薬液処理を施して薄厚化される。その際、第２の半導体基板３の基板部分１３は残存していなくてもよいし、残存していてもよい。図２に示す半導体装置１Ａにおいて、第１の金属パッド５や第１の回路領域１２を有する第１の半導体基板２は、第１のチップ構成部となる。また、第２の金属パッド８や第２の回路領域１４を有し、基板部分１３が削除された第２の半導体基板３、言い換えると基板部分１３が削除された第２の半導体基板３の残存部分は、第２のチップ構成部となる。
第１の金属パッド５と第２の金属パッド８は、第１の半導体基板２と第２の半導体基板３との貼合に寄与するものである。また、第１の絶縁層７と第２の絶縁層１０も、第１の半導体基板２と第２の半導体基板３との貼合に寄与するものである。第１及び第２の金属パッド５、８には、銅や銅合金等が用いられるが、それら以外の金属等の導電性材料からなるものであってもよい。第１及び第２の絶縁層７、１０には、酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、炭化珪素（ＳｉＣ）、酸窒化珪素（ＳｉＯＮ）、窒素含有炭化珪素（ＳｉＣＮ）等の無機絶縁材料が用いられるが、それら以外の絶縁材料からなるものであってもよい。また、第１及び第２の絶縁層７、１０は、一種類もしくは複数の材料を積層した構造であってもよい。
第１の半導体基板２に露出させた第１の金属パッド５の表面と第２の半導体基板３に露出させた第２の金属パッド８の表面とを、金属間の元素拡散、ファンデルワールス力、体積膨張や溶融による再結晶化等により直接接合すると共に、第１の半導体基板２に露出させた第１の絶縁層７の表面と第２の半導体基板３に露出させた第２の絶縁層１０の表面とを、絶縁物間の元素拡散、ファンデルワールス力、脱水縮合やポリマー化等の化学反応等により直接接合することによって、第１の半導体基板２と第２の半導体基板３とは貼合されている。
第１の半導体基板２と第２の半導体基板３とを貼合するにあたって、第１及び第２の半導体基板２、３は、第１及び第２の金属パッド５、８が露出する表面を平坦化するために、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により加工される。第１及び第２の半導体基板２、３の表面をＣＭＰにより加工した場合、外周の角部が丸まってしまう場合がある。このような第１の半導体基板２と第２の半導体基板３とを貼合すると、角部の丸みに基づいて表面が後退していることにより貼合基板４の外周部に未貼合領域１５が生じてしまう場合がある。
貼合基板４の外周部に未貼合領域１５が存在する場合、第１及び第２の金属パッド５、８を形成する銅等の金属材料が拡散して半導体装置１Ａを汚染する場合がある。図３は、半導体装置１Ａにおける第１及び第２の金属パッド５、８間の接合状態の一例を示す断面図である。図３において、符号１６はバリアメタル層である。図３に示すように、第１の金属パッド５と第２の金属パッド８との間に位置ずれが生じていると、金属パッド５、８の表面が貼合面Ｓに露出することになる。このような金属パッド５、８の露出表面から銅等の金属材料が拡散することにより汚染が生じるおそれがある。また、未貼合領域が金属パッド部まで到達している場合は、金属表面が露出した状態となり、そこから基板自体や製造装置への金属材料の汚染が拡がるおそれがある。これらは半導体装置１Ａの電気特性の低下要因となる。
第１の実施形態の半導体装置１Ａにおいては、貼合基板４の外周部に生じた未貼合領域１５に絶縁膜１７が充填されている。絶縁膜１７は、第１及び第２の回路領域１２、１４の電気特性への影響を抑制する上で、低温（例えば４５０℃以下）での成膜が可能な、窒化珪素（ＳｉＮ）及び窒素含有炭化珪素（ＳｉＣＮ）から選ばれる少なくとも１つを含んでいる。ＳｉＮやＳｉＣＮは、銅（Ｃｕ）等の金属材料の拡散バリアとして機能するため、第１及び第２の金属パッド５、８の露出表面からの銅等の金属材料の拡散及び汚染に起因する電気特性の低下等を抑制することが可能になる。絶縁膜１７は一種類の材料で形成することに限らず、複数の材料の混合膜又は積層膜であってもよい。なお、ＳｉＮやＳｉＣＮは、特に低温で製膜される場合に、未貼合領域１５への充填性に劣るおそれがある。このような点に対して、例えば未貼合領域１５や絶縁膜１７の一部をトリミングしたり（第２及び第３の実施形態）、あるいはＳｉＮやＳｉＣＮを含む絶縁膜１７と充填性に優れる絶縁材料とを併用する（第４の実施形態）ことが有効である。
外周部に未貼合領域１５が存在する貼合基板４について、例えば第２の半導体基板３の裏面を研削する、いわゆるバックグラインドを行うと、チッピングや剥がれが生じて半導体装置１Ａの品質や製造歩留りを低下させる要因となる。そのような点に対し、未貼合領域１５に絶縁膜１７を充填することによって、バックグラインド時におけるチッピングや剥がれを抑制することができる。また、未貼合領域が金属パッド部まで到達している場合は、金属表面が露出した状態となり、そこから基板自体や製造装置への金属材料の汚染が拡がるおそれがある。これに対し、未貼合領域１５に絶縁膜１７を充填することによって、バックグラインドや薬液処理時、及びそれ以降の製造プロセス装置における金属材料の基板や製造装置への汚染を抑制することができる。従って、半導体装置１Ａの品質や製造歩留りを高めることが可能になる。また、未貼合領域１５全体を除去するように貼合基板４の外周部をトリミングすることで、バックグラインド時等の不良を抑制することが考えられる。ただし、トリミング領域は完全に未貼合領域を除去するため、素子形成領域が小さくなってしまう問題がある。これに対し、未貼合領域１５に絶縁膜１７を充填することによって、トリミングが不要になったり、またトリミングする場合であってもトリミング領域を縮小することができるため、素子形成領域を拡大することが可能になる。
第１の実施形態の半導体装置１Ａは、例えば以下のようにして製造される。半導体装置１Ａの製造工程について、図４を参照して説明する。まず、図４（Ａ）に示すように、第１の金属パッド５及び第１の絶縁層７の表面が露出された第１の半導体基板２と、第２の金属パッド８及び第２の絶縁層１０の表面が露出された第２の半導体基板３とを用意する。第１及び第２の半導体基板２、３の表面は、それぞれＣＭＰにより平坦化されている。この際、第１及び第２の半導体基板２、３の第１及び第２の絶縁層７、１０の角部がＣＭＰにより丸まってしまい、第１及び第２の半導体基板２、３の外周部の表面が後退してしまう場合がある。
次に、図４（Ｂ）に示すように、第１の金属パッド５及び第１の絶縁層７の表面が露出された第１の半導体基板２と、第２の金属パッド８及び第２の絶縁層１０の表面が露出された第２の半導体基板３とを貼合する。貼合プロセスは従来から公知の条件より実施される。例えば、第１の半導体基板２と第２の半導体基板３とを機械的圧力により貼り合わせる。これによって、第１の絶縁層７と第２の絶縁層１０とが接合されて一体化する。次いで、第１の半導体基板２及び第２の半導体基板３を、例えば４００℃の温度でアニールする。これによって、第１の金属パッド５と第２の金属パッド８とが接合され、これら第１及び第２の金属パッド５、８間が電気的に接続されると共に一体化される。
このようにして、第１の半導体基板２と第２の半導体基板３とを貼合した貼合基板４を作製する。この際、上述した第１及び第２の半導体基板２、３の外周部に生じた丸みに基づく表面の後退によって、貼合基板４の外周部には第１の半導体基板２と第２の半導体基板３とが貼合していない未貼合領域１５が形成される。未貼合領域１５は、上記したように第１及び第２の金属パッド５、８の露出表面からの銅等の金属材料の拡散及び汚染の発生要因となったり、またバックグラインド時のチッピングや剥がれの発生要因となる。そこで、図４（Ｃ）に示すように、未貼合領域１５に絶縁膜１７を充填する。
未貼合領域１５への絶縁膜１７の充填工程は、例えば前述したような絶縁材料を外周ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ／化学蒸着）にて成膜することにより実施される。絶縁材料を含む塗布液を塗布法により成膜することによって、絶縁膜１７を充填してもよい。また、外周ＣＶＤや外周塗布等で絶縁材料を未貼合領域１５に充填した後、リフローしてもよい。絶縁材料を充填した後にリフローすることによって、未貼合領域１５への絶縁膜１７の充填性を高めることができる場合がある。
上述したように、貼合基板４の外周部に生じる未貼合領域１５にＳｉＮやＳｉＣＮを含む絶縁膜１７を充填することによって、第１及び第２の金属パッド５、８の露出表面からの銅等の金属材料の拡散及び汚染に起因する電気特性の低下等を抑制することが可能になる。また、貼合基板４の外周部に生じる未貼合領域１５に絶縁膜１７を充填することによって、未貼合領域１５に起因するバックグラインド時のチッピングや剥がれを抑制することができる。従って、図４（Ｄ）に示すように、貼合基板４の外周部をトリミングすることなく、例えば第２の半導体基板３の裏面（第２の金属パッド８が形成された面とは反対側の面）をバックグラインドや薬液処理し、第２の半導体基板３の厚さを所望の厚さまで薄膜化することができる。このような半導体装置１Ａ及びその製造方法によれば、半導体装置１Ａの製造歩留りを高めることができるだけでなく、半導体装置１Ａの特性、品質、信頼性等を向上させることが可能になる。さらに、貼合基板４の面積を有効に利用することができるため、半導体装置１Ａから作製される半導体チップの製造コストを低減することが可能になる。
（第２の実施形態）
次に、第２の実施形態の半導体装置１Ｂについて、図５を参照して説明する。図５に示す半導体装置１Ｂは、第１の実施形態と同様に、第１の半導体基板２と第２の半導体基板３とを貼合して作製した貼合基板４を備えている。また、第１の半導体基板２及び第２の半導体基板３の具体的な構成も第１の実施形態と同様である。貼合基板４は、第１の実施形態と同様に、外周部に存在する未貼合領域１５を有している。
第２の実施形態の半導体装置１Ｂの第１の実施形態の半導体装置１Ａとの違いは、貼合基板４の外周部を第２の半導体基板３側から第１の半導体基板２の少なくとも一部が残存するようにトリミングした後に、未貼合領域１５に絶縁膜１７が充填されている。絶縁膜１７は、第１の実施形態と同様な絶縁材料により形成される。絶縁膜１７は一種類の材料で形成することに限らず、複数の材料の混合膜又は積層膜であってもよい。ＳｉＮやＳｉＣＮを含む絶縁膜１７は、低温で成膜できる反面、未貼合領域１５への充填性に劣るおそれがある。このような点に対し、貼合基板４の外周部をトリミングし、絶縁膜１７を充填する未貼合領域１５の容積を低減することが有効である。なお、トリミングは、第１の半導体基板２側から第２の半導体基板の少なくとも一部を残存させるようにしてもよい。
すなわち、貼合基板４の外周部には、第２の半導体基板３の外周部分及び未貼合領域１５の一部を切り欠くように切り欠き部１８が設けられている。切り欠き部１８は、絶縁膜１７を充填する前に形成される。切り欠き部１８は、第１の半導体基板２の一部に達するように、未貼合領域１５の一部を切り欠きつつ、第２の半導体基板３の外周部分を切り欠くものである。従って、貼合基板４の外周部には、第２の半導体基板３の側面及び第１の半導体基板２の側面の一部を平坦化した段差面と、第１の半導体基板２の一部を平坦に切り欠くことにより形成された水平断面とを有する段差形状の切り欠き部１８が設けられている。未貼合領域１５の一部は、切り欠き部１８により削除されている。このような切り欠き部１８及び未貼合領域１５の残存部分に絶縁膜１７が形成及び充填されている。
貼合基板４の外周部をトリミングして切り欠き部１８を形成することで、未貼合領域１５の内部への絶縁膜１７の充填性を高めることができる。第２の実施形態においては、貼合基板４の外周部をトリミングしているものの、未貼合領域１５を全て除去するようにトリミングする必要はない。貼合基板４の外周部のトリミングは、絶縁膜１７の充填性を高め得る程度に実施すればよい。従って、未貼合領域１５を全て除去することに比べて、貼合基板４における素子形成面積を極端に低減することはなく、貼合基板４における素子形成領域を有効に利用することが可能となる。なお、第２の実施形態の半導体装置１Ｂは、第１の実施形態の図２に示した半導体装置１Ａと同様に、少なくとも第２の回路領域１４が残存するように貼合基板４にバックグラインドや薬液処理を施して薄厚化される。
貼合基板４の外周部のトリミングによる絶縁膜１７の充填性の向上効果は、ＳｉＮｘやＳｉＣＮを含む絶縁膜１７に限らず、他の絶縁材料を使用したときにおいても有効である。すなわち、バックグラインド時のチッピングや剥がれを抑制するためには、各種の絶縁材料を適用することができる。そのような場合においても、未貼合領域１５の一部を除去するための貼合基板４の外周部のトリミングは有効である。後述する第３の実施形態も同様である。そのような場合の絶縁膜としては、酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、酸窒化珪素（ＳｉＯＮ）、窒素含有炭化珪素（ＳｉＣＮ）、酸化アルミニウム（ＡｌＯ）等の無機絶縁材料を用いることができる。ホウ素（Ｂ）、リン（Ｐ）、フッ素（Ｆ）、炭素（Ｃ）等の不純物を含む酸化珪素、いわゆるドープドガラスを絶縁膜に適用してもよい。ドープドガラスを用いた場合、成膜後に低温（例えば４５０℃以下）リフローを行うことも、充填性を高める上で有効である。
第２の実施形態の半導体装置１Ｂは、例えば以下のようにして製造される。半導体装置１Ｂの製造工程について、図６を参照して説明する。図６（Ａ）に示すように、第１の金属パッド５及び第１の絶縁層７の表面が露出された第１の半導体基板２と、第２の金属パッド８及び第１の絶縁層１０の表面が露出された第２の半導体基板３とを貼合する。貼合までの工程は第１の実施形態と同様に行われる。このため、貼合基板４の外周部には第１の半導体基板２と第２の半導体基板３とが貼合していない未貼合領域１５が形成される。
次に、図６（Ｂ）に示すように、貼合基板４の外周部を第２の半導体基板３側から第１の半導体基板２の少なくとも一部が残存するようにトリミングして切り欠き部１８を形成する。トリミング工程は、例えば回転ブレード等で機械的に研削することにより実施される。切り欠き部１８は、未貼合領域１５の一部のみを削除するように形成される。従って、貼合基板４における素子形成面積を極端に低減することはない。次いで、図６（Ｃ）に示すように、未貼合領域１５に絶縁材料を充填しつつ、切り欠き部１８における第１及び第２の半導体基板２、３の側面や第１の半導体基板２の水平断面を絶縁材料で覆うことにより絶縁膜１７を形成する。絶縁材料の充填及び形成工程は、第１の実施形態における絶縁膜１７の形成工程と同様にして実施される。この後、図６（Ｄ）に示すように、例えば第２の半導体基板３の裏面をバックグラインドや薬液処理し、第２の半導体基板３の厚さを所望の厚さまで薄厚化することができる。なお、トリミングは、第１の半導体基板２側から第２の半導体基板の少なくとも一部を残存させるようにしてもよい。
上述したように、貼合基板４の外周部に切り欠き部１８を形成した後に未貼合領域１５に絶縁膜１７を充填することによって、未貼合領域１５への絶縁膜１７の充填性を高めることができる。従って、未貼合領域１５に起因する第１及び第２の金属パッド５、８の露出表面からの銅等の金属材料の拡散及び汚染に起因する電気特性の低下、またバックグラインド時のチッピングや剥がれをより効果的に抑制することができる。また、貼合基板４の外周部のトリミングは、絶縁膜１７の充填性を高め得る程度に実施すればよいため、貼合基板４における素子形成面積を極端に低減することはない。従って、貼合基板４における素子形成領域を有効に利用することが可能となる。そして、第２の実施形態の半導体装置１Ｂ及びその製造方法によれば、第１の実施形態と同様に、半導体装置１Ｂの製造歩留りを高めることができると共に、半導体装置１Ｂの電気特性、品質、信頼性等を向上させることが可能になる。さらに、貼合基板４の面積を有効に利用することができるため、半導体装置１Ｂから作製される半導体チップの製造コストを低減することが可能になる。
（第３の実施形態）
次に、第３の実施形態の半導体装置１Ｃについて、図７を参照して説明する。図７に示す半導体装置１Ｃは、第１の実施形態による半導体装置１Ａに対して、未貼合領域１５に充填された絶縁膜１７の一部及び貼合基板４の外周部をトリミングすることにより形成された切り欠き部１８を有している。切り欠き部１８の形状は、第２の実施形態とおおよそ同様である。すなわち、切り欠き部１８は、第１の半導体基板２の一部に達するように、絶縁膜１７の一部を切り欠きつつ、第２の半導体基板３の外周部分を切り欠くものである。貼合基板４の外周部には、第２の半導体基板３の側面、未貼合領域１５に充填された絶縁膜１７、及び第１の半導体基板２の側面の一部を平坦化した段差面と、第１の半導体基板２の一部を平坦に切り欠くことにより形成された水平断面とを有する段差形状の切り欠き部１８が設けられている。なお、トリミングは、第１の半導体基板２側から第２の半導体基板の少なくとも一部を残存させるようにしてもよい。絶縁膜１７は一種類の材料で形成することに限らず、複数の材料の混合膜又は積層膜であってもよい。
第３の実施形態の半導体装置１Ｃにおいて、貼合基板４の外周部のトリミング及びそれによる切り欠き部１８の形成は、未貼合領域１５に絶縁膜１７を充填した後に実施される。未貼合領域１５に絶縁膜１７を充填した後にトリミングすることで、絶縁膜１７として例えばＳｉＮやＳｉＣＮを特に低温で成膜した際に、未貼合領域１５の絶縁膜１７が充填されていない部分、すなわち未貼合領域１５の外周側における絶縁膜１７の未充填部分が仮に生じたとしても、そのような未充填部分をトリミングにより除去することができる。従って、未貼合領域１５に起因する第１及び第２の金属パッド５、８の露出表面からの銅等の金属材料の拡散及び汚染に起因する電気特性の低下、またバックグラインド時のチッピングや剥がれをより効果的に抑制することができる。なお、第３の実施形態の半導体装置１Ｃは、第１の実施形態の図２に示した半導体装置１Ａと同様に、少なくとも第２の回路領域１４が残存するように貼合基板４にバックグラインドや薬液処理を施して薄厚化される。
（第４の実施形態）
次に、第４の実施形態の半導体装置１Ｄについて、図８を参照して説明する。図８に示す半導体装置１Ｄは、絶縁膜の構造が異なることを除いて、第１の実施形態の半導体装置１Ａと同様な構成を有している。第４の実施形態の半導体装置１Ｄにおける絶縁膜１７は、貼合基板４の外周部に存在する未貼合領域１５に露出する第１及び第２の半導体基板２、３の表面に沿って形成され、それら表面を覆う第１の絶縁膜１９と、第１の絶縁膜１９の未充填部分としての未貼合領域１５に充填された第２の絶縁膜２０とを有している。第１の絶縁膜１９は、ＳｉＮ及びＳｉＣＮから選ばれる少なくとも１つを含む。
すなわち、ＳｉＮやＳｉＣＮは特に低温での成膜時に、未貼合領域１５への充填性に劣るおそれがある。第４の実施形態の半導体装置１Ｄにおいては、未貼合領域１５に露出する第１及び第２の半導体基板２、３の表面をＳｉＮやＳｉＣＮを含む第１の絶縁膜１９で覆っている。第１の絶縁膜１９は未貼合領域１５に露出する第１及び第２の半導体基板２、３の表面を覆うことが可能な範囲で形成される。第１の絶縁膜１９の形成後に残存する未貼合領域１５に、充填性に優れる酸化珪素（ＳｉＯ）、Ｂ、Ｐ、Ｆ、Ｃ等の不純物を含む酸化珪素（ドープドガラス）、酸窒化珪素（ＳｉＯＮ）等を含む第２の絶縁膜２０を充填している。これによって、ＳｉＮやＳｉＣＮを含む第１の絶縁膜１９を用いた上で、未貼合領域１５への絶縁膜１７の充填性を高めることができる。特に、第２の絶縁膜２０としてドープドガラスを用いて、成膜後に低温リフローすることは、未貼合領域１５への絶縁膜１７の充填性を高める上で非常に有効である。また、第１及び第２の絶縁膜１９、２０は、一種類に限らず、複数の材料を混合又は積層して形成してもよい。
第４の実施形態の半導体装置１Ｄは、図９に示すように、貼合基板４の外周部をトリミングして切り欠き部１８を形成した後に、２層構造の絶縁膜１７を未貼合領域１５に充填するようにしてもよい。この場合、第２の実施形態に示した製造工程において、絶縁膜１７として第１の絶縁膜１９及び第２の絶縁膜２０を順に形成することを除いて、同様な製造工程を適用することができる。第２の絶縁膜２０は、一種類に限らず、複数の材料を混合又は積層して形成してもよい。また、第４の実施形態の半導体装置１Ｄにおいても、第３の実施形態と同様に、第１及び第２の絶縁膜１９、２０を形成した後に、未貼合領域１５に充填された絶縁膜１７の一部及び貼合基板４の外周部をトリミングしてもよい。
（第５の実施形態）
次に、上述した各実施形態の半導体装置１（１Ａ、１Ｂ、１Ｃ、１Ｄ）を用いて作製される半導体チップの一例について、図１０を参照して説明する。図１０に示す半導体チップ２１は、第１の回路領域を有する第１の半導体基板２の一部からなる制御回路チップ２２と、第２の回路領域を有する第２の半導体基板３の一部からなるアレイチップ２３とを備えている。このような半導体チップ２１は、各実施形態の半導体装置１を各チップ領域に沿って切断して個片化することにより作製される。従って、制御回路チップ２２とアレイチップ２３とは貼合されている。
アレイチップ２３は、複数のメモリセルを含むメモリセルアレイ２４と、メモリセルアレイ２４上の絶縁膜２５と、メモリセルアレイ２４下の層間絶縁膜２６とを備えている。回路チップ２２は、アレイチップ２３下に設けられている。符号Ｓは、アレイチップ２３と制御回路チップ２２との貼合面を示す。制御回路チップ２２は、層間絶縁膜２７と、層間絶縁膜２７下の基板２８とを備えている。基板２８は、例えばシリコン基板等の半導体基板である。絶縁膜２５、２６、２７は、例えば酸化珪素膜、窒化珪素膜、酸窒化珪素膜等であり、一種類又は複数の材料を混合又は積層して構造であってもよい。
図１０は、基板２８の表面に平行で互いに垂直なＸ方向及びＹ方向と、基板２８の表面に垂直なＺ方向とを示している。ここでは、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、アレイチップ２３において第２の回路領域として機能するメモリセルアレイ２４は基板２８の上方に位置しており、基板２８はメモリセルアレイ２４の下方に位置している。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ２３は、メモリセルアレイ２４内の電極層として、複数のワード線ＷＬとソース線ＢＧとビット線ＢＬと図示を省略した選択ゲートとを備えている。図１０はメモリセルアレイ２４の階段構造部を示している。ワード線ＷＬを貫通する柱状部ＣＬは、一端がソース線ＢＧと電気的に接続され、他端がビット線ＢＬと電気的に接続され、柱状部ＣＬとワード線ＷＬとの交差部にメモリセルが形成されている。
制御回路チップ２２は、複数のトランジスタ２９を備えている。各トランジスタ２９は、基板２８上にゲート絶縁膜を介して設けられたゲート電極３０と、基板２８内に設けられた不図示のソース拡散層及びドレイン拡散層とを備えている。制御回路チップ２２はさらに、これらのトランジスタ２９のソース拡散層又はドレイン拡散層上に設けられた複数のプラグ３１と、これらのプラグ３１上に設けられ、複数の配線を含む配線層３２と、配線層３２上に設けられ、複数の配線を含む配線層３３とを備えている。制御回路チップ２２はさらに、配線層３３上に設けられた複数のビアプラグ３４と、絶縁膜２７内でビアプラグ３４上に設けられた複数の金属パッド５とを備えている。以上のような第１の回路領域を有する制御回路チップ２２は、アレイチップ２３を制御する制御回路（論理回路）として機能する。
アレイチップ２３は、絶縁膜２６内で金属パッド５上に設けられた複数の金属パッド８と、金属パッド８上に設けられた複数のビアプラグ３５と、ビアプラグ３５上に設けられ、複数の配線を含む配線層３６とを備えている。各ワード線ＷＬや各ビット線ＢＬは、配線層３６内の対応する配線と電気的に接続されている。アレイチップ２３はさらに、絶縁膜２６内や絶縁膜２５内に設けられ、配線層３６上に設けられたビアプラグ３７と、絶縁膜２５上やビアプラグ３７上に設けられた金属パッド３８とを備えている。
金属パッド３８は図１０に示す半導体チップ２１の外部接続パッドとして機能し、ボンディングワイヤ、はんだボール、金属バンプ等を介して実装基板や他の装置に接続可能である。アレイチップ２３はさらに、絶縁膜２５および金属パッド３８上に形成されたパッシベーション膜３９を備えている。パッシベーション膜３９は、金属パッド３８の上面を露出させる開口部Ｐを有しており、開口部Ｐは例えば金属パッド３８にボンディングワイヤを接続するために使用される。
なお、上述した各実施形態の構成は、それぞれ組合せて適用することができ、また一部置き換えることも可能である。ここでは、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図するものではない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲において、種々の省略、置き換え、変更等を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ…半導体装置、２…第１の半導体基板、３…第２の半導体基板、４…貼合基板、５…第１の金属パッド、６…第１の配線層、７…第１の絶縁層、８…第２の金属パッド、９…第２の配線層、１０…第２の絶縁層、１１，１３…基板部分、１２…第１の回路領域、１４…第２の回路領域、１５…未貼合領域、１７…絶縁膜、１８…切り欠き部、１９…第１の絶縁膜、２０…第２の絶縁膜。

Claims (5)

  1. 半導体基板に設けられた第１の金属パッドと、前記第１の金属パッドの少なくとも一部に接続された第１の回路とを有する第１のチップ構成部と、前記第１の金属パッドと接合された第２の金属パッドと、前記第２の金属パッドの少なくとも一部に接続された第２の回路とを有し、前記第１のチップ構成部に貼合された第２のチップ構成部とを備える貼合基板と、
    前記貼合基板の外周部における前記第１のチップ構成部と前記第２のチップ構成部との未貼合領域に充填され、少なくとも一部分に窒化珪素及び窒素含有炭化珪素からなる群より選ばれる少なくとも１つを含む絶縁膜と
    を具備する半導体装置。
  2. 前記絶縁膜は、前記未貼合領域に露出された前記第１及び第２のチップ構成部の表面に沿った前記未貼合領域の第１部分に充填され、窒化珪素及び窒素含有炭化珪素からなる群より選ばれる少なくとも１つを含む第１の絶縁膜と、前記未貼合領域の第２部分に充填され、酸化珪素及び酸窒化珪素からなる群より選ばれる少なくとも１つを含む第２の絶縁膜とを有する、請求項１に記載の半導体装置。
  3. 前記貼合基板は、少なくとも前記第２のチップ構成部の外周部及び前記未貼合領域の一部を切り欠くように設けられた切り欠き部を有し、前記絶縁膜は少なくとも前記未貼合領域の残部に充填されている、請求項１又は請求項２に記載の半導体装置。
  4. 半導体基板に設けられた第１の金属パッドと、前記第１の金属パッドの少なくとも一部に接続された第１の回路とを有する第１のチップ構成部と、前記第１の金属パッドと接合された第２の金属パッドと、前記第２の金属パッドの少なくとも一部に接続された第２の回路とを有し、前記第１のチップ構成部に貼合された第２のチップ構成部とを備える貼合基板と、
    前記貼合基板の外周部における前記第１のチップ構成部と前記第２のチップ構成部との未貼合領域に充填された絶縁膜とを具備し、
    前記貼合基板は、少なくとも前記第２のチップ構成部の外周部及び前記未貼合領域の一部を切り欠くように設けられた切り欠き部を有し、
    前記絶縁膜は、一部が切り欠かれた前記未貼合領域の残部に充填されている、半導体装置。
  5. 前記絶縁膜は、前記貼合基板が切り欠かれて残存した部分の表面をさらに覆うように形成されている、請求項４に記載の半導体装置。
JP2019170519A 2019-09-19 2019-09-19 半導体装置 Pending JP2021048303A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2019170519A JP2021048303A (ja) 2019-09-19 2019-09-19 半導体装置
TW109129741A TWI760831B (zh) 2019-09-19 2020-08-31 半導體裝置及其製造方法
CN202010939779.9A CN112530881B (zh) 2019-09-19 2020-09-09 半导体装置及其制造方法
US17/020,438 US11621239B2 (en) 2019-09-19 2020-09-14 Semiconductor device and method for manufacturing the same
US18/146,222 US20230130044A1 (en) 2019-09-19 2022-12-23 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019170519A JP2021048303A (ja) 2019-09-19 2019-09-19 半導体装置

Publications (1)

Publication Number Publication Date
JP2021048303A true JP2021048303A (ja) 2021-03-25

Family

ID=74878751

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019170519A Pending JP2021048303A (ja) 2019-09-19 2019-09-19 半導体装置

Country Status (4)

Country Link
US (2) US11621239B2 (ja)
JP (1) JP2021048303A (ja)
CN (1) CN112530881B (ja)
TW (1) TWI760831B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023140754A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体記憶装置
FR3142040A1 (fr) * 2022-11-16 2024-05-17 Stmicroelectronics (Crolles 2) Sas Assemblage de plaques de circuits intégrés

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304062A (ja) * 1992-04-27 1993-11-16 Rohm Co Ltd 接合ウェーハ及びその製造方法
US20080268614A1 (en) * 2007-04-25 2008-10-30 Ku-Feng Yang Wafer Bonding
JP2012049249A (ja) * 2010-08-25 2012-03-08 Toshiba Corp 半導体装置の製造方法
WO2013108657A1 (ja) * 2012-01-17 2013-07-25 ソニー株式会社 半導体装置の製造方法
US20200006145A1 (en) * 2018-06-28 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding support structure (and related process) for wafer stacking

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2678218B2 (ja) * 1991-08-07 1997-11-17 株式会社日立製作所 貼りあわせ基体とその製造方法
JP2012174937A (ja) 2011-02-22 2012-09-10 Sony Corp 半導体装置、半導体装置の製造方法、半導体ウエハの貼り合わせ方法及び電子機器
JP5548173B2 (ja) * 2011-08-31 2014-07-16 株式会社東芝 半導体基板及びその製造方法
US9768089B2 (en) * 2013-03-13 2017-09-19 Globalfoundries Singapore Pte. Ltd. Wafer stack protection seal
JP5921473B2 (ja) 2013-03-21 2016-05-24 株式会社東芝 半導体装置の製造方法
WO2015040784A1 (ja) 2013-09-17 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
KR20160054712A (ko) * 2014-11-06 2016-05-17 삼성전자주식회사 반도체 발광소자 및 반도체 발광소자 패키지
WO2019130702A1 (ja) * 2017-12-27 2019-07-04 ソニーセミコンダクタソリューションズ株式会社 撮像装置
JP2019160833A (ja) * 2018-03-07 2019-09-19 東芝メモリ株式会社 半導体装置
WO2020258197A1 (en) * 2019-06-28 2020-12-30 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304062A (ja) * 1992-04-27 1993-11-16 Rohm Co Ltd 接合ウェーハ及びその製造方法
US20080268614A1 (en) * 2007-04-25 2008-10-30 Ku-Feng Yang Wafer Bonding
JP2012049249A (ja) * 2010-08-25 2012-03-08 Toshiba Corp 半導体装置の製造方法
WO2013108657A1 (ja) * 2012-01-17 2013-07-25 ソニー株式会社 半導体装置の製造方法
US20200006145A1 (en) * 2018-06-28 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding support structure (and related process) for wafer stacking

Also Published As

Publication number Publication date
US20230130044A1 (en) 2023-04-27
US11621239B2 (en) 2023-04-04
CN112530881B (zh) 2024-02-27
US20210091024A1 (en) 2021-03-25
CN112530881A (zh) 2021-03-19
TWI760831B (zh) 2022-04-11
TW202125751A (zh) 2021-07-01

Similar Documents

Publication Publication Date Title
US11574819B2 (en) Semiconductor device and method for manufacturing the same
EP3803972B1 (en) Die stacking for multi-tier 3d integration
TWI776616B (zh) 半導體裝置及其製造方法
US7812457B2 (en) Semiconductor device and semiconductor wafer and a method for manufacturing the same
US10468400B2 (en) Method of manufacturing substrate structure
US20080142990A1 (en) Three-dimensional integrated circuits with protection layers
US20090206490A1 (en) semiconductor device and a method of manufacturing the sae
US20230130044A1 (en) Semiconductor device and method for manufacturing the same
US11594514B2 (en) Semiconductor device and method of manufacturing the same
TWI767510B (zh) 半導體裝置
JP2021136271A (ja) 半導体装置およびその製造方法
TWI814153B (zh) 半導體裝置及其製造方法
TWI808340B (zh) 半導體記憶裝置及其製造方法
US11315904B2 (en) Semiconductor assembly and method of manufacturing the same
US11152334B2 (en) Semiconductor device and method of manufacturing the same
JP2022095359A (ja) 半導体装置およびその製造方法
TWI832156B (zh) 半導體裝置及半導體裝置之製造方法
JP6662015B2 (ja) 半導体装置および半導体装置の製造方法
JP2021044502A (ja) 半導体装置およびその製造方法
TWI459507B (zh) 一種製作矽貫通電極的方法
CN116798958A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220308

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230207

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230801