CN112530881B - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式涉及一种半导体装置及其制造方法。实施方式的半导体装置具备：贴合衬底，所述贴合衬底具备第1芯片构成部以及贴合于所述第1芯片构成部的第2芯片构成部，所述第1芯片构成部具有设置在半导体衬底的第1金属焊垫、以及连接于第1金属焊垫的第1电路，所述第2芯片构成部具有与第1金属焊垫接合的第2金属焊垫、以及连接于第2金属焊垫的第2电路；以及绝缘膜，填充在贴合衬底的外周部中的第1芯片构成部与第2芯片构成部的未贴合区域，且至少一部分包含选自由氮化硅及含氮碳化硅组成的群中的至少一种。

Description

半导体装置及其制造方法
相关申请案
本申请案享有以日本专利申请案2019-170519号(申请日：2019年9月19日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
此处公开的实施方式涉及一种半导体装置及其制造方法。
背景技术
为了谋求半导体装置的高密度化或装置面积的有效利用等，例如应用贴合工艺，该贴合工艺中，针对具有存储单元的半导体衬底与具有CMOS(complementary metal oxidesemiconductor，互补金属氧化物半导体)等周边电路的半导体衬底，将分别设置在各半导体衬底的金属焊垫彼此接合且进行贴合。在应用了贴合工艺的半导体装置及其制造方法中，要求抑制至少一个半导体衬底在薄化时的碎屑或剥离等，提高半导体装置的品质或制造良率。
发明内容
实施方式提供一种能够抑制由贴合工艺引起的特性、品质、制造良率等降低的半导体装置及其制造方法。
实施方式的半导体装置实施方式的半导体装置具备：贴合衬底，具备第1芯片构成部以及贴合于所述第1芯片构成部的第2芯片构成部，所述第1芯片构成部具有设置在半导体衬底的第1金属焊垫、以及连接于所述第1金属焊垫的第1电路，所述第2芯片构成部具有与所述第1金属焊垫接合的第2金属焊垫、以及连接于所述第2金属焊垫的第2电路；以及绝缘膜，填充在所述贴合衬底的外周部中的所述第1芯片构成部与所述第2芯片构成部的未贴合区域，且至少一部分包含选自由氮化硅及含氮碳化硅组成的群中的至少一种。
附图说明
图1是表示第1实施方式的半导体装置的剖视图。
图2是表示第1实施方式的半导体装置的最终构造的剖视图。
图3是表示第1实施方式的半导体装置中的金属焊垫间的接合状态的一例的剖视图。
图4A至图4D是表示第1实施方式的半导体装置的制造工序的剖视图。
图5是表示第2实施方式的半导体装置的剖视图。
图6A至图6D是表示第2实施方式的半导体装置的制造工序的剖视图。
图7是表示第3实施方式的半导体装置的剖视图。
图8是表示第4实施方式的半导体装置的剖视图。
图9是表示第4实施方式的半导体装置的变化例的剖视图。
图10A至图10E是表示第5实施方式的半导体装置的制造工序的剖视图。
图11是表示第5实施方式的半导体装置的制造工序的第1变化例的剖视图。
图12A及图12B是表示第5实施方式的半导体装置的制造工序的第2变化例的剖视图。
图13是表示使用实施方式的半导体装置的半导体芯片的构成例的剖视图。
具体实施方式
以下，参照附图对实施方式的半导体装置及其制造方法进行说明。此外，在各实施方式中，存在对实质上相同的构成部位标注相同的符号，并省略其说明一部分的情况。附图是示意的图，存在厚度与平面尺寸的关系、各部的厚度比率等与实物不同的情况。在无特别明记的情况下，说明中的表示上下等方向的用语有时表示以下述第1半导体衬底的金属焊垫的形成面为上的情况下的相对性的方向，与以重力加速度方向为基准的现实中的方向不同。
(第1实施方式)
图1及图2是表示第1实施方式的半导体装置1(1A)的一部分的剖视图。图1表示将构成贴合衬底的2个半导体衬底中的一个半导体衬底利用背面研磨或药液处理薄化的前阶段的半导体装置1A，图2表示已将一个半导体衬底利用背面研磨或药液处理薄化的后阶段的半导体装置1A。
图1所示的半导体装置1A具备第1半导体衬底2及第2半导体衬底3。第1半导体衬底2与第2半导体衬底3贴合，形成贴合衬底4。也就是说，半导体装置1A具备贴合衬底4。符号S表示第1半导体衬底2与第2半导体衬底3的贴合面。贴合面S是为求方便而表示的，由于第1半导体衬底2与第2半导体衬底3一体化，所以存在能够视认的接合界面并不存在的情况。但是，通过对贴合衬底4的截面进行解析能够判别第1半导体衬底2与第2半导体衬底3贴合。
第1半导体衬底2具有多个第1金属焊垫5。在第1金属焊垫5连接着第1配线层6。第1金属焊垫5及第1配线层6嵌入至作为层间绝缘膜的第1绝缘层7内。第2半导体衬底3具有多个第2金属焊垫8。在第2金属焊垫8连接着第2配线层9。第2金属焊垫8及第2配线层9嵌入至作为层间绝缘膜的第2绝缘层10内。此处，表示了在第1及第2金属焊垫5、8连接着第1及第2配线层6、9的状态，但也可以为第1及第2金属焊垫5、8的一部分不连接于配线层的虚设焊垫。
第1半导体衬底2具有在衬底部分11上设置着第1电路(未图示)的第1电路区域12，该第1电路包含例如CMOS等晶体管或受动元件等的周边电路(未图示)、及将这些周边电路与第1金属焊垫5的至少一部分连接的配线层。第2半导体衬底3具有在衬底部分13下设置着第2电路(未图示)的第2电路区域14，该第2电路包含例如包含多个图像传感器的像素的像素阵列或包含多个存储单元的存储单元阵列、源极线、多条字线、多条位线、连接于第2金属焊垫8的至少一部分的配线层等。关于第1及第2电路区域12、14将在之后详细叙述。第1半导体衬底2例如构成控制电路芯片，第2半导体衬底3例如构成阵列芯片。
第2半导体衬底3如图2所示，以至少残存第2电路区域14的方式对贴合衬底4实施背面研磨或药液处理而使其薄化。此时，第2半导体衬底3的衬底部分13既可以不残存，也可以残存。在图2所示的半导体装置1A中，具有第1金属焊垫5或第1电路区域12的第1半导体衬底2成为第1芯片构成部。另外，具有第2金属焊垫8或第2电路区域14、且去除了衬底部分13的第2半导体衬底3，换句话说是去除了衬底部分13的第2半导体衬底3的残存部分成为第2芯片构成部。
第1金属焊垫5与第2金属焊垫8有助于第1半导体衬底2与第2半导体衬底3的贴合。另外，第1绝缘层7与第2绝缘层10也有助于第1半导体衬底2与第2半导体衬底3的贴合。第1及第2金属焊垫5、8使用铜或铜合金等，但也可包括除了这些以外的金属等导电性材料。第1及第2绝缘层7、10使用氧化硅(SiO)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、含氮碳化硅(SiCN)等无机绝缘材料，但也可包括除了这些以外的绝缘材料。另外，第1及第2绝缘层7、10也可以为将一种或多种材料积层而成的构造。
通过将露出在第1半导体衬底2的第1金属焊垫5的表面与露出在第2半导体衬底3的第2金属焊垫8的表面利用金属间的元素扩散、范德华力、体积膨胀或熔融后再结晶化等方式直接接合，并且将露出在第1半导体衬底2的第1绝缘层7的表面与露出在第2半导体衬底3的第2绝缘层10的表面利用绝缘物间的元素扩散、范德华力、脱水缩合或聚合物化等化学反应等方式直接接合，而将第1半导体衬底2与第2半导体衬底3贴合。
在将第1半导体衬底2与第2半导体衬底3贴合时，第1及第2半导体衬底2、3为了使第1及第2金属焊垫5、8露出的表面平坦化，例如利用化学机械研磨(CMP：ChemicalMechanical Polishing)来加工。在已对第1及第2半导体衬底2、3的表面利用CMP加工的情况下，存在导致外周的角部具有弧度的情况。如果将这样的第1半导体衬底2与第2半导体衬底3贴合，那么存在由于基于角部的弧度而使表面后退从而导致贴合衬底4的外周部产生未贴合区域15的情况。
在贴合衬底4的外周部存在未贴合区域15的情况下，存在形成第1及第2金属焊垫5、8的铜等金属材料扩散而污染半导体装置1A的情况。图3是表示半导体装置1A中的第1及第2金属焊垫5、8间的接合状态的一例的剖视图。在图3中，符号16为障壁金属层。如图3所示，如果在第1金属焊垫5与第2金属焊垫8之间产生位置偏移，那么金属焊垫5、8的表面会在贴合面S露出。可能会由于铜等金属材料从这样的金属焊垫5、8的露出表面扩散而产生污染。另外，在未贴合区域到达金属焊垫部为止的情况下，成为金属表面露出的状态，从而金属材料的污染可能会从此处向衬底本身或制造装置扩散。这些情况会导致半导体装置1A的电特性降低。
在第1实施方式的半导体装置1A中，向产生于贴合衬底4的外周部的未贴合区域15填充绝缘膜17。绝缘膜17抑制对第1及第2电路区域12、14的电特性的影响，而且包含能够在低温(例如450℃以下)下成膜的选自氮化硅(SiN)及含氮碳化硅(SiCN)的至少一种。SiN或SiCN由于作为铜(Cu)等金属材料的扩散障壁发挥功能，所以能够抑制由来自第1及第2金属焊垫5、8的露出表面的铜等金属材料的扩散及污染引起的电特性降低等。绝缘膜17并不限定于由一种材料形成，也可以为多种材料的混合膜或积层膜。此外，SiN或SiCN在以特别低温制膜的情况下，对未贴合区域15的填充性可能较差。针对这样的情况，有效的是例如修整未贴合区域15或绝缘膜17的一部分(第2、第3及第5实施方式)，或者并用包含SiN或SiCN的绝缘膜17与填充性优异的绝缘材料(第4实施方式)。
关于在外周部存在未贴合区域15的贴合衬底4，如果进行对例如第2半导体衬底3的背面进行研削的所谓背面研磨，那么会导致产生碎屑或剥离而使半导体装置1A的品质或制造良率降低。针对这样的情况，通过在未贴合区域15填充绝缘膜17，能够抑制背面研磨时的碎屑或剥离。另外，在未贴合区域15到达金属焊垫部为止的情况下，成为金属表面露出的状态，从而金属材料的污染可能会从此处向衬底本身或制造装置扩散。对此，通过在未贴合区域15填充绝缘膜17，能够抑制在背面研磨或药液处理时、及其以后的制造工艺装置中金属材料污染衬底或制造装置。因此，能够提高半导体装置1A的品质或制造良率。另外，考虑通过以将未贴合区域15整体去除的方式对贴合衬底4的外周部进行修整，来抑制背面研磨等时的不良。但是，由于修整区域完全将未贴合区域去除，所以存在导致元件形成区域变小的问题。对此，通过在未贴合区域15填充绝缘膜17，即便在不需要修整或另外进行修整的情况下，也能够缩小修整区域，所以能够扩大元件形成区域。
第1实施方式的半导体装置1A例如按照以下方式制造。参照图4A至图4D对半导体装置1A的制造工序进行说明。首先，如图4A所示，准备第1金属焊垫5及第1绝缘层7的表面露出的第1半导体衬底2、与第2金属焊垫8及第2绝缘层10的表面露出的第2半导体衬底3。第1及第2半导体衬底2、3的表面分别通过CMP而平坦化。此时，存在第1及第2半导体衬底2、3的第1及第2绝缘层7、10的角部通过CMP而具有弧度，而导致第1及第2半导体衬底2、3的外周部的表面后退的情况。
接下来，如图4B所示，将第1金属焊垫5及第1绝缘层7的表面露出的第1半导体衬底2、与第2金属焊垫8及第2绝缘层10的表面露出的第2半导体衬底3贴合。贴合工艺是利用以往公知的条件实施。例如，利用机械性压力将第1半导体衬底2与第2半导体衬底3贴合。由此，使第1绝缘层7与第2绝缘层10接合而一体化。然后，将第1半导体衬底2及第2半导体衬底3以例如400℃的温度退火。由此，将第1金属焊垫5与第2金属焊垫8接合，并将这些第1及第2金属焊垫5、8间电连接并且一体化。
这样一来，制作将第1半导体衬底2与第2半导体衬底3贴合而成的贴合衬底4。此时，由于基于产生于所述第1及第2半导体衬底2、3的外周部的弧度而产生了表面的后退，所以在贴合衬底4的外周部形成第1半导体衬底2与第2半导体衬底3未贴合的未贴合区域15。未贴合区域15如上所述会导致来自第1及第2金属焊垫5、8的露出表面的铜等金属材料产生扩散及污染，另外会导致背面研磨时产生碎屑或剥离。因此，如图4C所示，在未贴合区域15填充绝缘膜17。
向未贴合区域15填充绝缘膜17的工序例如通过将如上所述的绝缘材料利用外周CVD(Chemical Vapor Deposition，化学气相沉积/化学蒸镀)成膜来实施。也可以将包含绝缘材料的涂布液利用涂布法成膜，由此来填充绝缘膜17。另外，也可以利用外周CVD或外周涂布等将绝缘材料填充在未贴合区域15，并且将绝缘材料回流焊。存在通过填充绝缘材料且将绝缘材料回流焊，能够提高绝缘膜17向未贴合区域15的填充性的情况。
如上所述，通过在产生于贴合衬底4的外周部的未贴合区域15填充包含SiN或SiCN的绝缘膜17，能够抑制由来自第1及第2金属焊垫5、8的露出表面的铜等金属材料的扩散及污染引起的电特性降低等。另外，通过在产生于贴合衬底4的外周部的未贴合区域15填充绝缘膜17，能够抑制由未贴合区域15引起的背面研磨时的碎屑或剥离。因此，如图4D所示，不对贴合衬底4的外周部进行修整，例如对第2半导体衬底3的背面(与形成着第2金属焊垫8的面为相反侧的面)进行背面研磨或药液处理，能够将第2半导体衬底3的厚度薄化至所期望的厚度为止。根据这样的半导体装置1A及其制造方法，不仅能够提高半导体装置1A的制造良率，而且能够提高半导体装置1A的特性、品质、可靠性等。进而，由于有效地利用贴合衬底4的面积，所以能够降低由半导体装置1A制作的半导体芯片的制造成本。
(第2实施方式)
接下来，参照图5对第2实施方式的半导体装置1B进行说明。图5所示的半导体装置1B与第1实施方式相同，具备将第1半导体衬底2与第2半导体衬底3贴合而制作的贴合衬底4。另外，第1半导体衬底2及第2半导体衬底3的具体构成也与第1实施方式相同。贴合衬底4与第1实施方式相同，具有位于外周部的未贴合区域15。
第2实施方式的半导体装置1B与第1实施方式的半导体装置1A的差异在于，以从第2半导体衬底3侧起残存第1半导体衬底2的至少一部分的方式、或从第1半导体衬底2侧起残存第2半导体衬底3的至少一部分的方式修整贴合衬底4的外周部之后，在未贴合区域15填充绝缘膜17。绝缘膜17由与第1实施方式相同的绝缘材料形成。绝缘膜17并不限定于由一种材料形成，也可以为多种材料的混合膜或积层膜。包含SiN或SiCN的绝缘膜17能够以低温成膜，但是，向未贴合区域15的填充性可能较差。针对这样的情况，有效的是对贴合衬底4的外周部进行修整，减少填充绝缘膜17的未贴合区域15的容积。此外，修整是例如以从第2半导体衬底3侧到达第1半导体衬底2的一部分的方式实施，关于第1半导体衬底2的未贴合区域15，也将与设置在第2半导体衬底3的外周部分的切口部18对向的部分切除一部分。
也就是说，在贴合衬底4的外周部，以将第2半导体衬底3的外周部分的未贴合区域15的一部分切除的方式设置着切口部18。切口部18在填充绝缘膜17之前形成。切口部18是以到达第1半导体衬底2的一部分的方式，将未贴合区域15的一部分切除，且将第2半导体衬底3的外周部分切除。因此，在贴合衬底4的外周部，设置着阶差形状的切口部18，该切口部18具有使第2半导体衬底3的侧面及第1半导体衬底2的侧面的一部分平坦化的阶差面、与通过将第1半导体衬底2的一部分平坦地切除而形成的水平截面。未贴合区域15的一部分通过切口部18被去除。在这样的切口部18及未贴合区域15的残存部分形成并填充绝缘膜17。
通过对贴合衬底4的外周部进行修整而形成切口部18，能够提高绝缘膜17向未贴合区域15内部的填充性。在第2实施方式中，虽然对贴合衬底4的外周部进行修整，但是无须以将未贴合区域15全部去除的方式进行修整。贴合衬底4的外周部的修整只要以可提高绝缘膜17的填充性的程度实施即可。因此，与将未贴合区域15全部去除相比，不极端减少贴合衬底4中的元件形成面积，能够有效地利用贴合衬底4中的元件形成区域。此外，第2实施方式的半导体装置1B与第1实施方式的图2所示的半导体装置1A相同，以至少残存第2电路区域14的方式对贴合衬底4实施背面研磨或药液处理而使其薄化。
由贴合衬底4的外周部的修整带来的绝缘膜17的填充性的提高效果不仅限定于使用包含SiN或SiCN的绝缘膜17时有效，在使用其它绝缘材料时也有效。也就是说，为了抑制背面研磨时的碎屑或剥离，可应用各种绝缘材料。在这样的情况下，用来将未贴合区域15的一部分去除的贴合衬底4的外周部的修整也有效。下述第3及第5实施方式也相同。作为这样的情况下的绝缘膜，能够使用氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、含氮碳化硅(SiCN)、氧化铝(AlO)等无机绝缘材料。也可以将包含硼(B)、磷(P)、氟(F)、碳(C)等杂质的氧化硅、即所谓掺杂玻璃应用于绝缘膜。在使用掺杂玻璃的情况下，在成膜后进行低温(例如450℃以下)回流焊在提高填充性的方面也有效。
第2实施方式的半导体装置1B例如按照以下方式制造。参照图6A至图6D对半导体装置1B的制造工序进行说明。如图6A所示，将第1金属焊垫5及第1绝缘层7的表面露出的第1半导体衬底2、与第2金属焊垫8及第1绝缘层10的表面露出的第2半导体衬底3贴合。直至贴合为止的工序与第1实施方式相同地进行。在贴合衬底4的外周部形成第1半导体衬底2与第2半导体衬底3未贴合的未贴合区域15。
接下来，如图6B所示，以从第2半导体衬底3侧起残存第1半导体衬底2的至少一部分的方式修整贴合衬底4的外周部而形成切口部18。修整工序例如通过利用旋转刮刀等进行机械研削来实施。切口部18以仅将未贴合区域15的一部分去除的方式形成。因此，不会极端减少贴合衬底4中的元件形成面积。然后，如图6C所示，通过在未贴合区域15填充绝缘材料，且将切口部18中的第1及第2半导体衬底2、3的侧面或第1半导体衬底2的水平截面利用绝缘材料覆盖来形成绝缘膜17。绝缘材料的填充及形成工序与第1实施方式中的绝缘膜17的形成工序相同地实施。然后，如图6D所示，例如能够对第2半导体衬底3的背面进行背面研磨或药液处理，使第2半导体衬底3的厚度薄化至所期望的厚度为止。此外，修整也可以按照从第1半导体衬底2侧起残存第2半导体衬底3的至少一部分的方式来实施。
如上所述，通过在贴合衬底4的外周部形成切口部18之后在未贴合区域15填充绝缘膜17，能够提高绝缘膜17向未贴合区域15的填充性。因此，能够更有效地抑制由未贴合区域15引起的来自第1及第2金属焊垫5、8的露出表面的铜等金属材料的扩散及污染所致的电特性降低，另外能够更有效地抑制背面研磨时的碎屑或剥离。另外，贴合衬底4的外周部的修整只要以可提高绝缘膜17的填充性的程度实施即可，所以不会极端减少贴合衬底4中的元件形成面积。因此，能够有效地利用贴合衬底4中的元件形成区域。而且，根据第2实施方式的半导体装置1B及其制造方法，与第1实施方式相同，能够提高半导体装置1B的制造良率，并且能够提高半导体装置1B的电特性、品质、可靠性等。进而，由于能够有效地利用贴合衬底4的面积，所以能够降低由半导体装置1B制作的半导体芯片的制造成本。
(第3实施方式)
接下来，参照图7对第3实施方式的半导体装置1C进行说明。图7所示的半导体装置1C相对于第1实施方式的半导体装置1A，具有通过将填充在未贴合区域15的绝缘膜17的一部分及贴合衬底4的外周部修整而形成的切口部18。切口部18的形状与第2实施方式大致相同。也就是说，切口部18是以到达第1半导体衬底2的一部分的方式，将绝缘膜17的一部分切除，且将第2半导体衬底3的外周部分切除。在贴合衬底4的外周部，设置着阶差形状的切口部18，该切口部18具有使第2半导体衬底3的侧面、填充在未贴合区域15的绝缘膜17、及第1半导体衬底2的侧面的一部分平坦化的阶差面与通过将第1半导体衬底2的一部分平坦地切除而形成的水平截面。此外，修整也可以按照从第1半导体衬底2侧起残存第2半导体衬底的至少一部分的方式实施。绝缘膜17并不限定于由一种材料形成，也可以为多种材料的混合膜或积层膜。
在第3实施方式的半导体装置1C中，是在将绝缘膜17填充在未贴合区域15之后进行贴合衬底4的外周部的修整及利用修整形成切口部18。通过在将绝缘膜17填充在未贴合区域15之后进行修整，从而在例如将SiN或SiCN以特别低温成膜作为绝缘膜17时，即便在未贴合区域15产生绝缘膜17未填充的部分，也就是在未贴合区域15的外周侧产生绝缘膜17未填充部分，也能够通过修整来将这样的未填充部分去除。因此，能够更有效地抑制由未贴合区域15引起的来自第1及第2金属焊垫5、8的露出表面的铜等金属材料的扩散及污染所致的电特性降低，另外能够更有效地抑制背面研磨时的碎屑或剥离。此外，第3实施方式的半导体装置1C与第1实施方式的图2所示的半导体装置1A相同地，以至少残存第2电路区域14的方式对贴合衬底4实施背面研磨或药液处理而薄化。
(第4实施方式)
接下来，参照图8对第4实施方式的半导体装置1D进行说明。图8所示的半导体装置1D除了绝缘膜的构造不同以外，具有与第1实施方式的半导体装置1A相同的构成。第4实施方式的半导体装置1D中的绝缘膜17具有：第1绝缘膜19，沿着露出在位于贴合衬底4的外周部的未贴合区域15的第1及第2半导体衬底2、3的表面而形成，且覆盖这些表面；以及第2绝缘膜20，填充在作为第1绝缘膜19的未填充部分的未贴合区域15。第1绝缘膜19包含选自SiN及SiCN的至少一种。
也就是说，在SiN或SiCN以特别低温成膜时，向未贴合区域15的填充性可能较差。在第4实施方式的半导体装置1D中，将露出在未贴合区域15的第1及第2半导体衬底2、3的表面利用包含SiN或SiCN的第1绝缘膜19来覆盖。第1绝缘膜19以能够覆盖露出在未贴合区域15的第1及第2半导体衬底2、3的表面的范围形成。在形成第1绝缘膜19之后残存的未贴合区域15，填充包含填充性优异的氧化硅(SiO)、包含B、P、F、C等杂质的氧化硅(掺杂玻璃)、氮氧化硅(SiON)等的第2绝缘膜20。由此，通过使用包含SiN或SiCN的第1绝缘膜19，能够提高绝缘膜17向未贴合区域15的填充性。尤其，使用掺杂玻璃作为第2绝缘膜20，在成膜中或成膜后进行低温回流焊在提高绝缘膜17向未贴合区域15的填充性的方面非常有效。另外，第1及第2绝缘膜19、20并不限定为一种，也可以将多种材料混合或积层而形成。
第4实施方式的半导体装置1D如图9所示，也可以在对贴合衬底4的外周部进行修整而形成切口部18之后，将2层构造的绝缘膜17填充在未贴合区域15。在该情况下，在第2实施方式所示的制造工序中，除了作为绝缘膜17依次形成第1绝缘膜19及第2绝缘膜20以外，能够应用相同的制造工序。第2绝缘膜20并不限定为一种，也可以将多种材料混合或积层而形成。另外，在第4实施方式的半导体装置1D中，也与第3实施方式相同，也可以在形成第1及第2绝缘膜19、20之后，对填充在未贴合区域15的绝缘膜17的一部分及贴合衬底4的外周部进行修整。
(第5实施方式)
接下来，参照图10A至图10E、图11、及图12A至图12B对第5实施方式的半导体装置的制造工序进行说明。第5实施方式的制造工序与第1至第4实施方式的制造工序的差异在于，在对第1半导体衬底2及第2半导体衬底3的至少一者的外周部进行修整之后，将第1半导体衬底2与第2半导体衬底3贴合。基于图10A至图10E对第5实施方式的半导体装置1E的制造工序具体地进行说明。
如图10A所示，准备第2半导体衬底3。第2半导体衬底3具有与第1实施方式相同的构成。虽然图10A中未表示，但是准备与第1实施方式相同的第1半导体衬底2。然后，如图10B所示，对第2半导体衬底3的外周部进行修整而形成切口部18。第2半导体衬底3的外周部分例如以将第2半导体衬底3的第2绝缘层10及第2电路区域14的外周侧的一部分去除且将第2半导体衬底3的衬底部分13的外周侧中的厚度方向的一部分及面方向的一部分去除的方式被修整。修整工序例如通过利用旋转刮刀等机械地研削来实施。
接下来，如图10C所示，将外周部分具有切口部(修整部)18的第2半导体衬底3与第1半导体衬底2贴合。半导体衬底2、3的贴合工序与第1实施方式相同地实施。也就是说，将第1半导体衬底2与外周部分具有切口部18的第2半导体衬底3利用机械性压力来贴合。由此，将第1绝缘层7与第2绝缘层10接合而一体化。此外，此处，第1半导体衬底2的未贴合区域15在与设置在第2半导体衬底3的外周部分的切口部18对向的部分中，不具有切口部。
然后，将第1半导体衬底2及第2半导体衬底3例如以400℃的温度进行退火。由此，第1金属焊垫5与第2金属焊垫8接合，这些第1及第2金属焊垫5、8间电连接并且一体化，获得贴合衬底4。由于第2半导体衬底3具有设置在外周部分的切口部18，所以贴合衬底4的外周部中的第1半导体衬底2与第2半导体衬底3的未贴合区域15的间隙扩大。
也就是说，由于未贴合区域15的开口部位扩大，并且未贴合区域15的容积扩大，所以绝缘膜17向未贴合区域15的填充性提高。对这样的未贴合区域15，如图10D所示，填充绝缘膜17。绝缘膜17由与第1至第4实施方式相同的绝缘材料形成。绝缘膜17并不限定于由一种材料形成，也可以为多种材料的混合膜或积层膜。包含SiN或SiCN的绝缘膜17能够以低温成膜，但是，向未贴合区域15的填充性可能较差。针对这样的情况，通过扩大贴合衬底4的外周部中的未贴合区域15的开口部位，并且扩大未贴合区域15的容积，来提高绝缘膜17向未贴合区域15的填充性。
绝缘材料的填充及形成工序与第1至第4实施方式中的绝缘膜17的形成工序相同地实施。绝缘膜17对贴合衬底4的外周部的填充性的提高效果并不限定于使用包含SiN或SiCN的绝缘膜17时有效，在使用其它绝缘材料时也有效。也就是说，为了抑制背面研磨时的碎屑或剥离，可应用各种绝缘材料。在这样的情况下，贴合前的第2半导体衬底3的外周部分侧的修整也有效。作为这样的情况下的绝缘膜，能够使用SiO、SiN、SiON、SiCN、AlO等无机绝缘材料。也可以将包含B、P、F、C等杂质的氧化硅、即所谓掺杂玻璃应用于绝缘膜。如图10E所示，例如对第2半导体衬底3的背面进行背面研磨或药液处理，将第2半导体衬底3的厚度薄化至所期望的厚度为止。
如上所述，通过将预先修整了外周部分的第2半导体衬底3与第1半导体衬底2贴合而制作贴合衬底4，能够提高绝缘膜17向未贴合区域15的填充性。因此，能够更有效地抑制由未贴合区域15引起的来自第1及第2金属焊垫5、8的露出表面的铜等金属材料的扩散及污染所致的电特性降低，另外能够更有效地抑制背面研磨时的碎屑或剥离。进而，由于第2半导体衬底3的外周部分的修整只要以可提高绝缘膜17的填充性的程度实施即可，所以不会极端减少贴合衬底4中的元件形成面积。因此，能够有效地利用贴合衬底4中的元件形成区域。而且，根据第5实施方式的制造方法，与第1实施方式相同，能够提高半导体装置1E的制造良率，并且能够提高半导体装置1E的电特性、品质、可靠性等。进而，由于能够有效地利用贴合衬底4的面积，所以能够降低由半导体装置1E制作的半导体芯片的制造成本。
在第5实施方式的半导体装置1E的制造工序中，贴合工序之前的修整并不限定于对第2半导体衬底3的修整。如图11所示，也可以对第1半导体衬底2的外周部分与第2半导体衬底3的外周部分这两者进行修整，并分别形成切口部18。在该情况下，将具有切口部18的第1半导体衬底2与具有切口部18的第2半导体衬底贴合。贴合工序与所述工序相同地实施。进而，也可以仅对第1半导体衬底2的外周部分进行修整，并形成切口部18。
在第5实施方式的半导体装置1E的制造工序中，填充在贴合衬底4的外周部的未贴合区域15的绝缘膜17并不限定于包含SiN或SiCN的绝缘物。如图12A及图12B所示，绝缘膜17与第4实施方式的半导体装置1D相同，也可以具有：第1绝缘膜19，沿着露出在未贴合区域15的第1及第2半导体衬底2、3的表面而形成；以及第2绝缘膜20，填充在第1绝缘膜19的未填充部分。具体来说，如图12A所示，以覆盖露出在贴合衬底4的未贴合区域15的第1及第2半导体衬底2、3的表面的方式形成第1绝缘膜19。然后，在作为第1绝缘膜19的未填充部分的未贴合区域15填充第2绝缘膜20。第1及第2绝缘膜19、20与第4实施方式相同地形成。然后，如图12B所示，例如对第2半导体衬底3的背面进行背面研磨或药液处理，将第2半导体衬底3的厚度薄化至所期望的厚度为止。
第1绝缘膜19包含选自SiN及SiCN的至少一种。通过利用作为这样的铜(Cu)等金属材料的扩散障壁发挥功能的第1绝缘膜19覆盖露出在贴合衬底4的未贴合区域15的第1及第2半导体衬底2、3的表面，能够抑制由来自第1及第2金属焊垫5、8的露出表面的铜等金属材料的扩散及污染引起的电特性降低等。但是，SiN或SiCN在以特别低温制膜的情况下，向未贴合区域15的填充性可能较差。针对这样的情况，例如通过在第1绝缘膜19的未填充部分填充第2绝缘膜20，能够提高绝缘膜17对未贴合区域15的填充性。第2绝缘膜20优选为包含填充性优异的SiO、包含B、P、F、C等杂质的SiO(掺杂玻璃)、SiON等。尤其，使用掺杂玻璃作为第2绝缘膜20且在成膜中或成膜后进行低温回流焊在提高绝缘膜17向未贴合区域15的填充性的方面非常有效。第1及第2绝缘膜19、20并不限定为一种，也可以将多种材料混合或积层而形成。
(第6实施方式)
接下来，参照图13，对使用所述各实施方式的半导体装置1(1A、1B、1C、1D、1E)制作的半导体芯片的一例进行说明。图13所示的半导体芯片21具备：控制电路芯片22，包括具有第1电路区域的第1半导体衬底2的一部分；以及阵列芯片23，包括具有第2电路区域的第2半导体衬底3的一部分。这样的半导体芯片21通过将各实施方式的半导体装置1沿着各芯片区域切断并单片化来制作。因此，控制电路芯片22与阵列芯片23贴合。
阵列芯片23具备包含多个存储单元的存储单元阵列24、存储单元阵列24上的绝缘膜25、以及存储单元阵列24下的层间绝缘膜26。电路芯片22设置在阵列芯片23下。符号S表示阵列芯片23与控制电路芯片22的贴合面。控制电路芯片22具备层间绝缘膜27以及层间绝缘膜27下的衬底28。衬底28例如为硅衬底等半导体衬底。绝缘膜25、26、27例如为氧化硅膜、氮化硅膜、氮氧化硅膜等，也可以为将一种或多种材料混合或积层而成的构造。
图13表示了与衬底28的表面平行且相互垂直的X方向及Y方向、以及与衬底28的表面垂直的Z方向。此处，将+Z方向作为上方向，将-Z方向作为下方向。例如，在阵列芯片23中作为第2电路区域发挥功能的存储单元阵列24位于衬底28的上方，衬底28位于存储单元阵列24的下方。-Z方向既可以与重力方向一致，也可以不与重力方向一致。
阵列芯片23具备多条字线WL、源极线BG、位线BL以及省略了图示的选择栅极，作为存储单元阵列24内的电极层。图13中包含了存储单元阵列24的阶梯构造部。贯通字线WL的柱状部CL的一端与源极线BG电连接，另一端与位线BL电连接，且在柱状部CL与字线WL的交叉部形成着存储单元。
控制电路芯片22具备多个晶体管29。各晶体管29具备：栅极电极30，介隔栅极绝缘膜设置在衬底28上；以及未图示的源极扩散层及漏极扩散层，设置在衬底28内。控制电路芯片22还具备：多个插塞31，设置在这些晶体管29的源极扩散层或漏极扩散层上；配线层32，设置在这些插塞31上，且包含多条配线；以及配线层33，设置在配线层32上，且包含多条配线。控制电路芯片22还具备：多个通孔插塞34，设置在配线层33上；以及多个金属焊垫5，在绝缘膜27内设置在通孔插塞34上。以上所述的具有第1电路区域的控制电路芯片22作为控制阵列芯片23的控制电路(逻辑电路)发挥功能。
阵列芯片23具备：多个金属焊垫8，在绝缘膜26内设置在金属焊垫5上；多个通孔插塞35，设置在金属焊垫8上；以及配线层36，设置在通孔插塞35上，且包含多条配线。各字线WL或各位线BL与配线层36内的对应的配线电连接。阵列芯片23还具备：通孔插塞37，设置在绝缘膜26内或绝缘膜25内，且设置在配线层36上；以及金属焊垫38，设置在绝缘膜25上或通孔插塞37上。
金属焊垫38作为图13所示的半导体芯片21的外部连接焊垫发挥功能，且能够经由接合线、焊锡球、金属凸块等而连接于安装衬底或其它装置。阵列芯片23还具备形成在绝缘膜25及金属焊垫38上的钝化膜39。钝化膜39具有使金属焊垫38的上表面露出的开口部P，开口部P例如是为了将接合线连接于金属焊垫38而使用的。
此外，所述各实施方式的各个构成能够组合后应用，另外也能够将一部分替换。此处，对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非旨在限定发明的范围。这些新颖的实施方式能以其它各种形态实施，可在不脱离发明的主旨的范围内进行各种省略、替换、变更等。这些实施方式或其变化包含在发明的范围或主旨中，同时包含在权利要求书所记载的发明及其均等的范围中。

Claims (15)

1.一种半导体装置，具备：
贴合衬底，具备第1芯片构成部以及贴合于所述第1芯片构成部的第2芯片构成部，所述第1芯片构成部具有设置在半导体衬底的第1金属焊垫、以及连接于所述第1金属焊垫的至少一部分的第1电路，所述第2芯片构成部具有与所述第1金属焊垫接合的第2金属焊垫、以及连接于所述第2金属焊垫的至少一部分的第2电路；以及
绝缘膜，填充在所述贴合衬底的外周部中的所述第1芯片构成部与所述第2芯片构成部的未贴合区域，且至少一部分包含选自由氮化硅及含氮碳化硅组成的群中的至少一种；且
所述贴合衬底具有以将所述外周部中的所述未贴合区域的一部分切除的方式设置的切口部；
所述绝缘膜至少填充在一部分被切除的所述未贴合区域的剩余部。
2.根据权利要求1所述的半导体装置，其中所述绝缘膜具有：第1绝缘膜，填充在沿着露出在所述未贴合区域的所述第1及第2芯片构成部的表面的所述未贴合区域的第1部分，且包含选自由氮化硅及含氮碳化硅组成的群中的至少一种；以及第2绝缘膜，填充在所述第1部分以外的所述未贴合区域的第2部分，且包含选自由氧化硅及氮氧化硅组成的群中的至少一种。
3.根据权利要求2所述的半导体装置，其中所述第2绝缘膜包含掺杂着选自由硼、磷、氟、及碳组成的群中的至少一种的所述氧化硅。
4.根据权利要求1所述的半导体装置，其中所述切口部具有阶差形状，
所述绝缘膜进而沿着所述切口部的阶差形状设置。
5.根据权利要求4所述的半导体装置，其中所述绝缘膜具有：第1绝缘膜，沿着所述切口部的所述阶差形状及所述切口部的表面设置，且包含选自由氮化硅及含氮碳化硅组成的群中的至少一种；以及第2绝缘膜，沿着所述切口部的所述阶差形状设置在所述第1绝缘膜上，且包含选自由氧化硅及氮氧化硅组成的群中的至少一种。
6.根据权利要求1所述的半导体装置，其中所述第2芯片构成部为具有所述第2电路的存储单元阵列芯片，所述第2电路具备多个存储单元、以及将所述多个存储单元连接于所述第2金属焊垫的至少一部分的第2配线层，
所述第1芯片构成部为具有所述第1电路且控制所述存储单元阵列芯片的控制电路芯片，所述第1电路具备多个晶体管、以及将所述多个晶体管连接于所述第1金属焊垫的至少一部分的第1配线层。
7.一种半导体装置，具备：
贴合衬底，具备第1芯片构成部以及贴合于所述第1芯片构成部的第2芯片构成部，所述第1芯片构成部具有设置在半导体衬底的第1金属焊垫、以及连接于所述第1金属焊垫的至少一部分的第1电路，所述第2芯片构成部具有与所述第1金属焊垫接合的第2金属焊垫、以及连接于所述第2金属焊垫的至少一部分的第2电路，所述贴合衬底具有其外周部中的所述第1芯片构成部与所述第2芯片构成部的未贴合区域、以及以将至少所述第2芯片构成部的所述未贴合区域的一部分切除的方式设置的切口部；以及
绝缘膜，至少填充在一部分被切除的所述未贴合区域的剩余部；且
所述贴合衬底中，进而与设置在所述第2芯片构成部的所述切口部对向地切除所述第1芯片构成部的未贴合区域的一部分。
8.根据权利要求7所述的半导体装置，其中所述绝缘膜进而以覆盖所述未贴合区域的一部分被切除的所述贴合衬底的残存部分的表面的方式设置。
9.根据权利要求7所述的半导体装置，其中所述绝缘膜包含选自由氧化硅、氮化硅、氮氧化硅、含氮碳化硅、及氧化铝组成的群中的至少一种。
10.根据权利要求7所述的半导体装置，其中所述第2芯片构成部为具有所述第2电路的存储单元阵列芯片，所述第2电路具备多个存储单元、以及将所述多个存储单元连接于所述第2金属焊垫的至少一部分的第2配线层，
所述第1芯片构成部为具有所述第1电路且控制所述存储单元阵列芯片的控制电路芯片，所述第1电路具备多个晶体管、以及将所述多个晶体管连接于所述第1金属焊垫的至少一部分的第1配线层。
11.一种半导体装置的制造方法，具备如下工序：
准备第1芯片构成部件以及第2芯片构成部件，所述第1芯片构成部件具有第1半导体衬底、配置在所述第1半导体衬底的第1金属焊垫、以及连接于所述第1金属焊垫的至少一部分的第1电路，所述第2芯片构成部件具有第2半导体衬底、配置在所述第2半导体衬底的第2金属焊垫、以及连接于所述第2金属焊垫的至少一部分的第2电路；
通过以将所述第1金属焊垫与所述第2金属焊垫连接的方式，将第1芯片构成部件与第2芯片构成部件贴合，来制作在外周部具有所述第1芯片构成部件与所述第2芯片构成部件的未贴合区域的贴合衬底；
在所述贴合衬底的所述未贴合区域，填充至少一部分包含选自由氮化硅及含氮碳化硅组成的群中的至少一种的绝缘膜；以及
通过将填充所述绝缘膜之前的所述贴合衬底中的所述第1芯片构成部件及所述第2芯片构成部件的至少一者的所述未贴合区域的一部分切除，形成切口部；且
所述绝缘膜至少填充在一部分被切除的所述未贴合区域的剩余部。
12.根据权利要求11所述的半导体装置的制造方法，其中所述绝缘膜的填充工序具备如下工序：在沿着露出在所述未贴合区域的所述第1及第2芯片构成部的表面的所述未贴合区域的第1部分，填充包含选自由氮化硅及含氮碳化硅组成的群中的至少一种的第1绝缘膜；以及，在所述第1部分以外的所述未贴合区域的第2部分，填充包含选自由氧化硅及氮氧化硅组成的群中的至少一种的第2绝缘膜。
13.根据权利要求12所述的半导体装置的制造方法，其中填充所述第2绝缘膜的工序具有如下工序：将掺杂着选自由硼、磷、氟、及碳组成的群中的至少一种的所述氧化硅成膜，作为所述第2绝缘膜；以及，将所述氧化硅回流焊。
14.一种半导体装置的制造方法，具备如下工序：
准备第1芯片构成部件以及第2芯片构成部件，所述第1芯片构成部件具有第1半导体衬底、配置在所述第1半导体衬底的第1金属焊垫、以及连接于所述第1金属焊垫的至少一部分的第1电路，所述第2芯片构成部件具有第2半导体衬底、配置在所述第2半导体衬底的第2金属焊垫、以及连接于所述第2金属焊垫的至少一部分的第2电路；
通过以将所述第1金属焊垫与所述第2金属焊垫连接的方式，将第1芯片构成部件与第2芯片构成部件贴合，来制作在外周部具有所述第1芯片构成部件与所述第2芯片构成部件的未贴合区域的贴合衬底；
在所述贴合衬底的所述未贴合区域，填充至少一部分包含选自由氮化硅及含氮碳化硅组成的群中的至少一种的绝缘膜；以及
在填充所述绝缘膜之后，通过将所述第1芯片构成部件及所述第2芯片构成部件的至少一者的所述未贴合区域的一部分及所述绝缘膜的一部分切除，形成切口部。
15.根据权利要求11或14所述的半导体装置的制造方法，其还具备如下工序：将所述第2芯片构成部件中的所述第2半导体衬底的至少一部分去除。
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