JP6330151B2 - 半導体装置及びその製造方法 - Google Patents

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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/808—Bonding techniques
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Description

本開示は、半導体装置及びその製造方法に関する。
近年、マルチメディア機器を実現するためのキーテクノロジであるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）技術は、データ伝送の高速化及び大容量化に向かって、着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。なかでも、素子が形成された複数の基板を基板面に垂直な方向に積層して、３次元的に配線を接続する技術が注目を集めている。
３次元方向の積層によって、素子間の抵抗及び容量成分（ＲＣ成分）を低減することができる。また、ウェハレベルでのパッケージ技術の開発が進展すれば、低コスト化も可能となる。
３次元積層構造を実現する方式の１つとして、回路が形成された基板上に、配線層を設け、２つの基板同士を配線層が対向するように張り合わせる直接接合方式がある。
例えば、従来においては、基板上に回路素子及び配線層が設けられた２つの積層体同士を張り合わせた後、積層体に設けた導電性のパッド部と接触するように、一方又は両方の積層体の裏面側から積層体の表面側の界面にまで貫通する貫通孔を設け、設けた貫通孔に導電性材料を埋め込むことにより、ウェハ同士の導通を図る構造が記載されている（例えば、特許文献１を参照）。
図８に示すように、特許文献１に記載された半導体装置は、基板１１の上に機能素子１２と配線層１３とが形成された第１積層体１０と、基板２１の上に機能素子２２と配線層２３とが形成された第２積層体２０とが、それぞれの主面が対向するように張り合わされて構成されている。機能素子１２は、絶縁膜１５に覆われており、機能素子２２は、絶縁膜２５に覆われている。
第１積層体１０の表面に位置する配線と、第２積層体２０の表面に位置する配線とは、金属接合されており、これにより、第１積層体１０と第２積層体２０とは電気的に接続されている。
また、第１積層体１０には、基板１１を貫通し、一端が配線層１３の配線と接続するように貫通電極１７が形成されている。貫通電極１７の他端は、基板１１の裏面に設けられた外部接続端子となるパッド電極１８と接続されている。
基板１１及び基板２１におけるそれぞれ機能素子１２、２２が形成された面と反対側の面には、基板の絶縁性を確保するための絶縁層１６、２６が形成されている。
この構造を用いることにより、基板の主面に垂直な方向に素子を積層させ、高密度に実装された半導体装置を実現することができる。
特開２０１２−２０４４４３号公報
しかしながら、上記の特許文献１に記載された構成では、基板上に設けられた回路面同士が近接した構造となり、積層された接合界面付近での発熱密度が高くなる。すなわち、基板上の発熱面同士が近接しているため、両基板の回路部における動作保証温度に差がある場合には、一方の基板の発熱によって、他方の基板の回路部の温度が動作保証温度以上に上昇してしまい、製品の信頼性が低下するという問題がある。
本開示は、前記の問題に鑑み、回路形成面同士が対向して直接接合された積層体において、回路部の過剰な温度上昇を抑制して、信頼性の低下を防ぐことができるようにすることを目的とする。
上記の目的を達成するため、本開示は、半導体装置を、回路面同士が対向する積層体における素子が対向する接合界面に、空間部を設ける構成とする。
具体的に、本開示の一態様に係る半導体装置は、第１基板の主面上に順次形成され、少なくとも１つの第１素子と、第１配線層と、第１接合電極を含む第１接続層とを有する第１積層体と、第２基板の主面上に順次形成され、少なくとも１つの第２素子と、第２配線層と、第２接合電極を含む第２接続層とを有する第２積層体とを備え、第１積層体と第２積層体とは、第１接合電極と第２接合電極とが互いに対向して直接接合することにより接合されており、第１積層体と第２積層体との接合界面の一部には、空間部が形成されている。
また、本開示の一態様に係る半導体装置において、空間部の周囲は、第１接続層に含まれる第１絶縁膜と、第２接続層に含まれる第２絶縁膜とによって覆われていてもよい。
また、本開示の一態様に係る半導体装置において、空間部の周囲は、第１接続層に含まれ且つ第１接合電極と同一の材料からなる第１導電膜と、第２接続層に含まれ且つ第２接合電極と同一の材料からなる第２導電膜とによって覆われていてもよい。
また、本開示の一態様に係る半導体装置において、空間部の周囲は、第１接続層に含まれる第１絶縁膜と、第１接続層に含まれ且つ第１接合電極と同一の材料からなる第１導電膜とに跨る第１領域、及び第２接続層に含まれる第２絶縁膜と、第２接続層に含まれ且つ第２接合電極と同一の材料からなる第２導電膜とに跨る第２領域とによって覆われていてもよい。
これらの場合に、第１導電膜及び第２導電膜のうちの少なくとも一方は、電気的に浮遊状態であってもよい。
本開示の一態様に係る半導体装置において、平面視において、第１素子は、空間部の下方に位置する第１配線層に形成されていてもよい。
また、本開示の一態様に係る半導体装置において、第１素子が複数配置されて１つの回路ブロックが形成されており、空間部は１つの領域として形成され、平面視において、回路ブロックは、空間部の下方に位置する第１配線層に形成されていてもよい。
また、本開示の一態様に係る半導体装置において、第１素子が複数配置されて１つの回路ブロックが形成されており、空間部は、複数の小空間部の集合体として形成され、平面視において、回路ブロックは、複数の小空間部に跨ると共に空間部の下方に位置する第１配線層に形成されていてもよい。
また、本開示の一態様に係る半導体装置において、第１素子が複数配置されて１つの回路ブロックが形成されており、空間部は、複数の溝部が格子状に形成され、平面視において、回路ブロックは、空間部の下方に位置する第１配線層に形成されていてもよい。
また、本開示の一態様に係る半導体装置において、第１基板及び第２基板のうちの少なくとも一方には、当該基板を貫通する貫通電極が設けられており、第１配線層及び第２配線層のうちの少なくとも一方は、対応する貫通電極と電気的に接続されていてもよい。
また、本開示の一態様に係る半導体装置において、第１素子及び第２素子のうちの少なくとも一方は、抵抗、容量、インダクタ、ユニポーラトランジスタ、バイポーラトランジスタ、メモリ素子及び光電変換素子のうちの少なくとも１つを含んでいてもよい。
また、本開示の一態様に係る半導体装置において、空間部の高さは、５ｎｍ以上且つ２０００ｎｍ以下であってもよい。
また、本開示の一態様に係る半導体装置において、空間部の幅は、０．１μｍ以上且つ１００μｍ以下であってもよい。
また、本開示の一態様に係る第１の半導体装置の製造方法は、第１基板の主面上に、少なくとも１つの第１素子と、第１配線層と、第１接合電極及び第１絶縁膜を含む第１接続層とが順次形成された第１積層体を形成する工程（ａ）と、第２基板の主面上に、少なくとも１つの第２素子と、第２配線層と、第２接合電極及び第２絶縁膜を含む第２接続層とが順次形成された第２積層体を形成する工程（ｂ）と、第１絶縁膜及び第２絶縁膜のうちの少なくとも一方の表面に凹部を形成する工程（ｃ）と、工程（ｃ）よりも後に、第１接続層と第２接続層とが互いに対向し、且つ、第１接合電極と第２接合電極とが互いに対向するように、第１積層体と第２積層体とを直接接合する工程（ｄ）とを備え、工程（ｄ）において、第１積層体と第２積層体との接合界面に、凹部の周囲が第１絶縁膜及び第２絶縁膜によって覆われた空間部を形成する。
また、本開示の一態様に係る第２の半導体装置の製造方法は、第１基板の主面上に、少なくとも１つの第１素子と、第１配線層と、第１接合電極、第１絶縁膜及び第１導電膜を含む第１接続層とが順次形成された第１積層体を形成する工程（ａ）と、第２基板の主面上に、少なくとも１つの第２素子と、第２配線層と、第２接合電極、第２絶縁膜及び第２導電膜を含む第２接続層とが順次形成された第２積層体を形成する工程（ｂ）と、第１導電膜及び第２導電膜のうちの少なくとも一方の表面に凹部を形成する工程（ｃ）と、工程（ｃ）よりも後に、第１接続層と第２接続層とが互いに対向し、且つ、第１接合電極と第２接合電極とが互いに対向するように、第１積層体と第２積層体とを直接接合する工程（ｄ）とを備え、工程（ｄ）において、第１積層体と第２積層体との接合界面に、凹部の周囲が第１導電膜及び第２導電膜によって覆われた空間部を形成する。
また、本開示の一態様に係る第３の半導体装置の製造方法は、第１基板の主面上に、少なくとも１つの第１素子と、第１配線層と、第１接合電極、第１絶縁膜及び第１導電膜を含む第１接続層とが順次形成された第１積層体を形成する工程（ａ）と、第２基板の主面上に、少なくとも１つの第２素子と、第２配線層と、第２接合電極、第２絶縁膜及び第２導電膜を含む第２接続層とが順次形成された第２積層体を形成する工程（ｂ）と、第１絶縁膜及び第１導電膜並びに第２絶縁膜及び第２導電膜のうちの少なくとも一方の表面に、当該絶縁膜及び当該導電膜に跨がる領域に凹部を形成する工程（ｃ）と、工程（ｃ）よりも後に、第１接続層と第２接続層とが互いに対向し、且つ、第１接合電極と第２接合電極とが互いに対向するように、第１積層体と第２積層体とを直接接合する工程（ｄ）とを備え、工程（ｄ）において、第１積層体と第２積層体との接合界面に、凹部の周囲が、第１絶縁膜及び第１導電膜並びに第２絶縁膜及び第２導電膜によって覆われた空間部を形成する。
本開示の半導体装置及びその製造方法によると、回路面同士が対向する積層体において、回路部の過剰な温度上昇を抑制して、信頼性の低下を防ぐことができる。
図１は、第１の実施形態に係る半導体装置を示す断面図である。 図２Ａは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｂは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｃは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｄは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｅは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図３は、第２の実施形態に係る半導体装置を示す断面図である。 図４Ａは、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図４Ｂは、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図５は、第３の実施形態に係る半導体装置を示す断面図である。 図６Ａは、第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図６Ｂは、第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図７Ａは、第４の実施形態に係る半導体装置における、空間部と機能素子が配置された回路ブロックとの位置関係を示す平面図である。 図７Ｂは、第４の実施形態の第１変形例を示す平面図である。 図７Ｃは、第４の実施形態の第２変形例を示す平面図である。 図８は、従来例に係る積層型の半導体装置の断面図である。
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
本明細書では、配線層とは、電圧又は電流等の電気信号を伝える導電膜（配線）と、該導電膜を他の導電膜から電気的に分離するために各導電膜の周辺の領域に形成された層間絶縁膜とを総称した積層構造であると定義する。
（第１の実施形態）
以下、第１の実施形態に係る半導体装置について、図１を参照しながら説明する。本実施形態では、積層体の界面における絶縁体の形成領域に空間部を形成する構成について説明する。
図１は、本実施形態に係る半導体装置の断面構成を模式的に示している。
図１に示すように、本実施形態に係る半導体装置は、第１積層体１００と第２積層体２００とがそれぞれの主面を対向させて張り合わされている。第１積層体１００と第２積層体２００との接合界面３００には、空間部３０１が形成されている。
まず、第１積層体１００の構成について説明する。
第１積層体１００は、半導体基板１０１と、該半導体基板１０１の上に形成された機能素子１０２、配線層１０３及び接続層１０４とを含む。
半導体基板１０１には、例えばシリコン（Ｓｉ）を用いることができる。
半導体基板１０１の主面上には、機能素子１０２である、例えば、金属−絶縁物−半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が形成されている。機能素子１０２は、ＭＩＳＦＥＴに限られず、抵抗、容量若しくはインダクタ等の受動素子、又はユニポーラトランジスタ、バイポーラトランジスタ、メモリ素子若しくは光電変換素子等の能動素子であってもよい。また、機能素子１０２は、これらのいずれか１つを含む回路ブロックを構成してもよい。
半導体基板１０１及び機能素子１０２の上には、例えば酸化シリコン（ＳｉＯ２）等からなる絶縁膜１０５を介して、配線層１０３が形成されている。配線層１０３は、導電膜１０３ａと層間絶縁膜１０３ｂとが積層されて構成されている。機能素子１０２は、金属プラグを介して、配線層１０３に形成された導電膜１０３ａと電気的に接続されている。なお、機能素子１０２を覆う絶縁膜１０５は、配線層１０３と一体とみなしてもよい。また、配線層１０３は、複数層の導電膜とそれらを分離する複数層の層間絶縁膜とを備えた多層配線構造であってもよい。
配線層１０３の上には、接続層１０４が形成されている。接続層１０４は、絶縁膜１０４ａに導電膜である接合電極１０４ｂが埋め込まれて構成されている。接合電極１０４ｂは、配線層１０３に形成された導電膜１０３ａと電気的に接続されている。接合電極１０４ｂは、多層配線と同様に、いわゆるダマシンプロセスを用いて形成してもよい。接合電極１０４ｂの材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）若しくは窒化タンタル（ＴａＮ）、又はこれらのスタック構造若しくは合金等が挙げられる。また、絶縁膜１０４ａには、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、窒素含有炭化シリコン（ＳｉＣＮ）又は酸素含有炭化シリコン（ＳｉＣＯ）等が用いられる。接続層１０４における絶縁膜１０４ａの一部の領域には、後に説明する空間部３０１を形成するための凹部が形成されている。
半導体基板１０１の機能素子１０２が配置された面とは反対側の面には、例えばＳｉＯ２又はＳｉＮ等からなる絶縁膜１０６が設けられて、半導体基板１０１の絶縁性が確保されている。
裏面の絶縁膜１０６の開口部には、外部接続端子となるパッド電極１０８が形成されている。パッド電極１０８と配線層１０３とは、半導体基板１０１を貫通する貫通電極１０７によって電気的に接続されている。貫通電極１０７は、いわゆるシリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と同様に形成することができる。従って、貫通電極１０７には、例えば、Ｗ、ポリシリコン、Ｃｕ、Ａｌ、Ａｕ、Ｓｎ、Ｔｉ、ＴｉＮ、Ｔａ若しくはＴａＮ、又はこれらのスタック構造若しくは合金等を用いることができる。
次に、第２積層体２００の構成について説明する。
第２積層体２００は、半導体基板２０１と、該半導体基板２０１の上に形成された機能素子２０２、配線層２０３及び接続層２０４とを含む。
半導体基板２０１には、例えばシリコン（Ｓｉ）を用いることができる。
半導体基板２０１の主面上には、機能素子２０２、例えば、メモリ素子が形成されている。機能素子２０２は、メモリ素子に限られず、抵抗、容量若しくはインダクタ等の受動素子、又はユニポーラトランジスタ、バイポーラトランジスタ、ＭＩＳＦＥＴ若しくは光電変換素子等の能動素子であってもよい。また、機能素子２０２は、これらのいずれか１つを含む回路ブロックを構成してもよい。
半導体基板２０１及び機能素子２０２の上には、例えばＳｉＯ２等からなる絶縁膜２０５を介して、配線層２０３が形成されている。配線層２０３は、導電膜２０３ａと層間絶縁膜２０３ｂとが積層されて構成されている。機能素子２０２は、金属プラグを介して、配線層２０３に形成された導電膜２０３ａと電気的に接続されている。なお、機能素子２０２を覆う絶縁膜２０５は、配線層２０３と一体とみなしてもよい。また、配線層２０３は複数層の導電膜とそれらを分離する複数層の層間絶縁膜とを備えた多層配線構造であっても構わない。
配線層２０３の上には、接続層２０４が形成されている。接続層２０４は、絶縁膜２０４ａに導電膜である接合電極２０４ｂを埋め込まれて構成されている。接合電極２０４ｂは、配線層２０３に形成された導電膜２０３ａと電気的に接続されている。接合電極２０４ｂは、多層配線と同様に、いわゆるダマシンプロセスを用いて形成してもよい。接合電極２０４ｂの材料としては、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ若しくはＴａＮ、又はこれらのスタック構造若しくは合金等が挙げられる。また、絶縁膜２０４ａには、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮ又はＳｉＣＯ等が用いられる。接続層２０４における絶縁膜２０４ａの一部の領域には、後に説明する空間部３０１を形成するための凹部が形成されている。
半導体基板２０１の機能素子２０２が配置された面とは反対側の面には、例えばＳｉＯ２又はＳｉＮ等からなる絶縁膜２０６が設けられて、半導体基板２０１の絶縁性が確保されている。
第１積層体１００における接続層１０４側の主面は、第２積層体２００における接続層２０４側の主面と重ね合わせられている。これら重ね合わされた界面において直接接合されている。
この直接接合は、例えば、プラズマ接合により行うことができる。但し、プラズマ接合に限られず、金属接合、又はガラスの陽極接合を用いてもよい。この接合により、第１積層体１００と第２積層体２００とは、それぞれの接続層１０４、２０４を介して電気的に接続される。
本実施形態においては、第１積層体１００の接続層１０４及び第２積層体２００の接続層２０４には、それぞれの互いに対向する領域の一部に予め凹部が設けられている。従って、直接接合を行う際に、互いに対向する凹部によって空間部３０１が形成される。形成された空間部３０１においては、第１積層体１００と第２積層体２００とは接触しない。ここでは、接続層１０４、２０４における互いに対向する領域にそれぞれ凹部を設けたが、２つの凹部は必ずしも対向している必要はない。また、平面視における凹部の形状も同一の形状でなくてもよい。空間部３０１は、例えば、高さが５ｎｍ以上且つ２０００ｎｍ以下であってもよい。また、空間部３０１の幅は、例えば、０．１μｍ以上且つ１００μｍ以下であってもよい。空間部３０１には、例えば、窒素（Ｎ２）が充填されていてもよく、アルゴン（Ａｒ）等の不活性気体が充填されていてもよい。また、真空であってもよい。
窒素又はアルゴン等の気体は、接続層１０４、２０４を構成する絶縁膜１０４ａ、２０４ａ及び接合電極１０４ｂ、２０４ｂを構成する金属と比べると、熱伝導率が２〜４桁だけ小さく、断熱性に優れている。このため、接続層１０４、２０４の界面に空間部３０１を設けることにより、例えば機能素子１０２の動作による発熱が生じた場合でも、空間部３０１も設けない場合と比べて、機能素子２０２に熱が伝わることを抑制することができる。
次に、本実施形態に係る半導体装置の製造方法について、図２Ａ〜図２Ｅを用いて説明する。
まず、図２Ａに示すように、半導体基板１０１の主面上に機能素子１０２及び絶縁膜１０５と、配線層１０３とを設けた第１積層体１００と、半導体基板２０１の主面上に機能素子２０２及び絶縁膜２０５と、配線層２０３とを設けた第２積層体２００とを準備する。第１積層体１００及び第２積層体２００は、公知の種々の方法により製造してよく、その手法は特に限定されない。例えば、配線層１０３は、層間絶縁膜１０３ｂに、いわゆるダマシンプロセスを用いて導電膜１０３ａを形成することができる。配線層２０３においても、配線層１０３と同様に形成することができる。
次に、図２Ｂに示すように、第１積層体１００の配線層１０３の上に、例えば化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮ又はＳｉＣＯ等からなる絶縁膜を堆積する。さらに、いわゆるダマシンプロセスを用いて接合電極１０４ｂを設け、絶縁膜１０４ａと接合電極１０４ｂとからなる接続層１０４を形成する。接合電極１０４ｂを構成する金属には、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ又はＴａＮ等を用いることができる。同様にして、第２積層体２００においても、絶縁膜２０４ａと接合電極２０４ｂとからなる接続層２０４を形成する。
次に、図２Ｃに示すように、例えば、第１積層体１００における接続層１０４の絶縁膜１０４ａで且つ機能素子１０２の上方の領域に、リソグラフィ法及びドライエッチング法等により、空間部３０１を構成する凹部１０９を形成する。同様に、第２積層体２００においても、接続層２０４の絶縁膜２０４ａで且つ機能素子２０２の下方の領域に、凹部２０９を形成する。ここで、一例として、第１積層体１００の凹部１０９と第２積層体２００の凹部２０９とは、接合時に、互いに対向する位置に配置する。
次に、図２Ｄに示すように、第１積層体１００の接続層１０４と、第２積層体２００の接続層２０４とを重ね合わせて、直接接合する。
ここで、直接接合の工程について詳述する。まず、第１積層体の接続層１０４の表面及び第２積層体２００の接続層２０４の表面に対して、それぞれ還元処理を施して、接合電極１０４ｂ及び接合電極２０４ｂの各表面に形成された酸化膜（自然酸化膜）を除去する。これにより、各接合電極１０４ｂ、２０４ｂの表面に清浄な金属を露出させる。なお、還元処理としては、例えば、蟻酸（ＨＣＯＯＨ）若しくはフッ酸（ＨＦ）等の薬液を用いたウェットエッチング処理、又は例えばアルゴン（Ａｒ）、アンモニア（ＮＨ３）若しくは水素（Ｈ２）等のプラズマを用いたドライエッチング処理を用いればよい。
その後、第１積層体１００と第２積層体２００とを貼り合わせて加圧することにより、絶縁膜１０４ａと絶縁膜２０４ａとを接合する。さらに、加圧した状態で、例えばホットプレート又は急速加熱（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等の加熱装置を用いて積層体１００及び積層体２００を加熱する。
具体的には、積層体１００、２００を、例えば大気圧の窒素雰囲気中、又は真空中において、約１００℃〜４００℃で、５分から２時間程度加熱する。これにより、接合電極１０４ｂと接合電極２０４ｂとが接合されて一体化する。なお、接合界面における絶縁膜１０４ａと絶縁膜２０４ａとは、同一の絶縁性材料によって構成されていることが好ましい。また、接合界面における接合電極１０４ｂと接合電極２０４ｂとは、同一の金属材料によって構成されていることが好ましい。上記により、第１積層体１００と第２積層体２００とは電気的に接続される。
一方、絶縁膜１０４ａ、２０４ａは、凹部１０９、２０９が設けられた領域が接合せず、空間部３０１が形成される。例えば、窒素雰囲気で接合を行うことにより、空間部３０１には窒素（Ｎ２）が充填される。なお、図示は省略するが、接合後には、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）又はバックグラインディング（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）等により、半導体基板１０１の裏面を所定の厚さになるまで研削する。
次に、図２Ｅに示すように、例えば、リソグラフィ法及びドライエッチング法等を用いて、半導体基板１０１を貫通し、配線又は接合電極１０４ｂに達する貫通孔を形成する。その後、ＣＶＤ法等により、ＳｉＯ２、ＳｉＮ又はＳｉＯＮ等からなる絶縁膜（図示せず）を貫通孔の壁面上に形成して、半導体基板１０１との絶縁性を確保する。なお、貫通孔の底部に堆積した上述の絶縁性材料は、例えば電子ビーム等により除去する。その後、貫通孔の内部を、例えばＷ、ポリシリコン、Ｃｕ、Ａｌ、Ａｕ、Ｓｎ、Ｔｉ、ＴｉＮ、Ｔａ又はＴａＮ等の導電性材料により埋め込む。これにより、貫通電極１０７が形成される。
続いて、半導体基板１０１の機能素子１０２が配置された面とは反対側の面に、例えばＳｉＯ２、ＳｉＮ又はＳｉＯＮ等からなる絶縁膜１０６を形成して、半導体基板１０１に対する絶縁性を確保する。その後、例えばアルミニウム（Ａｌ）等により、絶縁膜１０６を貫通して貫通電極１０７と電気的に接続されるパッド電極１０８を形成する。
なお、半導体基板２０１の機能素子２０２が配置された面とは反対側の面に設ける絶縁膜２０６は、第２積層体２００を接合する前に予め形成してもよく、また、接合を行った後に形成してもよく、特に限定されない。
さらに、図示はしていないが、第２積層体２００を構成する半導体基板２０１に対しても、第１積層体１００の半導体基板１０１に形成した貫通電極１０７と同様の貫通電極を形成してもよい。
以上のようにして、図１に記載した本実施形態に係る半導体装置を形成することができる。
以上に説明したように、積層体１００及び積層体２００の主面に垂直な方向から見て、この空間部３０１を機能素子１０２、２０２とそれぞれ重なるように配置することにより、機能素子１０２の発熱によって機能素子２０２の温度が動作保証温度以上に上昇することを防ぐことが可能となる。
なお、本実施形態においては、空間部３０１を形成するための凹部を第１積層体１００及び第２積層体２００の両方に設ける構成としているが、これに限られず、いずれか一方にのみ凹部を設ける構成としてもよい。いずれか一方にのみ凹部を設ける場合は、第１積層体１００及び第２積層体２００の両方に凹部を設ける場合と比べて、製造工程を削減することができる。また、両方の凹部を重ね合わせるためのアライメント工程が不要となる。
（第２の実施形態）
以下、第２の実施形態に係る半導体装置ついて、図３を参照しながら説明する。本実施形態では、積層体の界面における導電膜の形成領域に空間部を形成する場合について説明する。
図３は、本実施形態に係る半導体装置の断面構成を模式的に示している。
図３に示すように、本実施形態に係る半導体装置は、第１積層体１００と第２積層体２００とがそれぞれの主面を対向させて張り合わされている。第１積層体１００と第２積層体２００との接合界面３００には、空間部３０１が形成されている。
第１積層体１００と第２積層体２００との基本的な構成は、第１の実施形態と同様である。
本実施形態においては、空間部３０１を、接続層１０４、２０４に形成された各導電膜１０４ｃ、２０４ｃに設ける構成とする。各導電膜１０４ｃ、２０４ｃの少なくとも一方は、配線層１０３、２０３とは電気的に接続されなくてもよい。
次に、本実施形態に係る半導体装置の製造方法について、図４Ａ、図４Ｂを参照しながら説明する。
まず、図４Ａに示すように、半導体基板１０１の主面上に機能素子１０２及び絶縁膜１０５と、配線層１０３とを設けた第１積層体１００と、半導体基板２０１の主面上に機能素子２０２及び絶縁膜２０５と、配線層２０３とを設けた第２積層体２００とを準備する。各積層体１００、２００は、公知の種々の方法により製造してよく、その手法は特に限定されない。
次に、図４Ｂに示すように、第１積層体１００の配線層１０３の上に、例えばＣＶＤ法等により、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮ又はＳｉＣＯ等からなる絶縁膜を堆積する。さらに、いわゆるダマシンプロセスを用いて接合電極１０４ｂと導電膜１０４ｃとを設け、絶縁膜１０４ａと複数の接合電極１０４ｂと導電膜１０４ｃとからなる接続層１０４を形成する。接合電極１０４ｂ及び導電膜１０４ｃは同一の材料によって構成されており、これらを構成する金属には、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ又はＴａＮ等を用いることができる。このとき、導電膜１０４ｃは、その平面積を接合電極１０４ｂの平面積よりも大きくする。これにより、ダマシンプロセスにおけるメタルＣＭＰ工程において、導電膜１０４ｃに意図的にディッシングを発生させることができ、凹部１０９を確実に形成することができる。同様にして、第２積層体２００においても、絶縁膜２０４ａと、接合電極２０４ｂと、絶縁膜２０４ａの凹部２０９に設けられた導電膜２０４ｃとからなる接続層２０４を形成する。
これ以降は、第１の実施形態に係る製造方法の、図２Ｄ以降に示した製造工程と同様の製造工程を経て、図３に記載の本実施形態に係る半導体装置を得ることができる。
本実施形態と第１の実施形態との相違点は、本実施形態では、接合界面３００に設けられた空間部３０１が、それぞれ接続層１０４、２０４に設けられた導電膜１０４ｃ、２０４ｃに形成されている点である。導電膜１０４ｃ、２０４ｃは、接合電極１０４ｂ、２０４ｂと同一の金属材料によって構成されていてもよい。この場合は、ダマシンプロセスを用いて接合電極１０４ｂ、２０４ｂと同時に形成することができる。
この際、上述したように、凹部１０９、２０９を形成する導電膜１０４ｃ、２０４ｃの平面積は、接合電極１０４ｂ、２０４ｂの平面積よりも大きく形成されていることが好ましい。
また、上述したように、導電膜１０４ｃ、２０４ｃの少なくとも一方は、第１積層体１００と第２積層体２００とを電気的に接続しなくてもよい。従って、導電膜１０４ｃ、２０４ｃのそれぞれは配線層１０３、２０３と電気的に接続される必要はない。このため、導電膜１０４ｃ、２０４ｃは、電気的に浮遊状態となることが望ましい。
なお、本実施形態においては、空間部３０１を形成するための凹部１０９、２０９を第１積層体１００及び第２積層体２００のそれぞれに設ける構成としているが、これに限られず、いずれか一方にのみ凹部を設ける構成としてもよい。
このように、本実施形態においても、第１積層体１００と第２積層体２００との接合界面３００において、断熱性が高い空間部３０１を設けているので、機能素子１０２の発熱による、機能素子２０２の過剰な温度上昇を抑制することができる。
（第３の実施形態）
以下、第３の実施形態に係る半導体装置ついて、図５を参照しながら説明する。本実施形態では、積層体の界面における絶縁膜の形成領域と導電膜の形成領域とに跨って空間部を形成する場合について説明する。
図５は、本実施形態に係る半導体装置の断面構成を示している。
図５に示すように、本実施形態に係る半導体装置は、第１積層体１００と第２積層体２００とがそれぞれの主面を対向させて張り合わされている。第１積層体１００と第２積層体２００との接合界面３００には、空間部３０１が形成されている。
第１積層体１００と第２積層体２００との基本的な構成は、第１の実施形態と同様である。
本実施形態においては、接続層１０４、２０４において、絶縁膜１０４ａに複数の導電膜１０４ｃが、絶縁膜２０４ａに複数の導電膜２０４ｃが、それぞれ形成され、この複数の導電膜１０４ｃ、２０４ｃに跨るように空間部３０１を設ける構成とする。なお、各導電膜１０４ｃ、２０４ｃの少なくとも一方は、配線層１０３、２０３とは電気的に接続されなくてもよい。
以下、本実施形態の製造方法について、図６Ａ〜図６Ｂを参照しながら説明する。
まず、図６Ａに示すように、半導体基板１０１の主面上に機能素子１０２及び絶縁膜１０５と、配線層１０３とを設けた第１積層体１００と、半導体基板２０１の主面上に機能素子２０２及び絶縁膜２０５と、配線層２０３とを設けた第２積層体２００とを準備する。各積層体１００、２００は、公知の種々の方法により製造してよく、その手法は特に限定されない。
次に、図６Ｂに示すように、第１積層体１００の配線層１０３の上に、例えばＣＶＤ法等により、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮ又はＳｉＣＯ等の絶縁膜を堆積する。さらに、いわゆるダマシンプロセスを用いて接合電極１０４ｂと複数の導電膜１０４ｃとを設け、絶縁膜１０４ａと接合電極１０４ｂと複数の導電膜１０４ｃとからなる接続層１０４を形成する。接合電極１０４ｂ及び導電膜１０４ｃは同一の材料によって構成されており、これらを構成する金属には、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ又はＴａＮ等を用いることができる。このとき、例えば、互いに隣接する導電膜１０４ｃ同士の間隔を、互いに隣接する接合電極１０４ｂ同士の間隔よりも小さくする。これにより、ダマシンプロセスにおけるメタルＣＭＰ工程において、各導電膜１０４ｃに意図的にエロージョンを発生させることができ、凹部１０９を確実に形成することができる。同様にして、第２積層体２００においても、絶縁膜２０４ａと、接合電極２０４ｂと、凹部２０９が設けられた導電膜２０４ｃからなる接続層２０４を形成する。
これ以降は、第１の実施形態に係る製造方法の、図２Ｄ以降に示した製造工程と同様の製造工程を経て、図５に記載の本実施形態に係る半導体装置を得ることができる。本実施形態においては、接続層１０４、２０４において、絶縁膜１０４ａに複数の導電膜１０４ｃが、絶縁膜２０４ａに複数の導電膜２０４ｃが、それぞれ形成され、この複数の導電膜１０４ｃ、２０４ｃに跨るように空間部３０１を設ける構成とする。
本実施形態と第１の実施形態及び第２の実施形態との相違点は、本実施形態では、接合界面３００に設けられた空間部３０１が、絶縁膜１０４ａと絶縁膜１０４ａ間に複数形成された導電膜１０４ｃ、絶縁膜２０４ａと絶縁膜２０４ａ間に複数形成された２０４ｃ、それぞれに跨って形成されている点である。ここで、導電膜１０４ｃ、２０４ｃは、それぞれ接合電極１０４ｂ、２０４ｂと同一の金属材料によって構成されていてもよい。この場合は、ダマシンプロセスを用いて接合電極１０４ｂ、２０４ｂとそれぞれ同時に形成することができる。
また、導電膜１０４ｃ、２０４ｃは、接合電極１０４ｂ、２０４ｂと比べて微細な寸法で形成する。さらに、凹部１０９、２０９を形成する領域には、その平面視において、互いに隣接する導電膜１０４ｃ、２０４ｃ同士の間隔を、互いに隣接する接合電極１０４ｂ、２０４ｂ同士の間隔よりも、小さくすることが好ましい。
上述したように、導電膜１０４ｃ、２０４ｃの少なくとも一方は、各積層体１００、２００と電気的に接続しなくてもよい。従って、導電膜１０４ｃ、２０４ｃのそれぞれは配線層１０３、２０３と電気的に接続される必要はない。このため、導電膜１０４ｃ、２０４ｃは、電気的に浮遊状態となることが望ましい。
なお、本実施形態においては、空間部３０１を形成するための凹部１０９、２０９を第１積層体１００及び第２積層体２００の両方に設ける構成としているが、これに限られず、いずれか一方にのみ凹部を設ける構成としてもよい。
このように、本実施形態においても、第１積層体１００と第２積層体２００との接合界面３００において、断熱性が高い空間部３０１を設けているので、機能素子１０２の発熱による、機能素子２０２の過剰な温度上昇を抑制することができる。
（第４の実施形態）
以下、本開示の第４の実施形態とその変形例について、図７Ａ〜図７Ｃを参照しながら説明する。本実施形態では、複数の素子を組み合わせて形成される回路ブロックと、２つの積層体の接合界面に設けられた空間部とが互いに重ね合わせられる領域の構成について、第１の実施形態に記載した２つの積層体を一例として説明する。なお、第２の実施形態及び第３の実施形態に対しても同様に、第４の実施形態を適用することができる。
まず、図７Ａを用いて、空間部３０１と機能素子との平面視での位置関係について説明する。図７Ａは、図１に示す積層型半導体装置の空間部３０１と1つ以上の機能素子２０２（図示せず）を含む１つの回路ブロック３０２との平面視での位置関係を示している。
図７Ａに示す例では、１つの空間部３０１が、１つ以上の機能素子を含む１つの回路ブロック３０２の全体を覆うように形成されている。すなわち、１つの空間部３０１の平面外形が１つの回路ブロック３０２の平面外形よりも大きい。
なお、本実施形態において、１つの空間部３０１および回路ブロック３０２の平面形状を四角形としたが、これに限られず、各々、凸凹を備えた外形や他の多角形等でもよい。
（第４の実施形態の第１変形例）
次に、図７Ｂに示す第１変形例では、それぞれ回路ブロック３０２よりも平面積が小さい複数の空間部（小空間部）３０１が、１つ以上の機能素子を含む１つの回路ブロック３０２の形成領域の全体を覆うように形成されている。この場合、複数の空間部３０１を合わせた面積の空間部形成領域３０１Ａに対する面積率を高くすることにより、断熱性を確保しながら、回路ブロック３０２と対向する領域にも、所定の間隔で絶縁膜（図示せず）を形成することができる。このため、図１に示す接続層１０４、２０４の互いの接合強度を向上することができる。ここで、空間部形成領域３０１Ａとは、複数の空間部３０１が設けられた全領域をいう。
なお、本変形例においては、各空間部３０１の平面形状を四角形としたが、これに限られず、他の多角形、又は円形、楕円形若しくは長円形等でもよい。
（第４の実施形態の第２変形例）
次に、図７Ｃに示す第２変形例では、それぞれが互いに交差する複数の溝部が格子状に形成された空間部３０１が、１つ以上の機能素子を含む１つの回路ブロック３０２の形成領域の全体を覆うように形成されている。この場合、例えば、空間部３０１を形成するための凹部を一方向に長い溝状に形成し、該溝状の凹部の平面内での形成方向を第１積層体と第２積層体とで異ならせることによって、互いの位置が異なる格子状の空間部を形成してもよい。
本変形例においても、図７Ｂの例と同様に、複数の空間部３０１を合わせた面積の空間部形成領域３０１Ａに対する面積率を高くすることにより、断熱性を確保しながら、回路ブロック３０２と対向する領域にも、所定の間隔で絶縁膜（図示せず）を形成することができる。このため、図１に示す接続層１０４、２０４の互いの接合強度を向上することができる。
以上のように、本出願において開示する技術の例示として、第１〜第４の実施形態およびその変形例について説明した。本開示はこれに限定されることなく、請求の範囲に記載した本技術の要旨を逸脱しない限りにおいて、考えられる種々の形態を含む。すなわち、請求の範囲またはその均等の範囲において、適宜、変更、置き換え、付加、省略などを行うことができ、また、上記第１〜第４の実施形態および変形例で説明した各構成を組み合わせて、新たな実施の形態とすることも可能である。
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
本開示の半導体装置及びその製造方法は、３次元積層構造に有用であり、特に回路形成面同士が対向して直接接合により接合された多層構造を有する半導体装置及びその製造方法等に有用である。
１００ 第１積層体
１０１，２０１ 半導体基板
１０２，２０２ 機能素子
１０３，２０３ 配線層
１０３ａ，２０３ａ 導電膜
１０３ｂ，２０３ｂ 層間絶縁膜
１０４，２０４ 接続層
１０４ａ，２０４ａ 絶縁膜
１０４ｂ，２０４ｂ 接合電極
１０４ｃ，２０４ｃ 導電膜
１０５，２０５ 絶縁膜
１０６，２０６ 絶縁膜
１０７ 貫通電極
１０８ パッド電極
１０９，２０９ 凹部
２００ 第２積層体
３００ 接合界面
３０１ 空間部
３０１Ａ 空間部形成領域
３０２ 回路ブロック

Claims (15)

  1. 第１基板と、前記第１基板の主面上に順次形成された、第１素子と、第１配線層と、第１接合電極を含む第１接続層とを有する第１積層体と、
    第２基板と、前記第２基板の主面上に順次形成された、第２素子と、第２配線層と、第２接合電極を含む第２接続層とを有する第２積層体とを備え、
    前記第１積層体と前記第２積層体とは、前記第１接合電極と前記第２接合電極とが互いに対向して直接接合することにより接合されており、
    前記第１積層体と前記第２積層体との接合界面の一部には、前記第１接続層に含まれる第１絶縁膜と、前記第２接続層に含まれる第２絶縁膜とによって、その周囲が囲われた空間部が形成されている半導体装置。
  2. 第１基板と、前記第１基板の主面上に順次形成された、第１素子と、第１配線層と、第１接合電極を含む第１接続層とを有する第１積層体と、
    第２基板と、前記第２基板の主面上に順次形成された、第２素子と、第２配線層と、第２接合電極を含む第２接続層とを有する第２積層体とを備え、
    前記第１積層体と前記第２積層体とは、前記第１接合電極と前記第２接合電極とが互いに対向して直接接合することにより接合されており、
    前記第１積層体と前記第２積層体との接合界面の一部には、前記第１接続層に含まれ且つ前記第１接合電極と同一の材料からなる第１導電膜と、前記第２接続層に含まれ且つ前記第２接合電極と同一の材料からなる第２導電膜とによって、その周囲全体が囲われた空間部が形成されており、
    前記第１導電膜及び前記第２導電膜のうちの少なくとも一方は、電気的に浮遊状態である半導体装置。
  3. 第１基板と、前記第１基板の主面上に順次形成された、第１素子と、第１配線層と、第１接合電極を含む第１接続層とを有する第１積層体と、
    第２基板と、前記第２基板の主面上に順次形成された、第２素子と、第２配線層と、第２接合電極を含む第２接続層とを有する第２積層体とを備え、
    前記第１積層体と前記第２積層体とは、前記第１接合電極と前記第２接合電極とが互いに対向して直接接合することにより接合されており、
    前記第１積層体と前記第２積層体との接合界面の一部には、前記第１接続層に含まれる第１絶縁膜と、前記第１接続層に含まれ且つ前記第１接合電極と同一の材料からなる第１導電膜とに跨る第１領域、及び前記第２接続層に含まれる第２絶縁膜と、前記第２接続層に含まれ且つ前記第２接合電極と同一の材料からなる第２導電膜とに跨る第２領域とによって、その周囲全体が囲われた空間部が形成されている半導体装置。
  4. 前記第１導電膜及び前記第２導電膜のうちの少なくとも一方は、電気的に浮遊状態である請求項３に記載の半導体装置。
  5. 平面視において、前記第１素子は、当該第１素子が前記空間部の下方に位置するように、前記第１配線層に形成されている請求項１〜４のうちのいずれか１項に記載の半導体装置。
  6. 前記第１素子が複数配置されて１つの回路ブロックが形成されており、
    前記空間部は１つの領域として形成され、
    平面視において、前記回路ブロックは、当該回路ブロックが前記空間部の下方に位置するように、前記第１配線層に形成されている請求項１〜４のうちのいずれか１項に記載の半導体装置。
  7. 第１基板と、前記第１基板の主面上に順次形成された、第１素子と、第１配線層と、第１接合電極を含む第１接続層とを有する第１積層体と、
    第２基板と、前記第２基板の主面上に順次形成された、第２素子と、第２配線層と、第２接合電極を含む第２接続層とを有する第２積層体とを備え、
    前記第１積層体と前記第２積層体とは、前記第１接合電極と前記第２接合電極とが互いに対向して直接接合することにより接合されており、
    前記第１積層体と前記第２積層体との接合界面の一部には、空間部が形成されており、
    前記第１素子が複数配置されて１つの回路ブロックが形成されており、
    前記空間部は、複数の小空間部の集合体として形成され、
    平面視において、前記回路ブロックは、前記複数の小空間部に跨ると共に前記空間部の下方に位置する前記第１配線層に形成されている半導体装置。
  8. 第１基板と、前記第１基板の主面上に順次形成された、第１素子と、第１配線層と、第１接合電極を含む第１接続層とを有する第１積層体と、
    第２基板と、前記第２基板の主面上に順次形成された、第２素子と、第２配線層と、第２接合電極を含む第２接続層とを有する第２積層体とを備え、
    前記第１積層体と前記第２積層体とは、前記第１接合電極と前記第２接合電極とが互いに対向して直接接合することにより接合されており、
    前記第１積層体と前記第２積層体との接合界面の一部には、空間部が形成されており、
    前記第１素子が複数配置されて１つの回路ブロックが形成されており、
    前記空間部は、複数の溝部が格子状に形成され、
    前記格子状に形成された複数の溝部は全体として閉鎖空間を形成し、
    平面視において、前記回路ブロックは、当該回路ブロックが前記空間部の下方に位置するように、前記第１配線層に形成されている半導体装置。
  9. 前記第１基板及び前記第２基板のうちの少なくとも一方には、当該基板を貫通する貫通電極が設けられており、
    前記第１配線層及び前記第２配線層のうちの少なくとも一方は、対応する前記貫通電極と電気的に接続されている請求項１〜８のうちいずれか１項に記載の半導体装置。
  10. 前記第１素子及び前記第２素子のうちの少なくとも一方は、抵抗、容量、インダクタ、ユニポーラトランジスタ、バイポーラトランジスタ、メモリ素子及び光電変換素子のうちの少なくとも１つを含む請求項１〜９のうちいずれか１項に記載の半導体装置。
  11. 前記空間部の高さは、５ｎｍ以上且つ２０００ｎｍ以下である請求項１〜１０のうちいずれか１項に記載の半導体装置。
  12. 前記空間部の幅は、０．１μｍ以上且つ１００μｍ以下である請求項１〜１１のうちいずれか１項に記載の半導体装置。
  13. 第１基板の主面上に、少なくとも１つの第１素子と、第１配線層と、第１接合電極及び第１絶縁膜を含む第１接続層とが順次形成された第１積層体を形成する工程（ａ）と、
    第２基板の主面上に、少なくとも１つの第２素子と、第２配線層と、第２接合電極及び第２絶縁膜を含む第２接続層とが順次形成された第２積層体を形成する工程（ｂ）と、
    前記第１絶縁膜及び前記第２絶縁膜のうちの少なくとも一方の表面に凹部を形成する工程（ｃ）と、
    前記工程（ｃ）よりも後に、前記第１接続層と前記第２接続層とが互いに対向し、且つ、前記第１接合電極と前記第２接合電極とが互いに対向するように、前記第１積層体と前記第２積層体とを直接接合する工程（ｄ）とを備え、
    前記工程（ｄ）において、前記第１積層体と前記第２積層体との接合界面に、前記凹部の周囲が前記第１絶縁膜及び第２絶縁膜によって覆われた空間部を形成する半導体装置の製造方法。
  14. 第１基板の主面上に、少なくとも１つの第１素子と、第１配線層と、第１接合電極、第１絶縁膜及び第１導電膜を含む第１接続層とが順次形成された第１積層体を形成する工程（ａ）と、
    第２基板の主面上に、少なくとも１つの第２素子と、第２配線層と、第２接合電極、第２絶縁膜及び第２導電膜を含む第２接続層とが順次形成された第２積層体を形成する工程（ｂ）と、
    前記第１導電膜及び前記第２導電膜のうちの少なくとも一方の表面に凹部を形成する工程（ｃ）と、
    前記工程（ｃ）よりも後に、前記第１接続層と前記第２接続層とが互いに対向し、且つ、前記第１接合電極と前記第２接合電極とが互いに対向するように、前記第１積層体と前記第２積層体とを直接接合する工程（ｄ）とを備え、
    前記工程（ｄ）において、前記第１積層体と前記第２積層体との接合界面に、前記凹部の周囲全体が前記第１導電膜及び前記第２導電膜によって覆われた空間部を形成し、
    前記第１導電膜及び前記第２導電膜のうちの少なくとも一方は、電気的に浮遊状態である半導体装置の製造方法。
  15. 第１基板の主面上に、少なくとも１つの第１素子と、第１配線層と、第１接合電極、第１絶縁膜及び第１導電膜を含む第１接続層とが順次形成された第１積層体を形成する工程（ａ）と、
    第２基板の主面上に、少なくとも１つの第２素子と、第２配線層と、第２接合電極、第２絶縁膜及び第２導電膜を含む第２接続層とが順次形成された第２積層体を形成する工程（ｂ）と、
    前記第１絶縁膜及び前記第１導電膜並びに前記第２絶縁膜及び前記第２導電膜のうちの少なくとも一方の表面に、当該絶縁膜及び当該導電膜に跨がる領域に凹部を形成する工程（ｃ）と、
    前記工程（ｃ）よりも後に、前記第１接続層と前記第２接続層とが互いに対向し、且つ、前記第１接合電極と前記第２接合電極とが互いに対向するように、前記第１積層体と前記第２積層体とを直接接合する工程（ｄ）とを備え、
    前記工程（ｄ）において、前記第１積層体と前記第２積層体との接合界面に、前記凹部の周囲全体が、前記第１絶縁膜及び前記第１導電膜並びに前記第２絶縁膜及び前記第２導電膜によって覆われた空間部を形成する半導体装置の製造方法。
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