JP2015023235A - 半導体装置及びその製造方法 - Google Patents

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connection electrodes
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connection
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村 賢 朗 中
Kenro Nakamura
村 賢 朗 中
澤 弘 和 江
Hirokazu Ezawa
澤 弘 和 江
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Toshiba Corp
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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Abstract

【課題】デバイス基板面内での接続電極間のピッチをより狭くしつつ、デバイス基板間の接続電極の接合の強度を高めることができる半導体装置及びその形成方法を提供する。【解決手段】第１の半導体基板１に開口部を形成し、開口部に第１の金属を埋め込み、第１の金属と比べて、第１の半導体基板１上の開口部周囲の領域の研磨レートが大きくなる条件で化学的機械研磨することにより、第１の半導体基板１から突出した形状を持つ第１の接続電極１０２を形成し、第１の半導体基板１と、第２の接続電極２０２が設けられた第２の半導体基板２とを、第１及び第２の接続電極１０２、２０２が向かい合うように積層し、加圧及び加熱することにより、第１及び第２の接続電極１０２、２０２を拡散接合する。【選択図】図４

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置の高密度化・高機能化の実現のために、デバイスを立体的な構成にすること、すなわち、半導体装置の３次元積層が開発されている。３次元積層の形成方法の１つとして、チップとチップとを積み重ね、チップに設けられた電極同士を直接的に接続する方法がある。この方法における電極としては、ＴＳＶ（Ｔｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）が用いられる。従来、ＴＳＶの端部に、低融点金属による凸部、すなわち、バンプを形成し、このバンプを溶融させて溶融接合を行っていた。このような方法はマイクロバンプ法と呼ばれる。
このマイクロバンプ法においては、バンプを溶融させた際のバンプのはみ出しにより、隣り合うＴＳＶ間がショートすることがある。従って、チップ面内のＴＳＶ間のピッチを狭くすることに限界があった。
特開２０１２−２０４４４３号公報 特開２０１１−５２６０８１号公報 特開２００１−６８６１８号公報 特開２０１０−１０３５３３号公報 特開２０１１−１８７８２３号公報 特開２０１１−２４３６８９号公報
本発明は、デバイス基板面内での接続電極間のピッチをより狭くしつつ、デバイス基板間の接続電極の接合の強度を高めることができる半導体装置及びその形成方法を提供するものである。
本発明の実施形態によれば、半導体装置の製造方法は、第１の半導体基板に開口部を形成し、前記開口部に第１の金属を埋め込み、前記第１の金属と比べて、前記第１の半導体基板上の前記開口部周囲の領域の研磨レートが大きくなる条件で化学的機械研磨することにより、前記第１の半導体基板から突出した形状を持つ第１の接続電極を形成し、前記第１の半導体基板と、第２の接続電極が設けられた第２の半導体基板とを、前記第１及び第２の接続電極が向かい合うように積層し、加圧及び加熱することにより、前記第１及び第２の接続電極を拡散接合する。
第１の実施形態にかかる半導体装置の製造方法を説明するための断面図（その１）である。 第１の実施形態にかかる半導体装置の製造方法を説明するための断面図（その２）である。 第１の実施形態にかかる半導体装置の断面図である。 第１の実施形態にかかる半導体装置の断面の要部拡大図である。 変形例にかかる半導体装置の製造方法を説明するための断面図（その１）である。 変形例にかかる半導体装置の製造方法を説明するための断面図（その２）である。 変形例にかかる半導体装置の製造方法を説明するための断面図（その３）である。 変形例にかかる半導体装置の製造方法を説明するための断面図（その４）である。 第２の実施形態にかかる半導体装置の製造方法を説明するための断面図である。 第２の実施形態にかかる半導体装置の断面の要部拡大図である。
以下、図面を参照して実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。以下の実施形態において、基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
（第１の実施形態）
（積層体の形成）
図１（ａ）から図１（ｄ）は、積層体１０の形成方法の各工程における断面図である。図１（ａ）及び図１（ｂ）を参照して、デバイス基板１、２からなる積層体１０を形成する方法を説明する。なお、デバイス基板１、２に設けられた接続電極１０２、２０２の形成方法は後で説明する。
まず、図１（ａ）に示すように、デバイス基板１、２を準備する。デバイス基板１、２は、ウェハもしくはチップ（ダイ）の形態を持ち、それぞれ、トランジスタ等の素子（不図示）が形成されたデバイス層１２、２２と、配線１０３、２０３が形成された配線層１３、２３と、シリコン層１１、２１とを有する。デバイス基板１、２の表面３１、３２には、接続電極１０２、２０２が形成されている。この接続電極１０２、２０２は、デバイス基板１、２の表面３１、３２から突出した形状を持つ。
次に、接続電極１０２、２０２の接合面の清浄度を低下させないように、接続電極１０２、２０２の形成後速やかに、デバイス基板１の表面３１とデバイス基板２の表面３２とを向かい合せる。
そして、デバイス基板２の裏面４２を加圧し、接続電極１０２、２０２の接合面を接触させる。この際、デバイス基板２の裏面４２に印加される圧力が１０ｋｇｆ／ｃｍ２程度となるように、印加圧力を調整することが好ましい。また、加圧と同時に、デバイス基板１、２に対して加熱を行う。接続電極１０２、２０２がＣｕ膜からなる場合、加熱温度は、Ｃｕ膜の融点以下の温度であり、１００℃以上５００℃以下が好ましく、４００℃程度がより好ましい。加熱方法としては、例えば、デバイス基板１、２を保持する支持台を高温にすることが挙げられる。このようにデバイス基板１、２に対して加圧及び加熱を行うことにより、接続電極１０２、２０２を拡散接合させ、図１（ｂ）に示すような積層体１０を形成する。
ここで、拡散接合とは、接続電極１０２、２０２同士を密着させ、接続電極１０２、２０２の材料の融点よりも低い温度の下で加圧を行い、接続電極１０２、２０２の接合面間に原子の拡散を生じさせ、その拡散を利用して接合する手法である。接続電極材料の融点以下の温度で加熱することから、接続電極材料が溶融してはみ出すことなく、隣り合う接続電極１０２、２０２の間でショートすることを避けることができる。
そして、デバイス基板１、２を加熱と同時に加圧することにより、拡散接合を促進するだけでなく、デバイス基板１、２の反り・うねりを矯正することができる。それにより、デバイス基板１、２の表面が平坦になり、接続電極１０２、２０２の接触を容易に確保することができる。
また、デバイス基板１、２を加圧することによりデバイス基板１、２の反り・うねりを矯正することができるため、デバイス基板１、２の表面からの接続電極１０２、２０２の突出量を小さくしても良い。すなわち、このように突出量を小さくしても、デバイス基板１、２を加圧してデバイス基板１、２の反り・うねりを矯正することができるため、接続電極１０２、２０２間の接触を確保することができる。また、接続電極１０２、２０２の突出量が小さくなれば、突出量のばらつきの範囲も小さくなることから、デバイス基板面内に一様な突出量を持つ複数の接続電極１０２、２０２を形成することができる。そのため、複数の接続電極１０２、２０２を持つデバイス基板１、２同士を積層させた場合、向かい合う全ての接続電極１０２、２０２を一様に接合することが容易となる。
（接続電極の形成）
図２（ａ）から図２（ｄ）は、デバイス基板１の接続電極１０２の形成予定領域を拡大した断面図である。図２（ａ）から図２（ｄ）を参照して、接続電極１０２の形成方法を説明する。なお、デバイス基板２の接続電極２０２も、接続電極１０２と同様の方法で形成されるため、ここでは、接続電極１０２の形成方法を説明する。
配線１０３をデバイス基板１の表面３１側（配線層１３側）にダマシン法で形成する。配線１０３の上に、ＳｉＮ膜１０４及びＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１０５を成膜する。そして、図２（ａ）に示すように、ＳｉＮ膜１０４及びＴＥＯＳ膜１０５に、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）とを用いて、例えば５μｍ□の開口部１０６を形成する。
次に、開口部１０６の中に、ＴｉＮ膜１０７をＣＶＤ(Chemical Vapor Deposition)により成膜する。さらに、図２（ｂ）に示すように、シードＣｕ膜をＴｉＮ膜１０７上に成膜し、続いて、シードＣｕ膜上に、Ｃｕ膜１０８を電解めっきにより成膜する。なお、Ｃｕ膜１０８の代わりに、他の金属膜を成膜しても良い。
図２（ｃ）に示すように、ＴｉＮ膜１０７をストッパーとして用いて、Ｃｕ膜１０８をＣＭＰ（Chemical Mechanical polishing）により研磨する。この際、過酸化水素水、過硫酸アンモニウム等の酸化剤を添加したシリカ分散液をスラリーとして用いる。研磨パッドとしては、ニッタ・ハース社の二層品ＩＣ１０００／ＳＵＢＡ４００を用いる。
続いて、図２（ｄ）に示すように、Ｃｕ膜１０８とＴｉＮ膜１０７とＴＥＯＳ膜１０５とを、研磨時間制御による逆選択ＣＭＰを用いて研磨する。逆選択ＣＭＰとは、平坦化したい領域を主に研磨する通常のＣＭＰ（順選択ＣＭＰ）に対して、平坦化したい領域の周囲を主に研磨する方法である。逆選択ＣＭＰを用いることにより、接続電極１０２の周囲（ＴｉＮ膜１０７及びＴＥＯＳ膜１０５）が接続電極１０２（Ｃｕ膜１０８）に比べて研磨されるため、接続電極１０２の接合面がｄｉｓｈｉｎｇ形状（皿状に窪んだ形状）となることを避けることができる。従って、接続電極１０２の接合面は、ｄｉｓｈｉｎｇ形状ではなく、平坦、もしくは、外周部が中央部よりも低くなっているような形状に形成される。そのため、デバイス基板１、２を積層させた際、接続電極１０２、２０２の接合面間の接触面積を広くすることができ、且つ、接続電極１０２、２０２間の接合強度を高めることができる。
逆選択ＣＭＰの際に使用するスラリーは、ＳｉＯ２用ＣＭＰスラリーであり、且つ、Ｃｕ膜１０８の表面を酸化させるような酸化剤を含まないものであることが好ましい。このようなスラリーとしては、例えば、水酸化カリウムを添加したシリカ分散液、界面活性剤を添加したセリア分散液を挙げることができる。このようなスラリーを用いることにより、Ｃｕ膜１０８及びＴｉＮ膜１０７はメカニカル効果によって研磨され、ＴＥＯＳ膜１０５はメカニカル効果にケミカル効果あるいはメカノケミカル効果が加わった相乗効果によって研磨される。そのため、Ｃｕ膜１０８及びＴｉＮ膜１０７の研磨レートに比べて、ＴＥＯＳ膜１０５の研磨レートは大きくなり、ＴＥＯＳ膜１０５が優先的に除去される。従って、Ｃｕ膜１０８の上面がｄｉｓｈｉｎｇ形状となることを避けることができる。
また、逆選択ＣＭＰの際に用いられる研磨パッドとしては、３０ＭＰａ以下と硬度が小さく（軟らかい）、且つ、スクラッチの入りにくいもの（例えばニッタ・ハース社のポリテックスIIスプリーム）を用いることが好ましい。このような研磨パッドを用いることにより、図２（ｄ）の断面図に示すように、デバイス基板１の表面３１からの接続電極１０２の突出量Ｈを大きくし、且つ、遷移距離Ｌを小さくすることができる。これにより、接続電極１０２の断面は、全体として台形状となる。この台形の広がりに相当する距離Ｌ（台形の上底と下底との長さの差）のことを遷移距離Ｌと呼ぶ。遷移距離Ｌは、研磨パッドの硬度に依存し、硬度が小さくなるに従い小さくなる。遷移距離Ｌを小さくすることにより、接続電極１０２の接合面８２の接触面積を広くすることができ、接続電極１０２、２０２間の接合強度を高めることができる。例えば、接続電極の幅Ｗを１０μｍ、突出量Ｈを１μｍとした場合、遷移距離Ｌが０．５μｍ程度となるように、研磨パッドを選択することが好ましい。
なお、上記の研磨時間制御による逆選択ＣＭＰの代わりに、ＳｉＮ膜１０４をストッパーとして用いる逆選択ＣＭＰを用いても良い。
接続電極２０２も接続電極１０２と同様に形成される。このように形成された接続電極１０２と接続電極２０２とを拡散接合させることによって、積層体１０が完成する。
図３は、積層体１０の構成の一例を示す断面図である。積層体１０は、積層されたデバイス基板１とデバイス基板２とを有する。デバイス基板１、２は、それぞれ、トランジスタ等の素子（不図示）が形成されたデバイス層１２、２２と、配線１０３、２０３が形成された配線層１３、２３と、シリコン層１１、２１とを備える。デバイス基板１、２の表面３１、３２には、表面３１、３２から突出した形状を持つ接続電極１０２、２０２が形成されている。例えば、接続電極１０２、２０２は、表面３１、３２から１〜２μｍ程度突出している。さらに、接続電極１０２、２０２は、拡散接合によって互いに接合している。
図４に、図３の積層体１０の接続電極１０２、２０２の周囲を拡大した断面図を示す。接続電極１０２、２０２の断面の接合面８２側の角は丸まっており、接続電極１０２、２０２の断面は全体として台形状となっている。接続電極１０２、２０２の接合面８２は、その中央部が皿状に窪んだｄｉｓｈｉｎｇ形状ではなく、平坦、もしくは、外周部が中央部よりも凹んだ（窪んだ）形状となっている。また、接合面８２の中央部のＲａ（数ｎｍから数１０ｎｍの範囲における算術平均粗さ）は、０．１ｎｍから１ｎｍ程度となっている。
本実施形態によれば、溶融接合ではなく、拡散接合を用いてデバイス基板１、２間の接続電極１０２、２０２の接合を行うことにより、接続電極材料が溶融してはみ出すことなく、隣り合う接続電極の間でショートすることを避けることができる。従って、デバイス基板１、２面内での接続電極１０２、２０２間のピッチをより狭くすることができる。
接続電極１０２、２０２間の接合強度を高めるためには、接続電極１０２、２０２の接合面を平坦にし、接合面同士の接触面積を広くすることが必要である。接合面を平坦にする方法としては、ＣＭＰを用いることが挙げられる。しかし、本発明者らの検討の結果、通常のＣＭＰ（順選択ＣＭＰ）を用いた場合、接合面がｄｉｓｈｉｎｇ形状となり、接合面間の接触面積を広くすることが難しいことが明らかになった。
これに対して、本実施形態によれば、逆選択ＣＭＰを用いることによって、接続電極１０２、２０２の接合面がｄｉｓｈｉｎｇ形状となることを避け、接合面を平坦にすることができる。そのため、接合面間の接触面積を広くし、接続電極１０２、２０２間の接合の強度を高めることができる。
詳細には、逆選択ＣＭＰの際、水酸化カリウムを添加したシリカ分散液等をスラリーとして用いることにより、接続電極１０２、２０２の研磨レートと比べて、接続電極１０２、２０２の周囲のＴＥＯＳ膜１０５の研磨レートが大きくなる。従って、接続電極１０２、２０２の周囲のＴＥＯＳ膜１０５が優先的に除去され、接続電極１０２、２０２の接合面がｄｉｓｈｉｎｇ形状となることを避けることができる。
さらに、逆選択ＣＭＰの際に、硬度が小さい研磨パッドを用いることにより、接続電極１０２、２０２の突出量Ｈを大きくし、且つ、遷移距離Ｌを小さくできる。そのため、接続電極１０２、２０２の接合面の面積を広くすることができ、接続電極１０２、２０２間の接合の強度を高めることができる。
なお、接続電極１０２、２０２間を高周波大電流が流れるような積層体１０では、大電流により積層体１０に設けられた各部位が熱膨張することがある。各部位が熱膨張することにより、各部位の材料の熱膨張係数差に起因して積層体１０中に内部応力が発生する。この内部応力が積層体１０の一部に集中的に印加された場合、積層体１０に含まれるデバイスの特性が変化することがある。このような特性変化を避けるために、高周波大電流が流れるような積層体１０では、積層後のデバイス基板１、２の間の空隙３０１（図４参照）にフィル材（不図示）を注入することが好ましい。空隙３０１にフィル材を注入することによって、内部応力が分散化される。
また、熱に弱い有機材質部が設けられたデバイス基板１、２を用いる場合には、拡散接合の直前に、真空中で接続電極１０２、２０２の接合面にＡｒを照射することが好ましい。Ａｒ照射を行うことにより、接続電極１０２、２０２の接合面がより清浄化されるため、より低い加熱温度で拡散接合を行うことができる。加熱温度を低くすることによって、有機材質部の熱による劣化を避けることができる。
（変形例１）
積層体１０を形成するためには、これまで説明したようなデバイス基板１、２の表面同士の接合だけでなく、デバイス基板の表面と裏面との接合や、デバイス基板の裏面同士の接合も行われる。従って、デバイス基板の裏面にも接続電極を形成することが求められる。そこで、変形例として、デバイス基板の裏面に接続電極を形成する方法を説明する。
裏面の接続電極はＴＳＶを利用して形成する。ＴＳＶの形成は、デバイス基板の表面側から形成する場合と裏面側から形成する場合とに大別される。まずは、デバイス基板５の裏面４５側から形成したＴＳＶ５００を利用して接続電極５０２を形成する場合について、図５（ａ）から図５（ｄ）及び図６（ａ）から図６（ｂ）を用いて説明する。図５（ａ）から図５（ｄ）及び図６（ａ）から図６（ｂ）は、デバイス基板５の接続電極５０２の形成予定領域を拡大した断面図である。なお、デバイス基板５は、ＴＳＶ５００が設けられる以外は、デバイス基板１と同様の形態を持つ。
図５（ａ）に示すように、デバイス基板５の裏面４５からシリコン層５１とデバイス層５２とを貫き、配線層５３の配線５０３に達する開口部５０６を形成する。
ＴＥＯＳ膜５０５を、裏面４５と開口部５０６の底部及び側壁部とを覆うように形成する。さらに、図５（ｂ）に示すように、開口部５０６の底部に位置するＴＥＯＳ膜５０５を、ＲＩＥにより除去する。
次に、図５（ｃ）に示されるように、開口部５０６中に、ＴｉＮ膜５０７及びＣｕ膜５０８を成膜する。
ＴｉＮ膜５０７をストッパーとして用いて、Ｃｕ膜５０８をＣＭＰ（順選択ＣＭＰ）により研磨し、図５（ｄ）に示されるＴＳＶ５００を形成する。
続いて、図６（ａ）に示すように、シリコン層５１をストッパーとして用いて、Ｃｕ膜５０８とＴｉＮ膜５０７とＴＥＯＳ膜５０５とを逆選択ＣＭＰにより研磨する。逆選択ＣＭＰの際に用いられるスラリーとしては、先に説明したものとは異なり、ＳｉＯ２用ＣＭＰスラリーであって、Ｃｕ膜５０８の表面を酸化させる酸化剤を含まず、且つ、シリコン層５１の研磨レートを抑えるようなスラリーを用いることが好ましい。例えば、このようなスラリーとしては、界面活性剤を添加したセリア分散液を挙げることができる。このようなスラリーを用いてＣＭＰを行うことにより、Ｃｕ膜５０８に比べて、ＴｉＮ膜５０７とＴＥＯＳ膜５０５とが優先的に除去される。従って、これまで説明した実施形態と同様に、Ｃｕ膜５０８の研磨面（ＴＳＶ５００の上面）がｄｉｓｈｉｎｇ形状となることを避けることができる。
次に、シリコン層５１上のＣｕ汚染を除去するために、シリコン層５１を、水酸化カリウム水溶液を用いてウエットエッチングする。このようにして、図６（ｂ）に示すように、デバイス基板５の裏面４５から突出した形状を持つ接続電極５０２を、ＴＳＶ５００の先端領域に形成する。詳細には、接続電極５０２の断面は、全体として台形状となっている。接続電極５０２の接合面８２は、中央部が皿状に窪んだｄｉｓｈｉｎｇ形状ではなく、平坦、もしくは、外周部が中央部よりも低くなっている形状を持つ。
なお、シリコン層５１をストッパーとして用いた逆選択ＣＭＰの代わりに、研磨時間制御による逆選択ＣＭＰを用いても良い。この場合のスラリーとしては、先に挙げたスラリーに加え、水酸化カリウムを添加したシリカ分散液も用いることができる。
（変形例２）
次に、変形例２として、デバイス基板６の表面側から形成したＴＳＶ６００を利用して接続電極６０２を形成する場合について、図７及び図８（ａ）から（ｄ）を用いて説明する。なお、デバイス基板６は、ＴＳＶ６００が設けられる以外は、デバイス基板１と同様の形態を持つ。
図７に示すように、デバイス基板６に、シリコン層６１のデバイス層６２側の面からシリコン層６１の膜厚の途中までを貫くＴＳＶ６００を形成する。このＴＳＶ６００は、ＴｉＮ膜６０７及びＴＥＯＳ膜６０５を介してシリコン層６１に埋め込まれるＣｕ膜６０８を備える。なお、ＴＳＶ６００は、デバイス層６２を貫くプラグ７００により、配線層６３の配線６０３と接続されている。このＴＳＶ６００の先端部を拡大した図が図８（ａ）である。なお、図８（ａ）においては、デバイス基板６の裏面４６側のＴＳＶ６００の先端部が図の上方に位置している。また、以下の図８（ｂ）から図８（ｃ）も、図８（ａ）と同様に、ＴＳＶ６００の先端部が図の上方に位置している。
図８（ｂ）に示すように、裏面４６を、ＴＥＯＳ膜６０５が露出するまで、砥石により研削する。
続いて、研磨時間制御による逆選択ＣＭＰを行う。この際、シリコン層６１とＴＥＯＳ膜６０５とは同程度の速度で研磨することができ、且つ、Ｃｕ膜６０８はそれより遅い速度で研磨することができるスラリーを用いる。なお、ＴｉＮ膜６０７の膜厚は薄いため、この際に用いられるスラリーは、ＴｉＮ膜６０７に対してゼロより大きな研磨レートを持っていれば良い。このようなスラリーとしては、水酸化カリウムを添加したシリカ及びセリア混合分散液を挙げることができる。このようなスラリーを用いてＣＭＰを行うことにより、Ｃｕ膜６０８に比べて、シリコン層６１とＴＥＯＳ膜６０５とが優先的に除去される。従って、図８（ｃ）に示すように、ｄｉｓｈｉｎｇ形状を持たない、Ｃｕ膜６０８の研磨面（ＴＳＶ６００の上面）を得ることができる。
さらに、シリコン層６１上のＣｕ汚染を除去するために、シリコン層６１をエッチングする。このようにして、図８（ｄ）に示すように、デバイス基板の裏面４６から突出した形状を持つ接続電極６０２を、ＴＳＶ６００の先端領域に形成する。詳細には、接続電極６０２の断面は、全体として台形状となっている。接続電極６０２の接合面８２は、平坦、もしくは、その外周部がその中央部よりも低くなっている。
このように、変形例１及び２においては、第１の実施形態と同様に、逆選択ＣＭＰを用いて、デバイス基板５、６の裏面から突出した接続電極５０２、６０２を形成する。そのため、接続電極５０２、６０２の接合面がｄｉｓｈｉｎｇ形状となることを避け、平坦な接合面を形成することができる。従って、接続電極５０２、６０２の接合面間の接触面積を広くし、接続電極５０２、６０２間の接合の強度を高めることができる。
（第２の実施形態）
これまで説明した実施形態では、デバイス基板から突出した形状を持つ接続電極同士の拡散接合であった。それに対して、本実施形態は、一方の接続電極がデバイス基板の表面より凹んだ形状を持つ点で異なる。すなわち、本実施形態は、突出した形状を持つ接続電極と凹んだ形状を持つ接続電極とを拡散接合させ、積層体１０を得る。
（接続電極の形成）
図９（ａ）及び図９（ｂ）は、デバイス基板７の接続電極７０２の形成予定領域を拡大した断面図である。まずは、図９（ａ）及び図９（ｂ）を参照して、デバイス基板７の表面３７に、凹形状の接続電極７０２を形成する方法を説明する。なお、デバイス基板７は、接続電極７０２を除いて、デバイス基板１と同様の形態を持つ。
シリコン酸化膜７０５を、デバイス基板７の表面３７に位置する配線７０３上に形成する。次いで、デュアルダマシン法における溝及び孔を形成する要領に従って、開口部７０６をシリコン酸化膜７０５に形成し、さらに、開口部７０６にＣｕ膜７０８を埋め込む。続いて、Ｃｕ膜７０８に対して、ＣＭＰ（順選択ＣＭＰ）を行うことにより、接続電極７０２の下層部８０２を形成する。このＣＭＰの際の研磨パッドとして、硬度の小さいＰＯＬＩＴＥＸ（ダウ・エレクトロニック・マテリアルズ社製）を用いる。このような研磨パッドを用いることにより、図９（ａ）に示すように、Ｃｕ膜７０８の上面を意図的にｄｉｓｈｉｎｇ形状にする。
Ｃｕ膜７０８上にＡｇ膜７０９をスパッタ法にて成膜する。次に、Ａｇ膜７０９に対して、硬度の大きい研磨パッド（例えばＩＣ１０００（ニッタ・ハース社製））を用いてＣＭＰ（順選択ＣＭＰ）を行い、Ａｇ膜７０９をＣｕ膜７０８の上面の凹んだ領域に残存させる。このようにして、図９（ｂ）に示すような、Ａｇ膜７０９からなる上層部８０３を持つ接続電極７０２が形成される。この後、接続電極７０２は、第１の実施形態の変形例で説明したデバイス基板５の突出した形状を持つ接続電極５０２と拡散接合されることとなる。接続電極７０２の上層部８０３の接合面（上面）が、接続電極５０２の接合面と比べて広くなるように、接続電極７０２を形成することが好ましい。接続電極７０２の上層部８０３の接合面を、接続電極５０２の接合面よりも広くすることによって、拡散接合の際、突出した形状を持つ接続電極５０２の先端を接続電極７０２の上層部８０３が受けとめることができる。
本実施形態においては、上層部８０３を形成する第２の金属は、Ａｇに限定されるものではなく、接続電極５０２を形成する第１の金属よりも展性あるいは延性が大きい金属から選択することが好ましい。このような金属を選択することにより、拡散接合の際、突出した形状を持つ接続電極５０２の先端が、軟らかく弾性的な凹形状の接続電極７０２に楔のように食い込む（入り込む）こととなり、接続電極５０２、７０２間の接合強度をさらに増加させることができる。
さらに、第２の金属として、第１の金属と低温で拡散接合を行うことができる金属を選択することが好ましい。低温で拡散接合を行うことができれば、デバイス基板５、７の内部での熱応力による歪の生成を避け、よって歪によるデバイス素子等の電気特性変化を避けることができる。
加えて、第２の金属として、接続電極５０２を形成する第１の金属との間で拡散接合した際に電気抵抗率が低くなる金属（室温で１０μΩｃｍ以下）を選択することが好ましい。このような金属を選択することにより、接続電極５０２と接続電極７０２との間の抵抗が低く抑えられ、接続電極５０２、７０２間の電気特性を良好なものとすることができる。
このような第２の金属としては、Ａｇのほかに、Ｓｎ、Ｉｎ等が挙げることができる。例えば、第２の金属としてＡｇを用い、第１の金属としてＣｕを用いた場合には、拡散接合時の加熱温度は１５０℃程度にすることができる。
（積層体の形成）
このように形成された接続電極７０２を、第１の実施形態の変形例で説明したデバイス基板５の突出した形状を持つ接続電極５０２と拡散接合させ、積層体１０が完成する。
図１０は、積層体１０の接合部の拡大図である。積層体１０においては、デバイス基板５とデバイス基板７とが積層されている。デバイス基板５は、シリコン層５２を貫通するＴＳＶ５００の先端に接続電極５０２を備える。接続電極５０２は、デバイス基板５の裏面４５から突出した形状を持ち、その断面は、全体として台形状となっている。接続電極５０２の接合面８２は、平坦、もしくは、その外周部がその中央部よりも低くなっている。
さらに、デバイス基板７は、デバイス基板７の表面３７から凹んだ凹形状を持つ接続電極７０２を有する。接続電極７０２は、下層部８０２と、その上に積層された上層部８０３とを備え、上層部８０３の上面が凹形状を持つ。デバイス基板５の接続電極５０２は、デバイス基板７の接続電極７０２の上層部８０３に楔のように食い込み（入り込み）、且つ、接続電極７０２と拡散接合している。接続電極７０２の上層部８０２を形成する第２の金属は、接続電極５０２を形成する第１の金属よりも展性あるいは延性が大きいことが好ましい。さらに、第２の金属としては、第１の金属と低温で拡散接合を行うことができる金属を選択することが好ましい。加えて、拡散接合した際の電気抵抗率を低くすることができる金属を選択することが好ましい。
本実施形態によれば、凹形状の接続電極７０２を展性のある第２の金属で形成することにより、突出した形状を持つ接続電極５０２が、軟らかく弾性的な凹形状の接続電極７０２に楔のように食い込む（入り込む）ことを可能にする。従って、接続電極５０２が楔のようになり、接続電極５０２、７０２間の接合強度をより増加させることができる。
また、本実施形態によれば、第２の金属として、第１の金属と低温で拡散接合を行うことができる金属を選択することにより、低温で拡散接合を行うことができる。従って、デバイス基板５、７の内部での熱応力による歪の生成を避け、よって歪によるデバイス素子等の電気特性変化を避けることができる。
加えて、本実施形態においては、第２の金属として、拡散接合した際の電気抵抗率が低い金属を選択することにより、接続電極５０２と接続電極７０２との間の抵抗が低く抑えられる。従って、接続電極５０２、７０２間の電気特性を良好なものとすることができる。
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、５、６、７ デバイス基板
１０ 積層体
１１、２１、５１、６１ シリコン層
１２、２２、５２、６２ デバイス層
１３、２３、５３、６３ 配線層
３１、３２、３７ 表面
４２、４５、４６ 裏面
８２ 接合面
１０２、２０２、５０２、６０２、７０２ 接続電極
１０３、２０３、５０３、６０３、７０３ 配線
１０４ ＳｉＮ膜
１０５、５０５、６０５ ＴＥＯＳ膜
１０６、５０６、７０６ 開口部
１０７、５０７、６０７ ＴｉＮ膜
１０８、５０８、６０８、７０８ Ｃｕ膜
３０１ 空隙
５００、６００ ＴＳＶ
７００ プラグ
７０５ シリコン酸化膜
７０９ Ａｇ膜
８０２ 下層部
８０３ 上層部

Claims (6)

  1. 第１の半導体基板に開口部を形成し、
    前記開口部に第１の金属を埋め込み、
    前記第１の金属と比べて、前記第１の半導体基板上の前記開口部周囲の領域の研磨レートが大きくなる条件で化学的機械研磨することにより、前記第１の半導体基板から突出した形状を持つ第１の接続電極を形成し、
    前記第１の半導体基板と、第２の接続電極が設けられた第２の半導体基板とを、前記第１及び第２の接続電極が向かい合うように積層し、加圧及び加熱することにより、前記第１及び第２の接続電極を拡散接合する、
    ことを備える半導体装置の製造方法。
  2. 前記化学機械研磨は、３０ＭＰａ以下の硬度を持つ研磨パッドを用いて行う、ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記加熱は、１００℃以上５００℃以下で行われることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第２の接続電極は、凹形状を持つことを特徴とする請求項１から３のいずれか１つに記載の半導体装置の製造方法。
  5. 第１の接続電極が設けられた第１の半導体基板と、第２の接続電極が設けられた第２の基板とを備え、
    前記第１の接続電極と第２の接続電極とは拡散接合しており、
    前記第１の接続電極は、前記第１の半導体基板から突出しており、
    前記第１の接続電極の接合面は、平坦、もしくは、その外周部は、その中央部よりも低くなっている、
    ことを特徴とする半導体装置。
  6. 前記第１の接続電極の先端が前記第２の接続電極に入り込んだ状態で、前記第１及び第２の接続電極は拡散接合していることを特徴とする請求項５に記載の半導体装置。
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