JP4289217B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置の製造方法に関し、特には裏面側に貫通するビアを有するインターポーザ上に半導体チップを搭載してなる半導体装置の製造方法に関する。

電気製品のさらなる高機能化の要求に応えるため、システムインパッケージ（system in package：ＳｉＰ）技術が開発されている。このＳｉＰは、様々な機能を備えた複数の半導体チップを、インターポーザと呼ばれる支持体上に配置、配線したり、ベアチップを直接接合して１つのパッケージの中に入れ込む半導体高密度実装技術である。例えば、ＣＣＤ，マイコン，ＲＦの個別チップをＳｉＰ化し、１つのパッケージの中に入れ込む事により「見て」「処理して」「飛ばす」を１つのモジュールで実現することが可能になる。

近年、このようなＳｉＰにおける支持体として、樹脂基板やセラミック基板に替えて半導体基板からなる支持体（いわゆるシリコンインターポーザ）が用いられるようになってきている。これにより、半導体プロセスを適用した微細配線の形成が可能になり、半導体チップ間を接続する配線（チップ間配線）数の増加が可能である。また特に、貫通ビアを有するインターポーザを用いることにより、このパッケージをさらに他の外部装置に搭載する場合における省スペース化、および高速化の点からも有利になる。

貫通ビアを有するシリコンインターポーザの形成は、例えば次の（１）〜（３）の手順で行われる（下記特許文献１参照）。
（１）シリコン基板の一主面側に所定深さの孔を形成する。
（２）シード層などを形成した後、ドライフィルムを貼り付けて孔を露出する開口を形成し、電界メッキにより孔の内部に銅（Ｃｕ）を成長させてビアを形成する。この電界メッキにおいては、ビアに接続された配線をシリコン基板上に形成するようにしても良い。
（３）シリコン基板の裏面側を研磨して薄型化し、ビアを露出させる。

特開２００４−３９８６４号公報（図２および第１８段落〜第２１段落）

ところで、以上のようにして構成されるシリコンインターポーザは、その膜厚が１２０μｍ程度に薄型化されたものであり、単独での非常に取り扱いが難しいものとなる。したがって、このようなシリコンインターポーザを用いたＳｉＰの形成においては、上述したインターポーザの形成手順において、（３）シリコン基板の裏面側を研磨して薄型化する工程の前に、シリコン基板上に半導体チップを搭載する手順が行われることになる。

すなわち、（２）工程で、半導体基板の表面側にヴィアを埋め込み形成し、さらにこれに接続される配線を形成した後、（２）’工程としてバンプを介して配線に接続させる状態で半導体基板上に複数の半導体チップを搭載する。その後、必要に応じて半導体チップの搭載面側を樹脂で覆った後、（３）工程として、半導体基板の裏面側を研磨して薄型化し、ビアを露出させる。これにより、貫通ビアを有して薄型化されたシリコンインターポーザ上に、複数の半導体チップを搭載してなるＳｉＰタイプの半導体装置が得られる。

しかしながら、上述した手順の半導体装置の製造方法では、半導体基板の裏面を研磨する際に、研磨面に掛かる圧力にばらつきが生じる。つまり、半導体基板の表面側には、複数の半導体チップが搭載されているため、半導体チップが搭載部されている部分に対応する裏面側部分には、それ以外の部分と比較してより高い研磨圧力が加わることになる。これにより、平坦な研磨面を得ることができず、研磨面に露出する貫通ビアの高さ位置にばらつきが生じる。

そしてこのような貫通ビアの高さ位置のばらつきは、この半導体装置（ＳｉＰ）を他の外部装置に搭載する際に接続不良を引き起こす要因となる。すなわち、半導体装置（ＳｉＰ）と他の外部装置とは、半導体装置の貫通ビアと外部装置の接続部との間に狭持させたバンプによって接続させることになるが、上述したように貫通ビアの高さ位置にばらつきがある場合、半導体装置の貫通ビアと外部装置の接続部との間隔にばらつきが生じることになる。このため、貫通ビアの位置が低い部分（研磨面が凹状担っている部分）においては、貫通ビアと接続部との間隔が広くなり、バンプを介しての接続が不十分となり易い。

そこで本発明は、貫通ビアを有する薄型基板（いわゆるインターポーザ）上に半導体チップを搭載してなるＳｉＰタイプの半導体装置において、半導体チップが搭載されている側に対する裏面側における貫通ビアの露出高さ位置を均一に保つことが可能で、これにより外部装置への確実な搭載が可能となる半導体装置の製造方法を適用することを目的とする。

このような目的を達成するための本発明における第１の半導体装置の製造方法は、次のように行うことを特徴としている。先ず第１工程では、本体基板の一主面側に当該本体基板の板厚を補償するための支持基板を形成する。そして第２工程では、本体基板を研磨することによって支持基板に貼り合わせられた薄型基板を得る。次いで第３工程では、支持基板に達する接続孔を薄型基板に形成し、当該接続孔内に導電性材料を埋め込んでなる貫通ビアを形成する。続く第４工程では、薄型基板上に貫通ビアに接続させた配線パターンを形成し、当該配線パターン接続させた状態で当該薄型基板上に半導体チップを搭載する。その後第５工程では、半導体チップが搭載された薄型基板から、支持基板を選択的に除去する。この場合、エッチング、または薄型基板から支持基板を剥がし取ることにより、支持基板の選択的除去を行う。

このような第１の製造方法では、本体基板の一主面側に支持基板を形成した状態で、この本体基板の研磨が行われる（第１工程および第２工程）ため、この研磨は両面平坦な張り合わせ基板に対して行われることになる。このため、本体基板が面内均一な圧力で研磨され、この研磨によって得られる薄型基板の両面側の平坦化が保たれる。そして、このように両面の平坦化を保って薄型化された薄型基板に対して、貫通ビアの形成（第３工程）と半導体チップの搭載(第４工程）とが順次行われ、その後の第５工程では、薄型基板から支持基板が選択的に除去される。このため、薄型基板の両側面の平坦化を損なうことなく、半導体チップが搭載された薄型基板の裏面に貫通ビアが露出され、貫通ビアの露出高さ位置が均一に保たれる。

また、本発明における第２の半導体装置の製造方法は、次のように行うことを特徴としている。先ず第１工程では、本体基板の表面側に接続孔を形成し、当該接続孔の内部を埋め込む状態で当該本体基板の表面側に導電膜を形成する。続く第２工程では、接続孔内に導電膜を残す状態で本体基板の表面側を平坦化し、その平坦化面に本体基板の板厚を補償するための支持基板を形成する。次の第３工程では、導電膜が露出するまで本体基板の裏面側を研磨することにより、当該本体基板を薄型基板とすると共に、接続孔内に埋め込まれた当該導電膜部分を貫通ビアとする。その後第４工程では、薄型基板上に、貫通ビアに接続させた配線パターンを形成し、この配線パターン接続させた状態で当該薄型基板上に半導体チップを搭載する。そして第５工程では、半導体チップが搭載された薄型基板から、支持基板を選択的に除去する。この場合、エッチング、または薄型基板から支持基板を剥がし取ることにより、支持基板の選択的除去を行う。

このような第２の製造方法では、本体基板の表面側に形成された接続孔内に導電膜を埋め込んで平坦化した面に対して支持基板を形成し(第１工程および第２工程）た後、本体基板を裏面側から研磨する(第３工程）。このため、この第３工程では、両面平坦な基板に対して研磨が施されることになり、本体基板が面内均一な圧力で研磨され、この研磨によって得られる薄型基板の両面側の平坦化が保たれる。そして、このように両面の平坦化が保たられた薄型基板の裏面上に半導体チップの搭載(第４工程）が行われ、その後の第５工程では、薄型基板から支持基板が選択的に除去される。このため、第１の製造方法と同様に、薄型基板の両側面の平坦化を損なうことなく、半導体チップが搭載された薄型基板の裏面側に貫通ビアが露出され、貫通ビアの露出高さ位置が均一に保たれる。

以上説明したように、本発明における第１の製造方法および第２の製造方法によれば、貫通ビアを有する薄型基板上に半導体チップを搭載してなるＳｉＰタイプの半導体装置を製造するにあたり、半導体チップが搭載されている側に対する裏面側における貫通ビアの露出高さ位置を均一に保つことが可能となるため、これにより貫通ビアを介しての接続を確実に確保した状態で外部装置への搭載が可能な半導体装置を得ることできる。

以下、本発明の半導体装置の製造方法を図面に基づいて詳細に説明する。尚、各図を用いて説明する各実施の形態において、共通の部材には同一の符号を付し、重複する説明は省略することとする。

＜第１実施形態＞
図１〜図３は、第１実施形態の製造方法を示す断面工程図であり、これらの図に示される第１実施形態の製造方法は、次の手順で行われる。

先ず、図１（１）に示すように、本体基板１と、この本体基板１に貼り合わせるための支持基板２とを用意する。このうち本体基板１は、インターポーザの本体となる基板であり、シリコン（Ｓｉ）や炭化シリコン（ＳｉＣ）等からなる半導体基板や、酸化シリコン（ＳｉＯ₂）やアルミナ（Ａｌ₂Ｏ₃）等からなる絶縁性基板が用いられる。ここでは本体基板１として、シリコン（Ｓｉ）基板（板厚７５０μｍ）を用いることとする。一方、支持基板２は、本体基板１の厚みを補償するための基板であり、例えば本体基板１に対して選択的にエッチング除去可能な金属材料からなることとする。ここでは、支持基板２として、銅（Ｃｕ）板を用いることとする。尚、この支持基板２は、以降に行われる本体基板１の研磨厚と同程度の板厚を有していることとする。このため、例えば、以降に行われる本体基板１の研磨厚が、６５０μｍである場合、この支持基板２は６５０μｍ程度の板厚を有していることとする。

そして、以上のような本体基板１と支持基板２とを貼り合わせる前に、本体基板１上に、絶縁膜３、拡散防止膜４、およびシード層５をこの順に成膜する。絶縁膜３は、本体基板１の表面を保護するための膜であり、ここでは例えば１００ｎｍ程度の膜厚の酸化シリコン膜で構成する。この場合、酸化シリコン膜からなる絶縁膜３の成膜は、ＣＶＤ法や熱酸化法によって行われることとする。尚、ここでの図示は省略したが、熱酸化法による成膜を行った場合には、本体基板１の両面に酸化シリコン膜が形成されることになる。また拡散防止膜４は、金属材料からなる支持基板２の金属成分がシリコン（Ｓｉ）からなる本体基板１に拡散することを防止するための膜であり、タンタル（Ｔａ）、タングステンナイトライド（ＷＮ）、窒化シリコン（ＳｉＮ）などで構成されることとする。そして、シード層５は、本体基板１に対して、金属材料からなる支持基板２を貼り合わせるための接着剤となり、かつ以降の工程で行われるメッキ工程で電極となる層であり、支持基板２を構成する材料と同一の金属材料（Ｃｕ）で構成されることが好ましい。

以上のようにして、本体基板１に対して各膜を成膜して貼り合わせの準備を行った後、図１（２）に示すように、シード層５を介して、本体基板１と支持基板２とを貼り合わせて一体化する。この際、シード層５を介して本体基板１と支持基板２とを重ね合わせた状態で、本体基板１−支持基板２間を圧着し、さらに必要に応じて加熱、超音波を加えることにより、本体基板１と支持基板２とを貼り合わせる。これにより、支持基板２と同一の材質からなるシード層５は、支持基板２の一部となる。また、本体基板１と支持基板２とを貼り合わせたることで全体の板厚を増加させた。

尚、以上においては、本体基板１に対して支持基板２を貼り合わせることに、全体の板厚を増加させた。しかしながら、本体基板１のシード層５上に、メッキ法によって支持基板２を形成することにより、全体の板厚を増加させても良い。この場合、メッキ法によって、金属材料（例えばＣｕ）を６５０μの厚みに成長させて支持基板２とする。

また、以上のようにして本体基板１と支持基板２とを合わせることによって全体の板圧を増加させた後、図１（３）に示すように、本体基板１が上方、支持基板２が下方となるように配置し、本体基板１をその露出面側から研磨（研削）する。ここでは、板厚７５０μｍの本体基板１を６５０μｍ程度の厚みだけ研磨によって除去し、これにより本体基板１を板厚１００μｍ程度の薄型基板６にする。この際、初期の５００μｍ程度の厚みまでは荒削りで研削を行い、残りの１５０μｍ程度に対してはＣＭＰ等の鏡面仕上げの研磨を行うことにより、最終的な研磨面（薄型基板６の表面６ａ）の平坦性を得る。

尚、図１（１）を用いて説明したように、本体基板１上に成膜された絶縁膜３が熱酸化法によって成膜された膜である場合、本体基板１の研磨面にも酸化シリコン膜が成膜された状態となっている。このため、本体基板１の研磨に先立って、研磨面に存在する酸化シリコン膜を希フッ酸処理によって除去する工程を行うこととする。

以上のようにして表面平坦な薄型基板６を形成した後、図１（４）に示すように、薄型基板６上に、接続孔を形成するためのマスクとなる無機パターン７を形成する。この無機パターン７は、例えば、先ず材料膜を形成し、レジストパターン（図示省略）をマスクにして材料膜をパターニングすることによって形成される。この無機パターン７が最終的に残される層である場合、この無機パターン７は、金属材料の拡散防止機能を備えた絶縁材料で形成されることが好ましく、ここでは窒化シリコン膜（ＳｉＮ）で構成されることする。

次に、図２（１）に示すように、無機パターン７をマスクに用いて薄型基板６および絶縁膜３を順次エッチングし、拡散防止膜４を介して支持基板２に達する接続孔８を形成する。ここでは、拡散防止膜４をエッチングストッパとする。

次いで、図２（２）に示すように、接続孔８の内壁を覆う状態で、支持基板２の上方に拡散防止膜９を形成する。この拡散防止膜９は、先に図１（１）を用いて説明した拡散防止膜４と同様に、タンタル（Ｔａ）、タングステンナイトライド（ＷＮ）、窒化シリコン（ＳｉＮ）構成されることとし、拡散防止膜４と同一材料でなくても良い。

その後、図２（３）に示すように、接続孔８の底部に、金属材料からなる支持基板２を露出させる工程を行う。ここでは、電子ミリングにより、接続孔８の側壁に拡散防止膜９を残しつつ、接続孔８底部の拡散防止膜９，４を順次除去する。この際、薄型基板６の上方の拡散防止膜９も除去されることになる。

以上のようにして、接続孔８の底部に支持基板２を露出させた後、図２（４）に示すように、金属材料（Ｃｕ）からなる支持基板２を電極とした電解メッキ法、または無電解メッキ法により、支持基板２の露出面上に選択的に金属材料（Ｃｕ）を選択成長させる。これにより、接続孔８内を金属材料（Ｃｕ）で埋め込んでなるビア１０を形成する。このビア１０は、拡散防止膜４，９および無機パターン７によって露出面が覆われた薄型基板６を貫通する、いわゆる貫通ビア１０となる。

以上のようにして、薄型基板６に貫通ビア１０が設けられたインターポーザ１１が形成される。このインターポーザ１１は、支持基板２上に貼り合わせられた状態で設けられている。そして、貫通ビア１０が形成された状態において、インターポーザ１１の表面の平坦性を保つために、インターポーザ１１の表面をＣＭＰによって研磨する工程を行う。この研磨は、薄型基板６上に向きパターン７を残すように行うこととする。

このような状態において、図３（１）に示すように、インターポーザ１１上に、貫通ビア１０に接続させた配線パターン１２を形成する。この場合、インターポーザ１１の表面を構成する無機パターン７が窒化シリコンからなる場合、この窒化シリコンは、Ｃｕに対する拡散防止機能を有する。このため、配線パターン１２は、例えば貫通ビア１０と同一の金属材料（Ｃｕ）で構成して良い。

そして、以上のような配線パターン１２を形成した後、この配線パターン１２に接続させる状態で、バンプ１３を介して半導体チップ１４をファイスダウン実装すると共に、半導体チップ１４−インターポーザ１１間に樹脂１５を狭持させ、インターポーザ１１の半導体チップ１４の搭載面側を樹脂１５で覆う。

次に、図３（２）に示すように、半導体チップ１４が実装されたインターポーザ１１の裏面側から、支持基板２を選択的に除去する工程を行う。ここでは、過酸化水素と酸を混合した薬液を用いたウェットエッチングにより、インターポーザ１１、半導体チップ１４、および樹脂１４に対して選択的に支持基板２を除去する。この際、エッチング面に露出する貫通ビア１０のリセス（膜減り）を防止するために、エッチングレートの面内均一性を３％程度に抑えたエッチングを行うこととする。

以上の後、拡散防止膜４が、タンタル（Ｔａ）やタングステンナイトライド（ＷＮ）のような導電性材料からなる場合には、エッチングによって露出した拡散防止膜４の除去を行う。この際、拡散防止膜４がタンタル（Ｔａ）からなる場合には、ＣＭＰ研磨によって除去する。この場合、２０秒程のＣＭＰ研磨によって除去可能でありまた、酸化シリコンからなる絶縁膜３に対する選択性が良好であるため、研磨面の平坦性が維持される。一方、拡散防止膜４が、タングステンナイトライド（ＷＮ）からなる場合には、エッチングによって除去可能である。尚、拡散防止膜４が窒化シリコンからなる場合には、この拡散防止膜４をそのまま残しても良い。

以上により、図３（３）に示すように、貫通ビア１０を有するインターポーザ１１上に複数の半導体チップ１４を搭載してなるＳｉＰタイプの半導体装置１６が得られる。

以上のような半導体装置１６の製造方法では、図１（３）を用いて説明したように、本体基板１の一主面側に支持基板２を貼り合わせただけ状態で、本体基板１の研磨が行われる。このため、この研磨は、両面が平坦な基板に対して行われることになるため、本体基板１が面内均一な圧力で研磨され、この研磨によって得られる薄型基板６の両面側の平坦性が保たれる。そして、このように両面が平坦な薄型基板６に対して、図２（１）〜図２（４）を用いて説明したように貫通ビア１０の形成が行われ、さらに図３（１）を用いて説明したように半導体チップ１４の搭載が行われた後、図３（２）を用いて説明したように薄膜基板６（インターポーザ１１）から支持基板２をエッチング除去する工程が行われる。これらの工程では、薄型基板６に対して多量の研磨を施すことなく行われ、当該薄型基板６の両面における平坦化が維持される。

したがって、薄型基板６（インターポーザ１１）の裏面に露出する貫通ビア１０の露出高さ位置が均一に保たれた半導体装置１６を得ることができる。そして、薄型基板６の裏面に露出する貫通ビア１０の露出高さ位置が均一に保たれることにより、貫通ビア１０を介して半導体装置１６を外部装置に搭載しようとした場合に、貫通ビア１０による良好な接続状態を確保した搭載が可能になる。

尚、図３（２）で説明したように支持基板２を除去した後に露出する拡散防止膜４が、窒化シリコンのような絶縁性材料からなる場合や、タングステンナイトライド（ＷＮ）のようにエッチングによって除去可能である場合には、拡散防止膜４を除去するための研磨を行う必要がないため、さらに確実にインターポーザ１１の両面平坦性が確保される。さらに、Ｃｕ等の金属からなる支持体の研磨を行う必要がないため、金属の研磨に要する時間を削減しＴＡＴの向上を図ることも可能である。

また以上説明した第１実施形態においては、図１（１）を用いて説明した工程で、拡散防止膜４上に、金属材料からなる支持基板２を貼り合わせるための接着剤となり、かつ以降の工程で行われるメッキ工程で電極となるシード層５を設ける構成とした。しかしながら、拡散防止膜４上には、このようなシード層５に替えて、ＳＯＧのような塗布膜を接着剤として形成しても良い。この場合、拡散防止膜４は、窒化シリコンのような絶縁性材料で構成することが好ましい。そして、この拡散防止膜４上にＳＯＧ膜を形成した後にはキュアを行い、支持基板２を重ね合わせた状態で加熱処理を行うことにより、ＳＯＧ膜を介して支持基板２を本体基板１に貼り合わせる。そして、図３（２）を用いて説明した工程では、インターポーザ１１側に、窒化シリコンからなる拡散防止膜４とＳＯＧ膜とを残し、支持基板２のみをエッチングによって除去すれば良い。

＜第２実施形態＞
図４は、本第２実施形態の製造方法における特徴的な部分を示す断面工程図である。この図に示す第２実施形態の製造方法と、先に説明した第１実施形態の製造方法との異なるところは、本体基板１と支持基板２との貼り合わせに、後に接着力を低下させることが可能な接着剤を用い、最後に支持基板２を剥がし取るところにある。

すなわち、図４（１）に示す工程では、本体基板１上に、絶縁膜３および拡散防止膜４を成膜した後、拡散防止膜４上に、接着剤層２０を均一な膜厚で形成する。ここでは、例えばエチレン−塩化ビニル共重合体を成分とするホットメルト接着剤を用いる。この場合、加熱した本体基板１上にホットメルト接着剤を均一に塗布して接着剤層２０を形成する。

その後、図４（２）に示す工程では、接着剤層２０を介して、本体基板１上に支持基板２を貼り合わせる。この場合、接着剤層２０を介して本体基板１上に支持基板２を載置し、支持基板２を加圧しながら室温まで冷却することにより、接着剤層２０によって本体基板１と支持基板２とを貼り合わせる。

以上の後には、先の第１実施形態において図１（３）〜図３（１）を用いて説明した工程までを同様に行い、支持基板２に貼り合わせられた状態のインターポーザ１１上に、半導体チップ１４を搭載するまでを行う。。

その後、図４（３）に示すように、接着剤２０の接着力を弱め、インターポーザ１１側から支持基板２を剥がし取る。この場合、加熱によって接着剤層２０の接着力を弱めるか、または溶剤（例えばアセトン）に浸漬することにより接着剤層２０に溶剤を浸潤させて接着力を弱める。この状態で、インターポーザ１１と接着剤層２０との界面にカッターナイフなどで切り込みを入れ、これを起点として、インターポーザ１１側から支持基板２と接着剤層２０とを機械的に剥がし取る。

これにより、貫通ビア１０を露出させたインターポーザ１１の他面側に半導体チップ１４を搭載してなるＳｉＰタイプの半導体装置１６を得る。

以上のような第２実施形態の製造方法であっても、図４（２）を用いて説明したように、本体基板１の一主面側に支持基板２を貼り合わせただけの状態で、本体基板１の研磨が行われ、その後貫通ビア１０の形成と半導体チップ１４の搭載が行われる。このため、第１実施形態と同様に、薄型基板６（インターポーザ１１）の裏面に露出する貫通ビア１０の露出高さ位置が均一に保たれた半導体装置１６を得ることができる。したがって、貫通ビア１０を介して半導体装置１６を外部装置に搭載しようとした場合に、貫通ビア１０による良好な接続状態を確保した搭載が可能になる。

また、このような第２実施形態の製造方法であれば、支持基板２の使い回しが可能である。また、支持基板２をエッチングによって選択的に除去する方法と比較して、さらに支持基板２の除去工程を短時間にすることができる。

＜第３実施形態＞
図５は、第３実施形態の製造方法における特徴的な部分を示す断面工程図である。この図に示す第３実施形態の製造方法と、先に説明した第１実施形態の製造方法との異なるところは、拡散防止膜の形成工程に関するところにある。

すなわち先ず、先の第１実施形態で図１（１）〜図２（１）を用いて説明したと同様の手順により、支持基板２上に貼り合わされた状態の薄型基板６に接続孔８を形成するまでを行う。ただし、拡散防止膜４は、タンタル（Ｔａ）またはタングステンナイトライド（ＷＮ）のような導電性材料からなることとする。

その後、図５（１）に示すように、接続孔８の内壁を覆う状態で酸化シリコン膜２１の形成を行い、次に異方性エッチングによって側壁に酸化シリコン膜２１を残して接続孔８底部の酸化シリコン膜２１を除去する。この際、接続孔８の底部の酸化シリコン膜２１と共に、薄膜基板６の上方の酸化シリコン膜２１も除去される。

次に、図５（２）に示すように、この酸化シリコン膜２１を介して接続孔８の内壁を覆う状態で、タンタル（Ｔａ）またはタングステンナイトライド（ＷＮ）のような導電性材料からなる拡散防止膜９’を形成する。

次いで、図５（３）に示すように、接続孔８内のみに拡散防止膜９’を残す状態で、薄型基板６上方の拡散防止膜９’をＣＭＰ研磨によって除去する。

この状態で、図５（４）に示すように、支持基板２、拡散防止膜４、および接続孔８内のみに残した拡散防止膜９’を電極にした電解メッキ法または無電解メッキ法により、支持基板２の露出面上に選択的に金属材料（Ｃｕ）を選択成長させる。これにより、接続孔８内を金属材料で埋め込んでなるビア１０を形成する。このビア１０は、拡散防止膜４，９および無機パターン７によって露出面が覆われた薄型基板６を貫通する、いわゆる貫通ビア１０となる。

以上のようにして、薄型基板６に貫通ビア１０が設けられたインターポーザ１１を形成した後は、図３（１）〜図３（３）を用いて説明したと同様の手順を行うことにより、ＳｉＰタイプの半導体装置１６を完成させる。ただし、図３（２）に示す工程では、インターポーザ１１の裏面から拡散防止膜４を除去する工程は必ず行うこととする。

このような第３実施形態の製造方法であっても、図１（３）を用いて説明したように、本体基板１の一主面側に支持基板２を貼り合わせただけ状態で、本体基板１の研磨が行われ、その後図５を用いて説明したように貫通ビア１０の形成と、これに続く半導体チップ１４の搭載が行われる。このため、第１実施形態と同様に、薄型基板６（インターポーザ１１）の裏面に露出する貫通ビア１０の露出高さ位置が均一に保たれた半導体装置１６を得ることができる。したがって、貫通ビア１０を介して半導体装置１６を外部装置に搭載しようとした場合に、貫通ビア１０による良好な接続状態を確保した搭載が可能になる。

＜第４実施形態＞
図６〜図７は、第４実施形態の製造方法の特徴的な部分を示す断面工程図であり、これらの図に示される第４実施形態の製造方法は、次の手順で行われる。

先ず、図６（１）に示すように、第１実施形態と同様の本体基板１を用意し、この本体基板１の表面側に酸化シリコンからなる無機パターン３１を形成する。そして、この無機パターン３１をマスクに用いたエッチングによって、本体基板１の表面側に所定深さの接続孔３２を形成する。この接続孔３２の深さは、後にこの本体基板１の研磨によって得られる薄型基板の板厚と同程度（１００μｍ）であるか、僅かに越えた深さであることとする。

次に、図６（２）に示すように、接続孔３２の内壁を覆う状態で、酸化シリコン膜３３を形成し、さらに酸化シリコンからなる無機パターン３１および酸化シリコン膜３３上に、拡散防止膜３４を形成する。この拡散防止膜３４は、第１実施形態において図１（１）を用いて説明した拡散防止膜４と同様に、タンタル（Ｔａ）、タングステンナイトライド（ＷＮ）、または窒化シリコン（ＳｉＮ）構成されることとする。その後、この拡散防止膜３４を介して接続孔３２を埋め込む状態で、例えば銅（Ｃｕ）からなる導電膜３５を形成する。この際、先ず、拡散防止膜３４上に銅（Ｃｕ）からなるシード層（図示省略）を形成し、このシード層上にメッキ処理によって導電膜３５を形成する。

導電膜３５を形成した状態においては、接続孔３２の径が比較的大きいため、接続孔３２の中央部では導電膜３５に窪みが形成される。

そこで、図６（３）に示すように、導電膜３５のＣＭＰ研磨を行い、導電膜３５の表面、すなわち本体基板１の表面側の面を平坦化面３５ａとする。

次に、図６（４）に示すように、平坦化面３５ａに対して支持基板２を貼り合わせる。この支持基板２は、第１実施形態で説明したと同様のものであり、ここでは例えば銅（Ｃｕ）板を用いることとする。このため、銅（Ｃｕ）からなる導電膜３５に対して、第１実施形態と同様の手順によって銅（Ｃｕ）板からなる支持基板２が貼り合わせられる。これにより、導電膜３５は支持基板２と一体化して支持基板２となる。またこの支持基板２は、メッキ法によって形成されても良いことは、第１実施形態と同様である。

以上の後、図７（１）に示すように、本体基板１をその露出面（裏面）側から研磨（研削）する。ここでは、板厚７５０μｍの本体基板１を６５０μｍ程度の厚みだけ研磨によって除去し、これにより本体基板１を板厚１００μｍ程度の薄型基板６にすると共に、酸化シリコン膜３３を露出させる。またこの研磨は、第１実施形態において図１（３）を用いて説明したと同様に行われることとする。

次に、図７（２）に示すように、薄型基板６を上方、支持基板２が下方となるように配置し、この状態で薄型基板６上に例えば窒化シリコン（ＳｉＮ）からなる絶縁性の拡散防止膜３６を形成する。

その後、図７（３）に示すように、接続孔３２内の導電膜３５を露出させる工程を行う。ここでは、例えばレジストパターン（図示省略）をマスクに用いて、拡散防止膜３６，酸化シリコン膜３３、および拡散防止膜３４を順次パターンエッチングすることにより、接続孔３２内の導電膜３５を露出させる。これにより、接続孔３２内に設けられた導電膜３５部分を、貫通ビア３７とする。このエッチング終了後には、レジストパターンを除去する。尚、この状態においては、貫通ビア３７の表面高さが、拡散防止膜３６の表面高さほりも低くなっている。

そこで、図７（４）に示すように、支持基板２側を電極とした電解メッキまたは無電解メッキにより貫通ビア３７上に選択的にメッキを施す。これにより、貫通ビア３７の表面高さを、拡散防止膜３６と同程度にまで厚膜化する。尚、この工程は、先の貫通ビア３７を露出させるためのエッチングにおいてマスクとして用いたレジストパターンの剥離前に行っても良い。

以上のようにして、薄型基板６に貫通ビア１０が設けられたインターポーザ１１が形成される。このインターポーザ１１は、支持基板２上に貼り合わせられた状態で設けられていることは、上述した第１実施形態と同様である。

そして、以上の工程の後には、第１実施形態において図３（１）〜図３（２）を用いて説明したと同様の手順を行うことにより、ＳｉＰタイプの半導体装置１６を完成させる。尚、支持基板２を除去した後に、拡散防止膜３４を除去するかまたはそのまま残すかについては、第１実施形態における拡散防止膜（４）の取り扱いと同様とする。

以上説明した第４実施形態の製造方法によれば、図６（１）〜図６（４）を用いて説明したように、本体基板１の表面側に形成された接続孔３２内に導電膜３５を埋め込んで平坦化した平坦化面３５ａに対して支持基板２を貼り合わせた後、図７（１）を用いて説明したように本体基板１を裏面側から研磨する。このため、この研磨は、両面が平坦な基板に対して行われることになるため、本体基板１が面内均一な圧力で研磨され、この研磨によって得られる薄型基板６の両面側の平坦化が保たれる。そして、この研磨と、さらに続く図７（２）を用いて説明したパターンエッチングとによって、貫通ビア１０の形成が行われ、その後は第１実施形態と同様に半導体チップ１４の搭載と支持基板２のエッチング除去が行われるため、薄型基板６の両面における平坦化が維持される。

したがって、第１実施形態と同様に、薄型基板６（インターポーザ１１）の裏面に露出する貫通ビア３６の露出高さ位置が均一に保たれることにより、貫通ビア３６を介して半導体装置１６を外部装置に搭載しようとした場合に、貫通ビア１０による良好な接続状態を確保した搭載が可能になる。

尚、以上説明した第４実施形態は、第２実施形態と組み合わせることも可能である。この場合、この場合、図６（４）を用いて説明した工程では、平坦化面３５ａ上に、例えばホッとメルト接着剤からなる接着剤層を介して支持基板２を貼り合わせることする。

また、以上説明した第１実施形態〜第４実施形態においては、本体基板１（薄型基板６）として半導体基板を用いた場合を説明した。しかしながら、本体基板１が、酸化シリコン（ＳｉＯ₂）やアルミナ（Ａｌ₂Ｏ₃）等からなる絶縁性基板からなる場合には、拡散防止膜を形成する必要はない。また、支持基板２として銅（Ｃｕ）板を用いた場合を説明したが、銅以外の他の金属板を用いても良く、この場合は拡散防止膜の材質を適宜選択して行うこととする。

第１実施形態を説明する断面工程図（その１）である。 第１実施形態を説明する断面工程図（その２）である。 第１実施形態を説明する断面工程図（その３）である。 第２実施形態の特徴的な部分を説明する断面工程図である。 第３実施形態の特徴的な部分を説明する断面工程図である。 第４実施形態を説明する断面工程図（その１）である。 第４実施形態を説明する断面工程図（その２）である。

符号の説明

１…本体基板、２…支持基板、６…薄型基板、８，３２…接続孔、１０，３７…貫通ビア、１２…配線パターン、１４…半導体チップ、１６…半導体装置、３５…導電膜、３５ａ…平坦化面

Claims (9)

1. 本体基板の一主面側に当該本体基板の板厚を補償するための支持基板を形成する第１工程と、
   前記本体基板を研磨することによって前記支持基板に貼り合わせられた薄型基板を得る第２工程と、
   前記薄型基板に前記支持基板に達する接続孔を形成し、当該接続孔内に導電性材料を埋め込んでなる貫通ビアを形成する第３工程と、
   前記薄型基板上に前記貫通ビアに接続させた配線パターンを形成し、当該配線パターンに接続させた状態で当該薄型基板上に半導体チップを搭載する第４工程と、
   前記半導体チップが搭載された前記薄型基板から、前記支持基板を選択的に除去する第５工程とを行う
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第５工程では、前記支持基板のエッチングによって当該支持基板を選択的に除去する
   ことを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記第５工程では、前記薄膜基板から前記支持基板を剥がし取る
   ことを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   前記第１工程では、前記本体基板に対して前記支持基板を貼り合わせる
   ことを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、
   前記支持基板として導電性基板を用い、
   前記第３工程では、前記接続孔の底部に露出させた前記支持基板上にメッキ法によって導電性材料を成長させることによって前記貫通ビアを形成する
   ことを特徴とする半導体装置の製造方法。
6. 本体基板の表面側に接続孔を形成し、当該接続孔の内部を埋め込む状態で当該本体基板の表面側に導電膜を形成する第１工程と、
   前記接続孔内に前記導電膜を残す状態で前記本体基板の表面側を平坦化し、その平坦化面に当該本体基板の板厚を補償するための支持基板を形成する第２工程と、
   前記導電膜が露出するまで前記本体基板の裏面側を研磨することにより、当該本体基板を薄型基板とすると共に、前記接続孔内に埋め込まれた当該導電膜部分を貫通ビアとする第３工程と、
   前記薄型基板上に、前記貫通ビアに接続させた配線パターンを形成し、この配線パターン接続させた状態で当該薄型基板上に半導体チップを搭載する第４工程と、
   前記半導体チップが搭載された前記薄型基板から、前記支持基板を選択的に除去する第５工程とを行う
   ことを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記第５工程では、前記支持基板のエッチングによって当該支持基板を選択的に除去する
   ことを特徴とする半導体装置の製造方法。
8. 請求項６記載の半導体装置の製造方法において、
   前記第５工程では、前記薄膜基板から前記支持基板を剥がし取る
   ことを特徴とする半導体装置の製造方法。
9. 請求項６記載の半導体装置の製造方法において、
   前記第２工程では、前記本体基板に対して前記支持基板を貼り合わせる
   ことを特徴とする半導体装置の製造方法。
   
   

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