JP2002110897A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Abstract
(57)【要約】
【課題】 程数を削減し、低コストでの製造を可能とす
る改良された接続プラグ構造を有する半導体装置を提供
すること。 【解決手段】 半導体基板に素子が集積形成された半導
体チップを層間絶縁膜を介して複数層積層してなり、こ
れら複数の半導体チップの相互間は、前記半導体基板に
設けられた貫通孔に埋め込まれた接続プラグ、およびこ
の接続プラグ上に設けられているバンプにより接続され
ている半導体装置であって、前記接続プラグおよびバン
プは、４００℃以上の融点を有する同一金属により、一
体的に形成されていることを特徴とする。
る改良された接続プラグ構造を有する半導体装置を提供
すること。 【解決手段】 半導体基板に素子が集積形成された半導
体チップを層間絶縁膜を介して複数層積層してなり、こ
れら複数の半導体チップの相互間は、前記半導体基板に
設けられた貫通孔に埋め込まれた接続プラグ、およびこ
の接続プラグ上に設けられているバンプにより接続され
ている半導体装置であって、前記接続プラグおよびバン
プは、４００℃以上の融点を有する同一金属により、一
体的に形成されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、接続プラグ構造の改良に関
する。
その製造方法に係り、特に、接続プラグ構造の改良に関
する。
【０００２】
【従来の技術】従来、Chip on chip 構造の半導体装置
のチップスループラグの形成に際しては、スループラグ
の上部に半田バンプを形成するために、プラグを埋め込
んだ後に余分な金属を除去するためのＣＭＰ工程が必要
である。そのため、スループット及び形成コストが増大
するという問題があった。
のチップスループラグの形成に際しては、スループラグ
の上部に半田バンプを形成するために、プラグを埋め込
んだ後に余分な金属を除去するためのＣＭＰ工程が必要
である。そのため、スループット及び形成コストが増大
するという問題があった。
【０００３】一方、スループラグ上部にエリアペナルテ
ィーの要求から配線を形成するために、やはりスループ
ラグの埋め込みとＣＭＰを行なうことが必要であった。
ィーの要求から配線を形成するために、やはりスループ
ラグの埋め込みとＣＭＰを行なうことが必要であった。
【０００４】いづれの場合においても、スループラグの
埋め込み方法としては、メッキ単独で、もしくはメッキ
＋塗布方法、ペースト印刷、ＣＶＤ等の形成方法を挙げ
ることが出来る。しかし、これらの方法は、いづれもス
ループットが悪いという問題があった。特に、メッキ法
単独でスループラグを埋め込む方法では、スループラグ
を形成した後、Ｓｉとの熱膨張係数の差が大きいため、
スループラグ周辺で応力によるクラックが発生したり、
接合時にクラックが発生しやすいという問題があった。
埋め込み方法としては、メッキ単独で、もしくはメッキ
＋塗布方法、ペースト印刷、ＣＶＤ等の形成方法を挙げ
ることが出来る。しかし、これらの方法は、いづれもス
ループットが悪いという問題があった。特に、メッキ法
単独でスループラグを埋め込む方法では、スループラグ
を形成した後、Ｓｉとの熱膨張係数の差が大きいため、
スループラグ周辺で応力によるクラックが発生したり、
接合時にクラックが発生しやすいという問題があった。
【０００５】また、他の方法と併用する埋め込み方法で
は、例えば、塗布方法で埋め込む場合には、ホール内で
厚みが数十μｍ以上となってしまうため、塗布膜が十分
に硬化することが出来ないという問題がある。ペースト
で埋め込む方法では、埋め込みが十分できないという問
題がある。更に、ＣＶＤ法では、スループットが悪いと
いう問題があった。
は、例えば、塗布方法で埋め込む場合には、ホール内で
厚みが数十μｍ以上となってしまうため、塗布膜が十分
に硬化することが出来ないという問題がある。ペースト
で埋め込む方法では、埋め込みが十分できないという問
題がある。更に、ＣＶＤ法では、スループットが悪いと
いう問題があった。
【０００６】
【発明が解決しようとする課題】本発明は、このような
事情の下になされ、工程数を削減し、低コストでの製造
を可能とする改良された接続プラグ構造を有する半導体
装置を提供することにある。
事情の下になされ、工程数を削減し、低コストでの製造
を可能とする改良された接続プラグ構造を有する半導体
装置を提供することにある。
【０００７】本発明の他の目的は、改良された接続プラ
グ構造を有する半導体装置を、削減された工程数で、低
コストで製造する方法を提供することにある。
グ構造を有する半導体装置を、削減された工程数で、低
コストで製造する方法を提供することにある。
【０００８】本発明の更に他の目的は、熱応力を緩和す
る改良された接続プラグ構造を有する半導体装置を提供
することにある。
る改良された接続プラグ構造を有する半導体装置を提供
することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、第１の発明は、半導体基板に素子が集積形成された
半導体チップを層間絶縁膜を介して複数層積層してな
り、これら複数の半導体チップの相互間は、前記半導体
基板に設けられた貫通孔に埋め込まれた接続プラグ、お
よびこの接続プラグ上に設けられているバンプにより接
続されている半導体装置であって、前記接続プラグおよ
びバンプは、４００℃以上の融点を有する同一金属によ
り、一体的に形成されていることを特徴とする半導体装
置を提供する。
め、第１の発明は、半導体基板に素子が集積形成された
半導体チップを層間絶縁膜を介して複数層積層してな
り、これら複数の半導体チップの相互間は、前記半導体
基板に設けられた貫通孔に埋め込まれた接続プラグ、お
よびこの接続プラグ上に設けられているバンプにより接
続されている半導体装置であって、前記接続プラグおよ
びバンプは、４００℃以上の融点を有する同一金属によ
り、一体的に形成されていることを特徴とする半導体装
置を提供する。
【００１０】第２の発明は、半導体基板に素子が集積形
成された半導体チップを層間絶縁膜を介して複数層積層
してなり、これら複数の半導体チップの相互間は、前記
半導体基板に設けられた貫通孔に埋め込まれた接続プラ
グ、およびこの接続プラグ上に設けられているバンプに
より接続されている半導体装置の製造方法であって、前
記接続プラグおよびバンプを、一回のメッキ工程により
同時に形成することを特徴とする半導体装置の製造方法
を提供する。
成された半導体チップを層間絶縁膜を介して複数層積層
してなり、これら複数の半導体チップの相互間は、前記
半導体基板に設けられた貫通孔に埋め込まれた接続プラ
グ、およびこの接続プラグ上に設けられているバンプに
より接続されている半導体装置の製造方法であって、前
記接続プラグおよびバンプを、一回のメッキ工程により
同時に形成することを特徴とする半導体装置の製造方法
を提供する。
【００１１】上記第１および第２の発明において、層間
絶縁膜を、異方性導電膜とすることが出来る。
絶縁膜を、異方性導電膜とすることが出来る。
【００１２】第３の発明は、半導体基板と、この半導体
基板上にそれぞれ層間絶縁膜を介して複数層積層した多
層配線層とを具備し、前記記半導体基板と前記配線層と
は、前記半導体基板に設けられた貫通孔に埋め込まれた
接続プラグにより接続されている半導体装置であって、
前記接続プラグ内に空隙が設けられていることを特徴と
する半導体装置を提供する。
基板上にそれぞれ層間絶縁膜を介して複数層積層した多
層配線層とを具備し、前記記半導体基板と前記配線層と
は、前記半導体基板に設けられた貫通孔に埋め込まれた
接続プラグにより接続されている半導体装置であって、
前記接続プラグ内に空隙が設けられていることを特徴と
する半導体装置を提供する。
【００１３】第４の発明は、半導体基板と、この半導体
基板上にそれぞれ層間絶縁膜を介して複数層積層した多
層配線層とを具備し、前記記半導体基板と前記配線層と
は、前記半導体基板に設けられた貫通孔に埋め込まれた
接続プラグにより接続されている半導体装置の製造方法
であって、前記半導体基板に設けられた有底孔の底部を
除く部分に絶縁膜を形成し、前記有底孔の底部から電解
メッキを行って有底孔を埋め込んで接続プラグを形成
し、次いで、前記半導体基板の裏面を前記接続プラグが
露出するまで研磨することを特徴とする半導体装置の製
造方法を提供する。
基板上にそれぞれ層間絶縁膜を介して複数層積層した多
層配線層とを具備し、前記記半導体基板と前記配線層と
は、前記半導体基板に設けられた貫通孔に埋め込まれた
接続プラグにより接続されている半導体装置の製造方法
であって、前記半導体基板に設けられた有底孔の底部を
除く部分に絶縁膜を形成し、前記有底孔の底部から電解
メッキを行って有底孔を埋め込んで接続プラグを形成
し、次いで、前記半導体基板の裏面を前記接続プラグが
露出するまで研磨することを特徴とする半導体装置の製
造方法を提供する。
【００１４】かかる半導体装置の製造方法において、前
記絶縁膜は、前記有底孔の内面に形成された導電性膜上
に形成され、前記電解メッキを、前記有底孔の底部に露
出する導電性膜を電極として用いて行うことが出来る。
記絶縁膜は、前記有底孔の内面に形成された導電性膜上
に形成され、前記電解メッキを、前記有底孔の底部に露
出する導電性膜を電極として用いて行うことが出来る。
【００１５】或いはまた、前記有底孔の内面に形成され
た絶縁膜の前記有底孔の底部の部分を除去し、前記電解
メッキを、前記半導体基板に電源を接続して行うことが
出来る。なお、この場合、前記半導体基板に設けられた
半導体素子と接続プラグとの間に、スイッチ素子を設け
ることが出来る。
た絶縁膜の前記有底孔の底部の部分を除去し、前記電解
メッキを、前記半導体基板に電源を接続して行うことが
出来る。なお、この場合、前記半導体基板に設けられた
半導体素子と接続プラグとの間に、スイッチ素子を設け
ることが出来る。
【００１６】以上のように構成される第１および第２の
発明によると、プラグとバンプが電解メッキにより一度
に一体的に形成されているため、従来の方法のようにＣ
ＭＰを用いる必要がなく、また、工程数を削減すること
が出来るので、低コストでマルチチップ半導体装置を製
造することが可能である。
発明によると、プラグとバンプが電解メッキにより一度
に一体的に形成されているため、従来の方法のようにＣ
ＭＰを用いる必要がなく、また、工程数を削減すること
が出来るので、低コストでマルチチップ半導体装置を製
造することが可能である。
【００１７】また、第３の発明によると、接続プラグ内
に空隙を設けることで、プロセス時に発生する熱応力を
緩和することができる。
に空隙を設けることで、プロセス時に発生する熱応力を
緩和することができる。
【００１８】更に、第４の発明によると、メッキ層は、
底部から順に堆積されていくので、空隙を残すことな
く、接続プラグ用孔内を完全にメッキ層で埋めることが
可能である。
底部から順に堆積されていくので、空隙を残すことな
く、接続プラグ用孔内を完全にメッキ層で埋めることが
可能である。
【００１９】
【発明の実施の形態】以下、図面を参照して、本発明の
種々の実施の形態について説明する。
種々の実施の形態について説明する。
【００２０】（第１の実施形態）図１は、本発明の第１
の実施形態に係るマルチチップ半導体装置を示す断面図
である。図１において、配線基板１上に、複数の半導体
チップ２ａ、２ｂが、間に異方性導電膜３ａ、３ｂを介
して積層させている。半導体チップ２ａ、２ｂは、貫通
孔に埋め込まれた、ＣｕまたはＡｌからなるプラグ４
ａ、４ｂおよびその上に一体的に設けられたバンプ５
ａ、５ｂにより、相互に電気的に接続されている。
の実施形態に係るマルチチップ半導体装置を示す断面図
である。図１において、配線基板１上に、複数の半導体
チップ２ａ、２ｂが、間に異方性導電膜３ａ、３ｂを介
して積層させている。半導体チップ２ａ、２ｂは、貫通
孔に埋め込まれた、ＣｕまたはＡｌからなるプラグ４
ａ、４ｂおよびその上に一体的に設けられたバンプ５
ａ、５ｂにより、相互に電気的に接続されている。
【００２１】即ち、半導体チップ２ａ、２ｂには複数の
半導体体素子６ａ、６ｂ（図では各チップにつき１つの
み示してある）が設けられており、これら半導体体素子
６ａ、６ｂは、Ｃｕ／ＴａＮ層７を介してバンプ５ａ、
５ｂに接続され、それによって、各半導体チップ２ａ、
２ｂの複数の半導体体素子６ａ、６ｂは、相互に電気的
に接続されている。
半導体体素子６ａ、６ｂ（図では各チップにつき１つの
み示してある）が設けられており、これら半導体体素子
６ａ、６ｂは、Ｃｕ／ＴａＮ層７を介してバンプ５ａ、
５ｂに接続され、それによって、各半導体チップ２ａ、
２ｂの複数の半導体体素子６ａ、６ｂは、相互に電気的
に接続されている。
【００２２】なお、配線基板１の電極８とプラグ４ａと
の電気的接続、およびバンプ５ａとプラグ４ｂとの電気
的接続は、通常は絶縁性であるが、圧力が加わることに
より導電性となる異方性導電膜３ａ、３ｂにより行われ
る。異方性導電膜を用いることにより、積層するチップ
の裏面に絶縁膜を形成する工程を省略することが可能と
なる。
の電気的接続、およびバンプ５ａとプラグ４ｂとの電気
的接続は、通常は絶縁性であるが、圧力が加わることに
より導電性となる異方性導電膜３ａ、３ｂにより行われ
る。異方性導電膜を用いることにより、積層するチップ
の裏面に絶縁膜を形成する工程を省略することが可能と
なる。
【００２３】次に、以上のように構成されるマルチチッ
プ半導体装置の製造方法について、図２を参照して説明
する。
プ半導体装置の製造方法について、図２を参照して説明
する。
【００２４】図２（ａ）に示すように、半導体素子６ａ
が形成されたシリコン基板１０の上面にレジストパター
ン１１を形成し、このレジストパターン１１をマスクと
してシリコン基板１０をエッチングし、シリコン基板１
０にチップコンタクト孔１２を形成する。
が形成されたシリコン基板１０の上面にレジストパター
ン１１を形成し、このレジストパターン１１をマスクと
してシリコン基板１０をエッチングし、シリコン基板１
０にチップコンタクト孔１２を形成する。
【００２５】次いで、レジストパターン１１を剥離した
後、図２（ｂ）に示すように、チップコンタクト孔１２
の内面を含む前面にＳｉＯ２ 膜１３を形成する。そし
て、ドライフィルム等を用いたリソグラフィーにより、
再配線用のコンタクトパターンを露光して、マスクパタ
ーン１４を形成し、これをマスクとして、ＲＩＥ等によ
り、ＳｉＯ２ 膜１３をエッチングし、半導体素子６ａ
を接続するためのコンタクト孔１５を形成する。
後、図２（ｂ）に示すように、チップコンタクト孔１２
の内面を含む前面にＳｉＯ２ 膜１３を形成する。そし
て、ドライフィルム等を用いたリソグラフィーにより、
再配線用のコンタクトパターンを露光して、マスクパタ
ーン１４を形成し、これをマスクとして、ＲＩＥ等によ
り、ＳｉＯ２ 膜１３をエッチングし、半導体素子６ａ
を接続するためのコンタクト孔１５を形成する。
【００２６】次に、レジストパターン１４を剥離した
後、図２（ｃ）に示すように、孔１２およびコンタクト
孔１５の内面を含む前面に、バリアメタルおよびシード
層としてのＣｕ／ＴａＮ層１６を形成する。
後、図２（ｃ）に示すように、孔１２およびコンタクト
孔１５の内面を含む前面に、バリアメタルおよびシード
層としてのＣｕ／ＴａＮ層１６を形成する。
【００２７】その後、図２（ｄ）に示すように、プラグ
およびバンプ形成領域を除く領域にレジストパターン１
７を形成し、このレジストパターン１７をマスクとし
て、電解メッキにより金属を被着し、孔１２を埋めるプ
ラグ１８と、半導体素子６ａ接続するバンプ１９とを一
体的に形成する。
およびバンプ形成領域を除く領域にレジストパターン１
７を形成し、このレジストパターン１７をマスクとし
て、電解メッキにより金属を被着し、孔１２を埋めるプ
ラグ１８と、半導体素子６ａ接続するバンプ１９とを一
体的に形成する。
【００２８】なお、電解メッキにより被着される金属
は、その後、ポリイミド膜の形成等が行われることがあ
るため、このポリイミド膜の形成温度以上の融点を有す
るもの、即ち、４００℃以上の融点を有する金属であ
る。このような金属として、具体的には、Ａｌ、Ｃｕ、
Ａｕ、Ａｇ等を挙げることが出来る。
は、その後、ポリイミド膜の形成等が行われることがあ
るため、このポリイミド膜の形成温度以上の融点を有す
るもの、即ち、４００℃以上の融点を有する金属であ
る。このような金属として、具体的には、Ａｌ、Ｃｕ、
Ａｕ、Ａｇ等を挙げることが出来る。
【００２９】次いで、図２（ｅ）に示すように、レジス
トパターン１７を剥離し、露出するＣｕ／ＴａＮ層１６
をエッチングにより除去するとともに、更にシリコン基
板１０ａの裏面を、プラグ１８が露出するまで研磨、即
ちＣＭＰ、ＲＩＥ等でＳｉおよびスループラグ底部の絶
縁膜を除去する。
トパターン１７を剥離し、露出するＣｕ／ＴａＮ層１６
をエッチングにより除去するとともに、更にシリコン基
板１０ａの裏面を、プラグ１８が露出するまで研磨、即
ちＣＭＰ、ＲＩＥ等でＳｉおよびスループラグ底部の絶
縁膜を除去する。
【００３０】このようにして得た半導体チップ２ａを、
異方性導電膜３ａを介して配線基板１上に配設し、更に
その上に、同様にして作製した半導体チップ２ｂを異方
性導電膜３ｂを介して配設して、図１に示す構造のマル
チチップ半導体装置が得られる。この場合、積層する半
導体チップの数は、３〜４層が可能である。
異方性導電膜３ａを介して配線基板１上に配設し、更に
その上に、同様にして作製した半導体チップ２ｂを異方
性導電膜３ｂを介して配設して、図１に示す構造のマル
チチップ半導体装置が得られる。この場合、積層する半
導体チップの数は、３〜４層が可能である。
【００３１】なお、上述したように、配線基板１の電極
８とプラグ４ａとの電気的接続、およびバンプ５ａとプ
ラグ４ｂとの電気的接続は、絶縁材料中に導電性粒子が
分散されており、通常は絶縁性であるが、圧力が加わる
ことにより導電性となる異方性導電膜３ａ、３ｂにより
行われる。また、チップとチップとの電気的な接続は、
異方性導電膜以外でも可能であり、例えば、Ｃｕバンプ
とＳｎメッキや、ＡｕバンプとＳｎ、半田等によっても
接続可能である。
８とプラグ４ａとの電気的接続、およびバンプ５ａとプ
ラグ４ｂとの電気的接続は、絶縁材料中に導電性粒子が
分散されており、通常は絶縁性であるが、圧力が加わる
ことにより導電性となる異方性導電膜３ａ、３ｂにより
行われる。また、チップとチップとの電気的な接続は、
異方性導電膜以外でも可能であり、例えば、Ｃｕバンプ
とＳｎメッキや、ＡｕバンプとＳｎ、半田等によっても
接続可能である。
【００３２】以上のように、本実施形態では、プラグと
バンプが電解メッキにより一度に一体的に形成されてい
るため、従来の方法のようにＣＭＰを用いる必要がな
く、また、工程数を、例えば約半分に削減することが出
来るので、低コストでマルチチップ半導体装置を製造す
ることが可能である。
バンプが電解メッキにより一度に一体的に形成されてい
るため、従来の方法のようにＣＭＰを用いる必要がな
く、また、工程数を、例えば約半分に削減することが出
来るので、低コストでマルチチップ半導体装置を製造す
ることが可能である。
【００３３】（第２の実施形態）図３は、本発明の第２
の実施形態に係る多層配線構造を有する半導体装置を示
す断面図である。図３において、半導体素子２１が形成
された半導体チップ２２上に、絶縁膜（ ＳｉＯ２ 膜）
２３を介して第１の配線層２４ａが、第１の層間絶縁膜
２５ａを介して、第２の配線層が、第２の層間絶縁膜２
５ｂを介して、第２の配線層が２４ｂが積層されてい
る。半導体チップ２２は、貫通孔に埋め込まれたＣｕか
らなるプラグ２５により、第１の配線層２４ａに電気的
に接続されている。
の実施形態に係る多層配線構造を有する半導体装置を示
す断面図である。図３において、半導体素子２１が形成
された半導体チップ２２上に、絶縁膜（ ＳｉＯ２ 膜）
２３を介して第１の配線層２４ａが、第１の層間絶縁膜
２５ａを介して、第２の配線層が、第２の層間絶縁膜２
５ｂを介して、第２の配線層が２４ｂが積層されてい
る。半導体チップ２２は、貫通孔に埋め込まれたＣｕか
らなるプラグ２５により、第１の配線層２４ａに電気的
に接続されている。
【００３４】プラグ２６上にはＳＯＧ膜からなるキャッ
プ２７が設けられ、このキャップ２７の下のプラグ２６
内には、空隙２８が設けられている。このように、プラ
グ２６内に空隙を設けることで、プロセス時に発生する
熱応力を緩和することができる。
プ２７が設けられ、このキャップ２７の下のプラグ２６
内には、空隙２８が設けられている。このように、プラ
グ２６内に空隙を設けることで、プロセス時に発生する
熱応力を緩和することができる。
【００３５】次に、以上のように構成される多層配線半
導体装置の製造方法について、図４を参照して説明す
る。
導体装置の製造方法について、図４を参照して説明す
る。
【００３６】図４（ａ）に示すように、シリコン基板３
０の上面にゲート電極および拡散層を形成することによ
り、半導体素子２１を形成し、更に層間絶縁膜３１を形
成する。
０の上面にゲート電極および拡散層を形成することによ
り、半導体素子２１を形成し、更に層間絶縁膜３１を形
成する。
【００３７】次いで、図４（ｂ）に示すように、ホトリ
ソグラフィーによりシリコン基板３０をエッチングし、
径３０μｍ深さ６０μｍのチップコンタクト孔３２を形
成する。
ソグラフィーによりシリコン基板３０をエッチングし、
径３０μｍ深さ６０μｍのチップコンタクト孔３２を形
成する。
【００３８】次に、その後の工程を、プラグ形成部のみ
を詳細に示す図５を参照して説明する。
を詳細に示す図５を参照して説明する。
【００３９】まず、図５（ａ）に示すように、チップコ
ンタクト孔３２の内面を含むシリコン基板３０の全面に
ＳｉＯ２ 膜３３をプラズマＣＶＤで形成したのち、ス
パッタリングによりバリアメタルとしてのＣｕ（１μ
ｍ）／ＴａＮ（２０ｎｍ）積層膜３４を順次形成する。
ンタクト孔３２の内面を含むシリコン基板３０の全面に
ＳｉＯ２ 膜３３をプラズマＣＶＤで形成したのち、ス
パッタリングによりバリアメタルとしてのＣｕ（１μ
ｍ）／ＴａＮ（２０ｎｍ）積層膜３４を順次形成する。
【００４０】その後、図５（ｂ）も示すように、ＣＭＰ
によりＣｕ／ＴａＮ層３４を研磨することにより、チッ
プコンタクト孔３２の外側のＣｕ／ＴａＮ層３４を除去
し、チップコンタクト孔３２の内面に残す。
によりＣｕ／ＴａＮ層３４を研磨することにより、チッ
プコンタクト孔３２の外側のＣｕ／ＴａＮ層３４を除去
し、チップコンタクト孔３２の内面に残す。
【００４１】そして、図５（ｃ）に示すように、濡れ性
の低い溶剤を含む塗布液、例えばＳＯＧ等の塗布型絶縁
膜を全面に塗布すると、チップコンタクト孔３１の内部
に空隙２８を残したまま、塗布膜３５が形成される。な
お、この時、チップコンタクト孔３２の上部にある塗布
膜３５の部分は、チップコンタクト孔３２の外側の塗布
膜３５の部分よりもレベルが低くなる。
の低い溶剤を含む塗布液、例えばＳＯＧ等の塗布型絶縁
膜を全面に塗布すると、チップコンタクト孔３１の内部
に空隙２８を残したまま、塗布膜３５が形成される。な
お、この時、チップコンタクト孔３２の上部にある塗布
膜３５の部分は、チップコンタクト孔３２の外側の塗布
膜３５の部分よりもレベルが低くなる。
【００４２】チップコンタクト孔３２の内部に空隙２８
が設けられるのは、塗布液が低い濡れ性を有すること
と、チップスループラグの開口径が数μｍ以上となると
毛細管圧が低下し、埋め込み性が悪化するために、チッ
プコンタクト孔３２の内部にまで塗布液が入らないから
である。
が設けられるのは、塗布液が低い濡れ性を有すること
と、チップスループラグの開口径が数μｍ以上となると
毛細管圧が低下し、埋め込み性が悪化するために、チッ
プコンタクト孔３２の内部にまで塗布液が入らないから
である。
【００４３】次に、図５（ｄ）に示すように、チップコ
ンタクト孔３２の外側の塗布膜３５の部分をＣＭＰによ
り研磨して除去することにより、チップコンタクト孔３
３の上部が塗布膜２７によりキャップされ、内部に空隙
を有するプラグ２６が得られる。
ンタクト孔３２の外側の塗布膜３５の部分をＣＭＰによ
り研磨して除去することにより、チップコンタクト孔３
３の上部が塗布膜２７によりキャップされ、内部に空隙
を有するプラグ２６が得られる。
【００４４】次に、図４に戻るが、図４（ｃ）に示すよ
うに、半導体チップ２２上にＳｉＯ２ 膜２３を介して第
１の配線層２４ａを、第１の層間絶縁膜２５ａを介し
て、第２の配線層を、第２の層間絶縁膜２５ｂを介し
て、第３の配線層をそれぞれ積層し、更にシリコン基板
１０ａの裏面を、プラグ１８が露出するまで研磨するこ
ともに、ＲＩＥによりエッチングすることにより、図３
に示すような多層配線構造を有する半導体装置を得るこ
とが出来る。
うに、半導体チップ２２上にＳｉＯ２ 膜２３を介して第
１の配線層２４ａを、第１の層間絶縁膜２５ａを介し
て、第２の配線層を、第２の層間絶縁膜２５ｂを介し
て、第３の配線層をそれぞれ積層し、更にシリコン基板
１０ａの裏面を、プラグ１８が露出するまで研磨するこ
ともに、ＲＩＥによりエッチングすることにより、図３
に示すような多層配線構造を有する半導体装置を得るこ
とが出来る。
【００４５】図３に示す多層配線構造を有する半導体装
置は、その後、図５（ｅ）に示すように、配線基板３６
上に搭載される。
置は、その後、図５（ｅ）に示すように、配線基板３６
上に搭載される。
【００４６】以上のように、本実施形態では、チップコ
ンタクト孔をすべて埋め込まずにチップコンタクト孔上
部をキャップして、プラグ内部に空隙を残すことによ
り、プロセス時に発生する熱応力を緩和することが可能
である。そのため、プラグ周辺での熱応力によるクラッ
クの発生を防止することが出来る。
ンタクト孔をすべて埋め込まずにチップコンタクト孔上
部をキャップして、プラグ内部に空隙を残すことによ
り、プロセス時に発生する熱応力を緩和することが可能
である。そのため、プラグ周辺での熱応力によるクラッ
クの発生を防止することが出来る。
【００４７】なお、プラグ内部に空隙を残す方法は、上
述したようなキャップを用いる方法に限らず、エアボイ
ドの処理を行なわずにメッキすることで内部に気泡を残
したままプラグを形成することによっても可能である。
述したようなキャップを用いる方法に限らず、エアボイ
ドの処理を行なわずにメッキすることで内部に気泡を残
したままプラグを形成することによっても可能である。
【００４８】また、以上のような、プラグ内部に空隙を
残す方法を利用して、空中配線を形成することも可能で
ある。
残す方法を利用して、空中配線を形成することも可能で
ある。
【００４９】第３の実施形態 図６（ａ）は、本発明の第３の実施形態に係る半導体装
置の第１の例を示す断面図である。図６（ａ）におい
て、シリコン基板４１にはチップコンタクト孔４２が設
けられており、チップコンタクト孔４２の内面を含むシ
リコン基板４１上に、 絶縁膜、例えばＳｉＯ２ 膜４
３、バリアメタル膜、例えばＣｕ／ＴａＮ積層膜４４、
および導電膜、例えばＣｕ膜４５が、順次形成されてい
る。そして、チップコンタクト孔４２の底部を除くＣｕ
膜４５上に、絶縁膜、例えばＳｉＯ２ 膜４６が形成され
ている。
置の第１の例を示す断面図である。図６（ａ）におい
て、シリコン基板４１にはチップコンタクト孔４２が設
けられており、チップコンタクト孔４２の内面を含むシ
リコン基板４１上に、 絶縁膜、例えばＳｉＯ２ 膜４
３、バリアメタル膜、例えばＣｕ／ＴａＮ積層膜４４、
および導電膜、例えばＣｕ膜４５が、順次形成されてい
る。そして、チップコンタクト孔４２の底部を除くＣｕ
膜４５上に、絶縁膜、例えばＳｉＯ２ 膜４６が形成され
ている。
【００５０】この状態で、Ｃｕ膜４５を電極として用い
て例えばＣｕの電解メッキを施すと、メッキ層は、最初
からチップコンタクト孔４２の側面に形成されることな
く、底部から順に堆積されていくので、空隙を残すこと
なく、チップコンタクト孔４２内を完全にメッキ層で埋
めることが可能となる。
て例えばＣｕの電解メッキを施すと、メッキ層は、最初
からチップコンタクト孔４２の側面に形成されることな
く、底部から順に堆積されていくので、空隙を残すこと
なく、チップコンタクト孔４２内を完全にメッキ層で埋
めることが可能となる。
【００５１】なお、シリコン基板４１の裏面を加工する
際に、 電解メッキのシードとなるＣｕ膜４５をプラグ
中央のメッキ層と切り離すことにより、同軸配線を形成
することも可能である。
際に、 電解メッキのシードとなるＣｕ膜４５をプラグ
中央のメッキ層と切り離すことにより、同軸配線を形成
することも可能である。
【００５２】図６（ｂ）は、本発明の第３の実施形態に
係る半導体装置の第２の例を示す断面図である。図６
（ｂ）に示す構造は、ＳｉＯ２ 膜４３がチップコンタ
クト孔４２の底部に設けられていないことを除いて、図
６（ａ）に示す構造と同様である。
係る半導体装置の第２の例を示す断面図である。図６
（ｂ）に示す構造は、ＳｉＯ２ 膜４３がチップコンタ
クト孔４２の底部に設けられていないことを除いて、図
６（ａ）に示す構造と同様である。
【００５３】即ち、チップコンタクト孔４２の底部にＳ
ｉＯ２ 膜４３が設けられれていないため、シリコン基
板４１側から電源を供給することが可能である。図６
（ｂ）に示す構造において、シリコン基板４１側から電
源を供給して電解メッキを行うことにより、メッキ層
は、底部から順に堆積されていくので、空隙を残すこと
なく、チップコンタクト孔４２内を完全にメッキ層で埋
めることが可能となる。
ｉＯ２ 膜４３が設けられれていないため、シリコン基
板４１側から電源を供給することが可能である。図６
（ｂ）に示す構造において、シリコン基板４１側から電
源を供給して電解メッキを行うことにより、メッキ層
は、底部から順に堆積されていくので、空隙を残すこと
なく、チップコンタクト孔４２内を完全にメッキ層で埋
めることが可能となる。
【００５４】なお、図６（ｂ）に示す構造では、チップ
コンタクト孔４２の底部を除くＣｕ膜４５上を覆うＳｉ
Ｏ２ 膜４６は、必ずしも形成されなくてもよい。
コンタクト孔４２の底部を除くＣｕ膜４５上を覆うＳｉ
Ｏ２ 膜４６は、必ずしも形成されなくてもよい。
【００５５】図６（ｂ）に示す構造では、基板との間の
導通を測定することにより、プラグの埋込み検査を行う
ことが可能である。
導通を測定することにより、プラグの埋込み検査を行う
ことが可能である。
【００５６】図６（ｃ）は、本発明の第３の実施形態に
係る半導体装置の第３の例を示す断面図である。図６
（ｂ）に示す構造では、チップコンタクト孔４２の底部
にはＳｉＯ２ 膜４３が設けられれていないため、半導
体素子とプラグとがシリコン基板を介して導通してしま
い、基板裏面の研磨による薄膜化の前では、半導体素子
の特性の測定が出来ない。そのため、図６（ｃ）に示す
構造では、半導体素子（図示せず）とプラグ４７との間
にスイッチ素子４８を設け、半導体素子の特性の測定を
可能としている。
係る半導体装置の第３の例を示す断面図である。図６
（ｂ）に示す構造では、チップコンタクト孔４２の底部
にはＳｉＯ２ 膜４３が設けられれていないため、半導
体素子とプラグとがシリコン基板を介して導通してしま
い、基板裏面の研磨による薄膜化の前では、半導体素子
の特性の測定が出来ない。そのため、図６（ｃ）に示す
構造では、半導体素子（図示せず）とプラグ４７との間
にスイッチ素子４８を設け、半導体素子の特性の測定を
可能としている。
【００５７】
【発明の効果】以上、詳細に説明したように、第１およ
び第２の発明によると、プラグとバンプが電解メッキに
より一度に一体的に形成されているため、従来の方法の
ようにＣＭＰを用いる必要がなく、また、工程数を削減
することが出来るので、低コストでマルチチップ半導体
装置を製造することが可能である。
び第２の発明によると、プラグとバンプが電解メッキに
より一度に一体的に形成されているため、従来の方法の
ようにＣＭＰを用いる必要がなく、また、工程数を削減
することが出来るので、低コストでマルチチップ半導体
装置を製造することが可能である。
【００５８】また、第３の発明によると、接続プラグ内
に空隙を設けることで、プロセス時に発生する熱応力を
緩和することができる。
に空隙を設けることで、プロセス時に発生する熱応力を
緩和することができる。
【００５９】更に、第４の発明によると、メッキ層は、
底部から順に堆積されていくので、空隙を残すことな
く、接続プラグ用孔内を完全にメッキ層で埋めることが
可能である。
底部から順に堆積されていくので、空隙を残すことな
く、接続プラグ用孔内を完全にメッキ層で埋めることが
可能である。
【図１】第１の実施形態に係るマルチチップ構造の半導
体装置を示す断面図。
体装置を示す断面図。
【図２】図１に示すマルチチップ構造の半導体装置の製
造方法を工程順に示す断面図。
造方法を工程順に示す断面図。
【図３】第２の実施形態に係る多層配線構造の半導体装
置を示す断面図。
置を示す断面図。
【図４】図３に示す多層配線構造の半導体装置の製造方
法を工程順に示す断面図。
法を工程順に示す断面図。
【図５】図３に示す多層配線構造の半導体装置の製造方
法の一部を工程順に示す断面図。
法の一部を工程順に示す断面図。
【図６】第３の実施形態に係る半導体装置を示す断面
図。
図。
【図７】従来の方法により形成されたプラグの問題点を
示す断面図。
示す断面図。
１…配線基板 ２ａ，２ｂ…半導体チップ ３ａ，３ｂ…異方性導電膜 ４ａ，４ｂ，１８…プラグ ５ａ，５，１９…バンプ ６ａ，６ｂ…半導体体素子 ７，１６…Ｃｕ／ＴａＮ層 ８…電極 １０…シリコン基板 １１，１７…レジストパターン １２…チップコンタクト孔 １３…ＳｉＯ２ 膜 １４…マスクパターン １５…コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 23/52 Ｃ 21/60 23/52 Ｆターム(参考） 5F033 HH08 HH11 HH13 HH14 HH32 JJ08 JJ11 JJ13 JJ14 JJ32 MM12 MM13 NN05 NN07 PP15 PP26 QQ07 QQ08 QQ09 QQ10 QQ13 QQ37 QQ48 RR04 SS15 TT07 VV07 WW03 XX17 XX19 XX33 XX34 5F044 KK01 KK05 LL09 QQ02 QQ04 RR03
Claims (4)
- 【請求項１】半導体基板に素子が集積形成された半導体
チップを層間絶縁膜を介して複数層積層してなり、これ
ら複数の半導体チップの相互間は、前記半導体基板に設
けられた貫通孔に埋め込まれた接続プラグ、およびこの
接続プラグ上に設けられているバンプにより接続されて
いる半導体装置であって、 前記接続プラグおよびバンプは、４００℃以上の融点を
有する同一金属により、一体的に形成されていることを
特徴とする半導体装置。 - 【請求項２】前記層間絶縁膜は、異方性導電膜であるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】半導体基板に素子が集積形成された半導体
チップを層間絶縁膜を介して複数層積層してなり、これ
ら複数の半導体チップの相互間は、前記半導体基板に設
けられた貫通孔に埋め込まれた接続プラグ、およびこの
接続プラグ上に設けられているバンプにより接続されて
いる半導体装置の製造方法であって、 前記接続プラグおよびバンプを、一回のメッキ工程によ
り同時に形成することを特徴とする半導体装置の製造方
法。 - 【請求項４】半導体基板と、この半導体基板上にそれぞ
れ層間絶縁膜を介して複数層積層した多層配線層とを具
備し、 前記半導体基板と前記配線層とは、前記半導体基板に設
けられた貫通孔に埋め込まれた接続プラグにより接続さ
れている半導体装置であって、 前記接続プラグ内に空隙が設けられていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000296078A JP2002110897A (ja) | 2000-09-28 | 2000-09-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000296078A JP2002110897A (ja) | 2000-09-28 | 2000-09-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110897A true JP2002110897A (ja) | 2002-04-12 |
Family
ID=18778404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000296078A Pending JP2002110897A (ja) | 2000-09-28 | 2000-09-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110897A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010185728A (ja) * | 2009-02-10 | 2010-08-26 | Nanocreate Co Ltd | Ｘ線タルボ回折格子の製造方法、ｘ線タルボ回折格子、ｘ線タルボ干渉計及びｘ線位相イメージング装置 |
| CN102290403A (zh) * | 2010-06-16 | 2011-12-21 | 海力士半导体有限公司 | 模块基板、具有该基板的半导体模块及其制造方法 |
| US8319324B2 (en) | 2006-12-05 | 2012-11-27 | Samsung Electronics Co., Ltd. | High I/O semiconductor chip package and method of manufacturing the same |
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| WO2016114320A1 (ja) * | 2015-01-13 | 2016-07-21 | デクセリアルズ株式会社 | 多層基板 |
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-
2000
- 2000-09-28 JP JP2000296078A patent/JP2002110897A/ja active Pending
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| KR20170091686A (ko) * | 2015-01-13 | 2017-08-09 | 데쿠세리아루즈 가부시키가이샤 | 다층 기판 |
| CN107112314A (zh) * | 2015-01-13 | 2017-08-29 | 迪睿合株式会社 | 多层基板 |
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