JP4561307B2 - 配線基板の製造方法および半導体装置の製造方法 - Google Patents
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Description
本発明は、インターポーザ基板を信頼性高く形成することが容易な配線基板の製造方法および半導体装置の製造方法に関するものである。
半導体集積回路（以下ＬＳＩという）の微細化、高集積化にともない、最上層の多層配線に形成されるパッド数が増大してきた。このようなパッド数の増大に対してパッドのファインピッチ化も進展しつつある。このようなパッド−ファインピッチ化にともない、パッケ−ジ基板のファイン−ピッチ化の要求も急速に高まりつつある。配線をファイン−ピッチ化したパッケ−ジ基板は製造コストが高く、ＬＳＩチップの微細化によりチップ製造コストが低減としてもパッケ−ジ基板のコスト増によって、ＬＳＩ製品のコストが上昇する要因となっていた。そのためＬＳＩチップとパッケ−ジ基板との間にＬＳＩチップのファイン−ピッチ化されたパッドを、よりラフなピッチなパッドに再配線し、パッケ−ジ基板の配線ピッチを「ラフにする」という試みがある。ファイン−ピッチ化されたパッドをよりラフなピッチのパッドをよりラフなピッチのパッドに再配線する部材はインタ−ポ−ザと呼ばれている。このようなインタ−ポ−ザをＬＳＩチップとパッケ−ジ基板との間に挿入することにより、パッケ−ジ基板のコストを抑えることでＬＳＩ製品の製造コストを下げることができる。本手法を用いた基板技術はＳＩＰ（System In Package）と呼ばれている（例えば、特許文献１参照。）。
以下に、従来のインタ−ポ−ザ基板の製造工程の一例を図８〜図１２の製造工程断面図によって説明する。
図８（１）に示すように、ＳＯＩ（Silicon on insulator）基板１１０を用いる。このＳＯＩ基板１１０は、シリコン基板１１１上に絶縁層（例えばＳｉＯ2膜）１１２を介してシリコン層１１３が形成されているものである。
次に、図８（２）に示すように、上記ＳＯＩ基板１１０のシリコン層１１３上にハ−ドマスク層１１４を形成する。このハードマスク膜１１４は、例えばＣＶＤ−ＳｉＯ2膜を用いる。その後、ハードマスク層１１４上にレジスト層１３１を形成し、リソグラフィー技術によって、このレジスト層１３１にビアホールパターン１３２を形成する。上記レジスト層１３１は例えば塗布技術によって形成することができる。上記ビアホールパターン１３２が形成された上記レジスト層１３１をエッチングマスクに用いて、上記ハードマスク層１１４にビアホールパターン１３２を転写するように形成する。上記エッチング技術には、ＲＩＥ（Reactive Ion Etching）のようなドライエッチングを用いることができる。その後、上記レジスト層１３１を除去する。
次に、図８（３）に示すように、上記ビアホールパターン１３２が形成された上記ハードマスク層１３１をエッチングマスクに用いて、上記シリコン層１１３にビアホール１１５を形成する。上記エッチング技術には、ＲＩＥ（Reactive Ion Etching）のようなドライエッチングを用いることができる。このエッチングでは絶縁層１１２がエッチングストッパとなるが、ビアホール１１５底部の絶縁層１１２が除去されてもよい。図面では絶縁層１１２が除去された場合を示した。
次に、図８（４）に示すように、上記ハ−ドマスク層１１４〔前記図８（３）参照〕を除去する。この除去工程では、例えばウエットエッチングを用い、そのエッチング液には、例えば上記ハードマスク層１１４がＳｉＯ2膜で形成されている場合にはフッ酸（ＨＦ）系のエッチング液を用い、上記ハードマスク層１１４がＳｉＮ膜で形成されている場合には熱リン酸（Ｈ3ＰＯ4）系のエッチング液を用いる。この結果、シリコン層１１３、絶縁層１１２にビアホール１１５が形成される。図面では、ハードマスク層１１４、絶縁層１１２ともに酸化シリコンで形成されている場合を示した。そのため、ハードマスク層１１４を除去する際に絶縁層１１２もエッチングされる。
次に、図９（５）に示すように、上記ビアホ−ル１１５のサイドエッチングを行う。その後、少なくともビアホール１１５の内面におよびシリコン層１１３表面に絶縁膜１１６として酸化シリコン（ＳｉＯ2）膜を成膜する。
次に、図９（６）に示すように、上記絶縁膜１１６表面にバリアメタル層１１７を成膜した後、続いて銅シ−ド層１１８を成膜する。
次に、図９（７）に示すように、銅めっき法によって、上記ビアホール１１５を埋め込むように上記銅シード層１１８上に銅膜１１９を形成する。その後、銅膜１１９（以下、銅シード層１１８も含めて銅膜という）上にレジスト膜１３３を形成した後、リソグラフィー技術によってビアホ−ル１１５上にレジスト膜１１３を残し、それをマスクにして、シリコン層１１３上の銅膜１１９、バリアメタル層１１７を除去する。
次に、図９（８）に示すように、上記レジスト膜１３３〔前記図９（８）参照〕を除去して化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing）法によって、上記絶縁膜１１６表面まで銅膜１２０、バリアメタル層１１７を研磨する。この結果、ビアホール１１５内に銅膜１１９からなる接続部１２１が形成される。
次に、図１０（９）に示すように、上記接続部１２１を被覆するように絶縁膜１１７上に拡散防止膜１２２を形成する。この拡散防止膜１２２には、例えば窒化シリコン（ＳｉＮ）膜を用いることができる。さらにその上に絶縁膜１２３を形成する。この絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、この酸化シリコン膜は例えばＣＶＤ法によって成膜することができる。
次に、図１０（１０）に示すように、上記絶縁膜１２３上にレジスト膜１３４を形成する。このレジスト膜は通常のレジスト塗布技術による。続いてリソグラフィー技術によって、レジスト膜１３４にコンタクトホールパタ−ン１３５を形成する。さらに、上記レジスト膜１３４をエッチングマスクに用いて上記絶縁膜１２３にコンタクトホール１２４を形成する。
次に、図１０（１１）に示すように、上記レジスト膜１３４〔前記図１０（１０）参照〕を除去する。続いて上記コンタクトホール１２４を形成した絶縁膜１２３をエッチングマスクに用いて、上記拡散防止膜１２２に上記接続部１２１に達するように上記コンタクトホール１２４を延長形成する加工を行う。
次に、図１０（１２）に示すように、通常の配線形成技術によって、上記絶縁膜１２３上に上記コンタクトホール１２４を通して上記接続部１２１に接続する配線１２５を形成する。この配線１２５は、アルミニウム、アルミニウム合金、タングステン等に金属配線を用いることができる。
次に、図１１（１３）に示すように、上記絶縁膜１２３上に上記配線１２５を被覆する絶縁膜１２６を酸化シリコン膜１２６−１および窒化シリコン膜１２６−２で形成した後、通常のリソグラフィー技術とエッチング技術とによって、上記絶縁膜１２６に上記配線１２５に達する接続孔１２７を形成する。
次に、図１１（１４）に示すように、上記ＳＯＩ基板１１０を上下逆にして支持基盤１５１上に接続剤１５２を介して接着した後、ＳＯＩ基板１１０のシリコン基板１１１〔前記図１１（１３）参照〕をＣＭＰ法によってバリアメタル層１１７上およびＳＯＩ基板の絶縁層１１２上まで研磨する。このとき、接続部１２１上のバリアメタル層１１７が除去されてもよい。
次に、図１１（１５）に示すように、上記バリアメタル層１１７を除去した後、接続部１２１の銅表面にはんだボール１５３を形成する。このようにして、配線基板（インターポーザ基板）１０１が完成する。
次に、図１２（１６）に示すように、上記配線基板（インターポーザ基板）１０１にディッシングを行い、実装基板（マザー基板）１０２の電極１７１に上記はんだボール１５３を接合させる。
しかし、上記従来の製造方法では、ビアホ−ルを形成する工程において、酸化シリコン膜で形成されるハードマスク層１１４を除去する際に、フッ酸（ＨＦ）などによるウエットエッチングを行う。このとき、前記図８（４）に示したように、ビアホール１１５内壁のＳＯＩ基板１１０の絶縁層１１２にサイドエッチングが入る。また、図１３に示すように、シリコン層１１３と酸化シリコンからなるハードマスク層１１４との界面およびＳＯＩ基板におけるシリコン層１１３と絶縁層１１２との界面にエッチング液が染み込み、シリコン層１１３の界面部にサイドエッチングが生じる。このビアホール１１５上部側のサイドエッチングは、図示はしないが、シリコン層１１３のサイドエッチングによる順テーパ化への影響が生じ、バリアメタル層（図示せず）の成膜および銅シード層（図示せず）の成膜が均一にならず、銅膜（図示せず）の埋め込み不良が生じる。また、図１４に示すように、ビアホール１１５下部側のサイドエッチングは、上記説明したように、ビアホール１１５側面の絶縁層１１２のサイドエッチングによる後退およびシリコン層１１３界面に生じたサイドエッチングによりバリアメタル層（図示せず）および銅シード層（図示せず）が均一に成膜されず、その部分のみ銅めっきの成長が遅くなり、場合によってはボイドを生じる。このため、銅膜で形成される接続部において接合不良を引き起こすことになる。
解決しようとする問題点は、ビアホールを形成する際のエッチングマスクとして用いたハードマスク層を除去する際に、ビアホール内に生じるサイドエッチングを防止することが困難な点である。
本発明の配線基板の製造方法は、第１面側に実装基板を接続し、前記第１面とは反対側の第２面側に集積回路チップを実装し、配線基板を貫通する接続部を備えた配線基板の製造方法であって、シリコン基板上に絶縁層介してシリコン層を有するＳＯＩ基板を用意する工程と、前記シリコン層上にハードマスク層を形成し、該ハードマスク層にビアホールパターンを形勢する工程と、前記ハードマスク層をエッチングマスクに用いてエッチング処理し、前記シリコン層及び前記絶縁層にビアホールを形成する工程と、ビアホール内を埋め込むように前記ハードマスク層上にレジスト膜を塗布し、リソグラフィー技術により前記レジスト膜をパターニングして、前記ハードマスク上に突き出すように前記ビアホール内に埋め込まれた前記レジスト膜による保護部を形成する工程と、前記保護部を残した状態で前記ハードマスクを除去する工程と、前記保護部を除去する工程と、前記ビアホールの内面及び前記シリコン層の表面に第１の絶縁膜を形成し、前記ビアホール内にバリアメタル層を介して銅膜による接続部を形成する工程と、前記接続部上及び前記第１の絶縁膜上に拡散防止膜及び第２の絶縁膜を積層し、該拡散防止膜及び第２の絶縁膜に形成したコンタクトホールを通じて前記接続部に接続する配線を形成する工程と、前記配線層の一部が露出する第３の絶縁膜を形成する工程と、前記シリコン基板を前記絶縁層まで研磨し、前記第１の絶縁膜及び前記バリアメタルを除去して露出した前記接続部上にはんだボールを形成する工程とを備える。
本発明の半導体装置の製造方法は、第１面側に実装基板を接続し、前記第１面とは反対側の第２面側に集積回路チップを実装し、配線基板を貫通する接続部を備えた半導体装置の製造方法であって、前記接続部が貫通する前記配線基板を形成する工程は、シリコン基板上に絶縁層介してシリコン層を有するＳＯＩ基板を用意する工程と、前記シリコン層上にハードマスク層を形成し、該ハードマスク層にビアホールパターンを形勢する工程と、前記ハードマスク層をエッチングマスクに用いてエッチング処理し、前記シリコン層及び前記絶縁層にビアホールを形成する工程と、ビアホール内を埋め込むように前記ハードマスク層上にレジスト膜を塗布し、リソグラフィー技術により前記レジスト膜をパターニングして、前記ハードマスク上に突き出すように前記ビアホール内に埋め込まれた前記レジスト膜による保護部を形成する工程と、前記保護部を残した状態で前記ハードマスクを除去する工程と、前記保護部を除去する工程と、前記ビアホールの内面及び前記シリコン層の表面に第１の絶縁膜を形成し、前記ビアホール内にバリアメタル層を介して銅膜による接続部を形成する工程と、前記接続部上及び前記第１の絶縁膜上に拡散防止膜及び第２の絶縁膜を積層し、該拡散防止膜及び第２の絶縁膜に形成したコンタクトホールを通じて前記接続部に接続する配線を形成する工程と、前記配線層の一部が露出する第３の絶縁膜を形成する工程と、前記シリコン基板を前記絶縁層まで研磨し、前記第１の絶縁膜及び前記バリアメタルを除去して露出した前記接続部上にはんだボールを形成する工程とを備える。
本発明の配線基板の製造方法は、ハードマスク層をエッチングマスクに用いて配線基板にビアホールを形成した後、ビアホール内を埋める保護部を形成してから、上記ハードマスク層を除去するため、容易にハ−ドマスクをウエットエッチングにて除去することが可能となる。この結果、ビアホール内にサイドエッチングが発生しないので、その後のビアホール内へのバリアメタル層の成膜、銅シード層の成膜がむらなく均一にできるという利点がある。この結果、ビアホール内に銅膜を埋め込んで接続部を形成する工程において、ボイド等の信頼性を阻害する要因を排除して銅膜による接続部が形成できるという利点がある。よって、インターポーザ基板との接合信頼性を向上させることができるので、ＬＳＩの性能向上、歩留向上、信頼性向上が図れる。
本発明の半導体装置の製造方法は、本発明の配線基板の製造方法によって製造された配線基板を用いて実装基板と集積回路チップとを実装するため、配線基板（インターポーザ基板）との接合の信頼性を向上させることができるので、ＬＳＩの性能向上、歩留向上、信頼性向上に繋がるという利点がある。
配線基板（インターポーザ基板）との接合の信頼性を向上させるという目的を、配線基板にビアホールを形成する際に、ビアホール内を埋め込む保護部を形成してから、ビアホールを形成する際のエッチングマスクとして用いたハードマスクを除去することで実現した。
本発明の配線基板の製造方法および半導体装置の製造方法に係る一実施例を、図１〜図６の製造工程断面図によって説明する。
図１（１）に示すように、ＳＯＩ（Silicon on insulator）基板１０を用いる。このＳＯＩ基板１０は、シリコン基板１１上に絶縁層（例えばＳｉＯ2膜）１２を介してシリコン層１３が形成されているものである。次に、上記ＳＯＩ基板１０のシリコン層１３上にハ−ドマスク層１４を形成する。このハードマスク層１４は、例えばＣＶＤ−ＳｉＯ2膜を用いる。その後、ハードマスク層１４上にレジスト層３１を形成し、リソグラフィー技術によって、このレジスト層３１にビアホールパターン３２を形成する。上記レジスト層３１は例えば塗布技術によって形成することができる。次いで、上記ビアホールパターン３２が形成された上記レジスト層３１をエッチングマスクに用いて、上記ハードマスク層１４にビアホールパターン３２を転写するように形成する。上記エッチング技術には、ＲＩＥ（Reactive Ion Etching）のようなドライエッチングを用いることができる。その後、上記レジスト膜３１を通常のレジスト除去技術によって除去する。
続いて、図１（２）に示すように、上記ビアホールパターン３２が形成された上記ハードマスク層１４をエッチングマスクに用いて、上記シリコン層１３にビアホール１５を形成する。上記エッチング技術には、ＲＩＥ（Reactive Ion Etching）のようなドライエッチングを用いることができる。このエッチングでは絶縁層１２がエッチングストッパとなるが、ビアホール１５底部の絶縁層１２が除去されてもよい。図面では絶縁層１２が除去された場合を示した。
次に、図１（３）に示すように、ビアホール１５の内部に保護部１６を形成する。この保護膜１６は、上記ハードマスク層１４表面より突き出して形成される分の厚さｔが５０ｎｍ以上を有するように形成されることが好ましい。この理由については後述する。
上記保護部１６は、例えばビアホール１５内を埋め込むようにハードマスク層１４上にレジストを塗布した後、ビアホール１５内およびその上部にレジスト膜が残るようにリソグラフィー技術によってレジスト膜を加工して形成することができる。または、ビアホール１５に微細な液滴のレジストを滴下することで形成することもできる。上記保護部１６はレジストで形成したが、ハードマスク層１４を除去する際のエッチングに耐性を有する材料であれば、例えばポリイミド等の樹脂、有機ＳＯＧ等を用いることができる。なお、リソグラフィー技術で保護部１６に加工する場合には、保護部１６を形成する膜は感光性を有していることが好ましい。保護膜１６が感光性を有することにより、保護膜１６自体に露光を行ってパターニングすることが可能になるので、保護膜１６を加工するために、別途マスクを形成する必要がなくなる。
次に、図１（４）に示すように、上記ハ−ドマスク層１４〔前記図図１（３）参照〕を除去する。この除去工程では、例えばウエットエッチングを用い、そのエッチング液には、例えば上記ハードマスク層１４がＳｉＯ2膜で形成されている場合にはフッ酸（ＨＦ）系のエッチング液を用い、上記ハードマスク層１４がＳｉＮ膜で形成されている場合には熱リン酸（Ｈ3ＰＯ4）系のエッチング液を用いる。その後、保護部１６を除去する。この場合、保護部１６がレジストで形成されているため、通常のレジスト剥離技術を用いることができる。
次に、図２（５）に示すように、上記ビアホ−ル１５のサイドエッチングを行う。その後、少なくともビアホール１５の内面におよびシリコン層１３表面に絶縁膜１７を成膜する。この絶縁膜１７は例えば酸化シリコン（ＳｉＯ2）膜で形成する。
次に、図２（６）に示すように、上記絶縁膜１７表面にバリアメタル層１８を成膜する。
次に、図２（７）に示すように、上記バリアメタル層１８表面に銅シ−ド層１９を成膜する。
次に、図３（８）に示すように、銅めっき法によって、上記ビアホール１５を埋め込むように上記ＳＯＩ基板１０上に銅膜２０（以下、銅シ−ド層１９も含めて銅膜とする）を形成する。その後、銅膜２０上にレジスト膜３３を形成した後、リソグラフィー技術によってビアホ−ル１５上にレジスト膜３３を残し、それをマスクにして、上記ビアホール１５内およびビアホール１５上以外のシリコン層１３上の銅膜２０を除去する。
次に、図３（９）に示すように、上記レジスト膜３３〔前記図３（８）参照〕を除去した後、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing）法によって、上記絶縁膜１７表面まで銅膜２０、バリアメタル層１８を研磨する。この結果、ビアホール１５内に銅膜２０からなる接続部２１が形成される。
次に、図３（１０）に示すように、上記接続部２１を被覆するように絶縁層１７上に拡散防止膜２２を形成する。この拡散防止膜２２には、例えば窒化シリコン（ＳｉＮ）膜を用いることができる。さらにその上に絶縁膜２３を形成する。この絶縁膜２３は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、この酸化シリコン膜は例えばＣＶＤ法によって成膜することができる。
次に、図４（１１）に示すように、上記絶縁膜２３上にレジスト膜３４を形成する。このレジスト膜は通常のレジスト塗布技術による。続いてリソグラフィー技術によって、レジスト膜３４にコンタクトホールパタ−ン３５を形成する。さらに、上記レジスト膜３４をエッチングマスクに用いて上記絶縁膜２３にコンタクトホール２４を形成する。
次に、図４（１２）に示すように、上記レジスト膜３４〔前記図４（１１）参照〕を除去する。続いて上記コンタクトホール２４を形成した絶縁膜２３をエッチングマスクに用いて、上記拡散防止膜２２に上記コンタクトホール２４を延長形成し、上記接続部２１に達するように加工を行う。
次に、図４（１３）に示すように、通常の配線形成技術によって、上記絶縁膜２３上に上記コンタクトホール２４を通して上記接続部２１に接続する配線２５を形成する。この配線２５は、アルミニウム、アルミニウム合金、タングステン等に金属配線を用いることができる。
次に、図５（１４）に示すように、上記絶縁膜２３上に上記配線２５を被覆する絶縁膜２６を酸化シリコン膜２６−１および窒化シリコン膜２６−２で形成した後、通常のリソグラフィー技術とエッチング技術とによって、上記絶縁膜２６に上記配線２５に達する接続孔２７を形成する。
次に、図５（１５）に示すように、前記図５（１４）に示した上記ＳＯＩ基板１０を上下逆にして支持基盤５１上に接続剤５２を介して接着した後、上記ＳＯＩ基板１０のシリコン基板１１〔前記図５（１４）参照〕をＣＭＰ法によってバリアメタル層１８上およびＳＯＩ基板１０の絶縁層１２上まで研磨する。
次に、図５（１６）に示すように、接続部２１表面に残されている上記バリアメタル層〔前記図５（１５）参照〕を除去した後、接続部２１の銅表面にはんだボール５３を形成する。このようにして、配線基板（インターポーザ基板）１が完成する。
次に、図６（１７）に示すように、上記配線基板（インターポーザ基板）１にディッシングを行い、実装基板（マザー基板）２の電極７１に上記はんだボール５３を接合させる。また、図示はしていないが、配線基板１に集積回路チップを接合させることで、配線基板１を介して実装基板２に集積回路チップ（図示せず）を実装した半導体装置が完成する。
次に、上記保護膜１６の膜厚について、図７の欠陥数と保護膜の突き出し膜厚との関係により説明する。図７の縦軸は１ウエハ当たりに発生した欠陥数を示し、横軸はハードマスク層上に突き出した保護膜の膜厚を示す。
図７に示すように、上記ハードマスク層１４表面より突き出して形成される保護膜１６の厚さが４０ｎｍよりも薄いと欠陥が生じるが、上記ハードマスク層１４表面より突き出して形成される保護膜１６の厚さが５０ｎｍ以上では欠陥が発生していないことがわかる。したがって、上記ハードマスク層１４表面より突き出して形成される保護膜１６の厚さは５０ｎｍ以上であることが好ましい。なお、図面中、保護膜の突き出し膜厚がマイナスとなっているのは、ハードマスク層１４表面より保護膜１６が突き出していない状態である。
本発明の配線基板の製造方法は、ハードマスク層１４をエッチングマスクに用いて配線基板となるＳＯＩ基板１０のシリコン層１３にビアホール１５を形成した後、ビアホール１５内を埋める保護部１６を形成してから、上記ハードマスク層１４を除去するため、容易にハ−ドマスク層１４をウエットエッチングにて除去することが可能となる。この結果、ビアホール１５内にサイドエッチングが発生しないので、その後のビアホー１５内へのバリアメタル層１８の成膜、銅シード層１９の成膜がむらなく均一にできるという利点がある。この結果、ビアホール１５内に銅膜を埋め込んで接続部２１を形成する工程において、ボイド等の信頼性を阻害する要因を排除して銅膜２０による接続部２１が形成できるという利点がある。よって、実装基板２および集積回路チップ（図示せず）と配線基板（インターポーザ基板）１との接合信頼性を向上させることができるので、ＬＳＩの性能向上、歩留向上、信頼性向上が図れる。
本発明の半導体装置の製造方法は、本発明の配線基板の製造方法によって製造された配線基板１を用いて実装基板２と集積回路チップ（図示せず）とを実装するため、配線基板（インターポーザ基板）１との接合の信頼性を向上させることができるので、ＬＳＩの性能向上、歩留向上、信頼性向上に繋がるという利点がある。
本発明の配線基板の製造方法および半導体装置の成膜方法は、ＳＩＰ技術という用途に適用することが好適である。
１…配線基板、２…実装基板、１４…ハードマスク層、１５…ビアホール、１６…保護部、２１…接続部、３２…ビアホールパターン
Claims (4)
- 第１面側に実装基板を接続し、前記第１面とは反対側の第２面側に集積回路チップを実装し、配線基板を貫通する接続部を備えた配線基板の製造方法であって、
シリコン基板上に絶縁層介してシリコン層を有するＳＯＩ基板を用意する工程と、
前記シリコン層上にハードマスク層を形成し、該ハードマスク層にビアホールパターンを形勢する工程と、
前記ハードマスク層をエッチングマスクに用いてエッチング処理し、前記シリコン層及び前記絶縁層にビアホールを形成する工程と、
ビアホール内を埋め込むように前記ハードマスク層上にレジスト膜を塗布し、リソグラフィー技術により前記レジスト膜をパターニングして、前記ハードマスク上に突き出すように前記ビアホール内に埋め込まれた前記レジスト膜による保護部を形成する工程と、
前記保護部を残した状態で前記ハードマスクを除去する工程と、
前記保護部を除去する工程と、
前記ビアホールの内面及び前記シリコン層の表面に第１の絶縁膜を形成し、前記ビアホール内にバリアメタル層を介して銅膜による接続部を形成する工程と、
前記接続部上及び前記第１の絶縁膜上に拡散防止膜及び第２の絶縁膜を積層し、該拡散防止膜及び第２の絶縁膜に形成したコンタクトホールを通じて前記接続部に接続する配線を形成する工程と、
前記配線層の一部が露出する第３の絶縁膜を形成する工程と、
前記シリコン基板を前記絶縁層まで研磨し、前記第１の絶縁膜及び前記バリアメタルを除去して露出した前記接続部上にはんだボールを形成する工程と
を備えたことを特徴とする配線基板の製造方法。 - 前記保護部の前記ハードマスク層上に突き出して形成される分の厚さが５０ｎｍ以上である
ことを特徴とする請求項１記載の配線基板の製造方法。 - 第１面側に実装基板を接続し、前記第１面とは反対側の第２面側に集積回路チップを実装し、配線基板を貫通する接続部を備えた半導体装置の製造方法であって、
前記接続部が貫通する前記配線基板を形成する工程は、
シリコン基板上に絶縁層介してシリコン層を有するＳＯＩ基板を用意する工程と、
前記シリコン層上にハードマスク層を形成し、該ハードマスク層にビアホールパターンを形勢する工程と、
前記ハードマスク層をエッチングマスクに用いてエッチング処理し、前記シリコン層及び前記絶縁層にビアホールを形成する工程と、
ビアホール内を埋め込むように前記ハードマスク層上にレジスト膜を塗布し、リソグラフィー技術により前記レジスト膜をパターニングして、前記ハードマスク上に突き出すように前記ビアホール内に埋め込まれた前記レジスト膜による保護部を形成する工程と、
前記保護部を残した状態で前記ハードマスクを除去する工程と、
前記保護部を除去する工程と、
前記ビアホールの内面及び前記シリコン層の表面に第１の絶縁膜を形成し、前記ビアホール内にバリアメタル層を介して銅膜による接続部を形成する工程と、
前記接続部上及び前記第１の絶縁膜上に拡散防止膜及び第２の絶縁膜を積層し、該拡散防止膜及び第２の絶縁膜に形成したコンタクトホールを通じて前記接続部に接続する配線を形成する工程と、
前記配線層の一部が露出する第３の絶縁膜を形成する工程と、
前記シリコン基板を前記絶縁層まで研磨し、前記第１の絶縁膜及び前記バリアメタルを除去して露出した前記接続部上にはんだボールを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記保護部の前記ハードマスク層上に突き出して形成される分の厚さが５０ｎｍ以上である
ことを特徴とする請求項３記載の半導体装置の製造方法。
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Patent Citations (4)
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|---|---|---|---|---|
| JPS62256493A (ja) * | 1986-04-24 | 1987-11-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 遮蔽ペ−スト |
| JPH07302859A (ja) * | 1994-04-29 | 1995-11-14 | Ibiden Co Ltd | 半導体チップ搭載用多層配線基板の製造方法及び半導体チップ搭載装置の製造方法 |
| JPH11251432A (ja) * | 1998-03-06 | 1999-09-17 | Miyazaki Oki Electric Co Ltd | 半導体装置の製造方法 |
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