JP4345808B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、更に詳しくは、複数のチップを積層して実装して備える半導体装置に関する。
電子機器の薄形化及び小形化は、主として、搭載される部品の小形化によって達成されてきた。従来、電子機器を構成する半導体装置の小型化に対して、ＬＳＩの微細加工技術による寄与がきわめて大きかった。しかし、ＬＳＩの加工に、更なる微細加工技術を導入することは、膨大な設備投資が必要であり、製品の低コスト化に対するニーズを満たすことが困難である。この技術的課題を解決するため、従来は平面方向（２次元実装）に展開していた半導体装置の実装を、３次元方向へ展開する３次元実装の開発が進められている。３次元実装では、シリコンウエハの表面に対して垂直方向に延びる貫通電極を形成し、その貫通電極の端部や配線上に、パッド電極やバンプなどの接続用電極を形成し、その接続用電極同士を接続することで、積層したシリコンウエハの相互間を接続する。３次元実装構造を有する半導体装置は、例えば特許文献１に記載されている。
半導体装置の３次元実装では、ウエハ上に各チップ（回路構造）や貫通電極を形成し、次いで、パッドやバンプなどの接続用電極を形成し、ウエハから各チップの切出しを行い、切り出したチップを積層し、接続用電極を介して電気的な接続を行った後に、チップ間に接着剤の充填を行う手法が提案されている。しかし、この手法では、チップの積層間に接着剤を充填する際に、
（１）チップの大形化に起因し、接着剤が均一に行き渡らない、
（２）接続用電極（バンプ）の微小化によりチップ間が狭くなる、
（３）接続用電極の数が多いため、接着剤がチップ間に入りにくくなる、
（４）接続用電極の数が多いと、接着剤がバンプに沿って流れ難くなり、不均一な充填のためボイドが発生する、
などの理由により、良好な接着剤充填が困難となる問題がある。
上記問題に対する対策として、ウエハ上にバンプやパッド電極を形成した後にチップに切り分け、一方のチップ上に接着剤を塗布し、別のチップと重ね合わせ、双方を加圧することによって、チップを貼り合わせると共に、チップ間の電気的接続を行う手法が考えられる。接続用電極の金属表面に接着剤を塗布し、加熱及び加圧によって金属表面の接着剤を排除することで金属間接続を行う方法としては、例えば特許文献２に記載の多層回路基板の製造方法が知られている。この公報に記載の製造方法では、各基板上に形成した錫めっき端子の表面上に接着剤を塗布し、熱を加えながら基板を加圧し接着することで、接合金属部の表面から接着材が除かれることにより、基板間の機械的な接着と電気的導通とを得ている。
特開２００６−２６１４０３号公報 特開平１１−２０４９３９号公報
図５は、微少バンプを有するチップの積層に、特許文献２の手法を採用した場合に生ずる問題を示している。つまり、シリコンウエハ（基板）１１上に形成した微少バンプ１５を有するチップでは、通常の熱を加えながらの加圧では、バンプ１５とパッド電極３２との間に接着剤層１６が残り、バンプとパッドの接合面上から接着剤を排除することが困難である。このように、特許文献２に記載の多層回路基板の製造方法の技術を、微少バンプを採用するチップの３次元実装に際し、その加圧接着に応用すると、接着剤の除去が困難であり、また、加圧接着に大きな加重を必要とするため、この技術はチップ間の接着を行う半導体装置の製造方法には不向きである。
上記に鑑み、本発明は、半導体チップを３次元実装する半導体装置の製造方法に好適に使用できる方法であって、特許文献２に記載された手法をチップの積層工程に応用する際の問題点を解決することにより、接続金属の表面から効果的に接着剤を排除でき、また、加圧に際して大きな加重をも要しない半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置の製造方法は、複数のチップと接続用電極とがそれぞれ形成された第１及び第２の半導体ウエハを形成する工程と、
少なくとも前記第１の半導体ウエハについて、前記複数のチップ間を分離するスクライブ線上に溝を形成する工程と、
前記第１及び第２の半導体ウエハの少なくとも一方の表面に接着剤を塗布し、前記第１及び第２の半導体ウエハを相互に重ね合わせて加圧し、前記溝内に余剰の接着剤を収容する工程と、
前記第１及び第２の半導体ウエハの接続用電極間を接続する工程とを有することを特徴とする。
本発明の半導体装置の製造方法によると、接続用電極の表面付近から排除される過剰な接着剤が、スクライブ線上に形成された溝内に収容されるので、接続用電極の表面に接着剤が介在して生ずる電気的導通における不具合が防止できる。また、過剰な接着剤によってウエハが反るなどの不具合も防止できる。
本発明の半導体装置の製造方法では、複数のチップと接続用電極とが形成された第３の半導体ウエハを形成し、該第３の半導体ウエハの前記複数のチップ間を分離するスクライブ線上に溝を形成する工程と、前記第１又は第２の半導体ウエハの裏面を研磨し、該研磨した裏面に接続用電極を形成する工程と、前記第３の半導体ウエハの表面と前記研磨した裏面の少なくとも一方に接着剤を塗布し、前記第３の半導体ウエハの表面と前記研磨した裏面とを相互に重ねて加圧し、前記第３の半導体ウエハのスクライブ線上に形成した溝内に余剰の接着剤を収容する工程と、前記第３の半導体ウエハの接続用電極と、前記研磨した裏面に形成された接続用電極とを接続する工程とを更に備えてもよい。
また、前記半導体ウエハの表面に接続用電極を形成する工程が、ドライフィルムを用いる電気めっき法により金属膜を堆積する工程を含んでもよい。
更に、前記溝を形成する工程が、ハーフカット・ダイシング工法によって行われてもよい。
以下、本発明の実施形態の半導体装置の製造方法について、図面を参照して詳細に説明する。図１Ａ〜１Ｇは、本発明の一実施形態に係る半導体装置の製造方法を各工程段階毎に示す断面図である。なお、全ての図において、同一符号は同一部位を示している。また、説明を容易にするために、各要素には、実際のスケールとは異なる寸法を採用している。
まず、シリコンウエハ１１に、異方性ドライエッチングプロセスを用いて、ウエハを貫通しない孔を形成する。この孔の側壁を熱酸化し図示しない側壁酸化膜を形成し、次いで、孔内にポリシリコンを充填して、後に貫通電極となるポリシリコン電極１２を形成する（図１Ａ）。ここでの寸法は、半導体の前工程プロセス、及び、製造しようとする半導体素子により異なるが、例えばＤＲＡＭ（Dynamic Random Access Memory）を想定すると、ポリシリコン電極１２は、その直径が２０〜３０μｍ、深さが５０〜１００μｍ、ピッチが４０〜１００μｍ程度である。なお、ここでは、貫通電極の導体として、ポリシリコンをＣＶＤ法で形成するプロセスを用いたが、これに代えて、給電膜成膜、電気めっき、及び、表面研磨を含むプロセス、或いは、導体膜成膜、触媒付与、無電解めっき、及び、表面研磨を含むプロセスなどを用いて、貫通電極を形成することも出来る。貫通電極が露出している部分から金属イオンが浸透する懸念を除くためには、貫通電極に用いる材料には、ポリシリコンが好ましい。ポリシリコン電極１２の表面には、図示しないアルミ膜を形成して、ポリシリコンを孔内に封止することが好ましい。
次いで、ポリシリコン電極１２を埋め込んだシリコンウエハ１１の表面に、半導体前工程を用いて、半導体素子及び配線構造を作り込んだ半導体素子層１３を形成する。更に、半導体素子層１３上に、ＴＥＯＳ（テトラエトキシシラン）を原材料とした無機物、ポリイミドなどの有機物を用いて、シリコン酸化膜や有機絶縁膜などの絶縁膜１４を形成する。また、必要に応じて、半導体素子層１３と、ポリシリコン電極１２を形成したシリコンウエハ１１との間にも、シリコン酸化膜などの絶縁膜１４を形成する（図１Ｂ）。なお、ポリシリコン電極１２の頂部及び底部の端部表面では、これら絶縁膜１４を、エッチングにより開口しておく。
次いで、絶縁膜１４から露出する貫通電極１２や、その他の配線上に、微小バンプ１５（又は、パッド電極）を形成する（図１Ｃ）。本工程については、後に詳述する。
別に用意したインタポーザ基板１８の上に接着剤１６を塗布し、その上に先に形成したウエハを、微少バンプ１５が、インタポーザ基板１８の図示しないパッド電極と整合するように搭載する（図１Ｄ）。双方に熱を加えながら、或いは、超音波を加えながら加圧し、接着剤１６がバンプ１５とパッド電極との接合面に残らないように排除しつつ接着する。次いで、シリコンウエハ１１の裏面を研磨し、ポリシリコン電極１２の底部表面を露出させる。次いで、このポリシリコン電極１２の露出した表面上に、パッド電極３２を形成する（図１Ｅ）。
次いで、先のシリコンウエハ１１と同様に加工した別のシリコンウエハ１１Ａを用意し、別のウエハ１１Ａのバンプ１５の表面上を含む全面に接着剤を塗布し、バンプ１５の表面が、先にインタポーザ基板１８に搭載されたウエハ１１のパッド電極３２と整合するように、ウエハ１１上に別のウエハ１１Ａを搭載する（図１Ｆ）。パッド電極３２とバンプ１５とを熱的に又は超音波により接続する。更に、その上に、同様な工程を用い、順次に別のウエハを積層し、積層半導体素子１９を形成する。積層半導体素子１９の形成後に、最後にコントロールチップ２０をその上に搭載する（図１Ｇ）。
その後に、積層半導体素子１９、コントロールチップ２０及びインタポーザ基板１８の全体を、チップ毎に切り分けることにより、３次元実装された半導体装置を得る。インタポーザ基板１８に、接続用バンプ２１を形成し、３次元実装された積層半導体装置が完成する。本製造方法で製造される半導体装置は、積層半導体素子１９、底部のインタポーザ基板１８、及び、頂部のコントロールチップ２０から構成されている。なお、コントロールチップ２０は、必ずしも最上部に配置する必要はなく、積層半導体素子１９の中間部、インタポーザ基板１８の上など、その設置場所は、電気特性や、コントロールチップ２０の大きさを考慮して決定される。
図２Ａ〜２Ｆは、図１Ｃに示したバンプ１５の製造工程を詳細に示す、各ステップ毎の断面図である。符号１０は、シリコンウエハ１１上にポリシリコン電極１２及び半導体素子層１３を既に形成した状態のウエハを示す。このウエハ１０上に、スパッタ法を用いて、チタン膜２３及び銅膜２４を順次に成膜して、積層された給電膜２２を形成する（図２Ａ）。これらスパッタ膜としては、５０ｎｍ厚のチタン膜２３と、０．５μｍ厚の銅膜２４とを採用した。チタン膜２３の機能は、銅膜２４と、基板１０表面のＳｉＯ２、ＳｉＮ、又は、ポリイミドなどの絶縁膜と間の接着性を確保することにある。なお、チタン膜２３の膜厚は、それらの間の接着性能を維持する最低限の膜厚でよい。この所要膜厚は、スパッタエッチングであるか否か、スパッタリングの際のプロセス条件、或いは、チタンの膜質などによっても変動する。また、チタン膜２３に代えて、クロム膜や、チタン／白金の積層膜、或いは、タングステン膜などを採用してもよい。
一方、銅膜２４の膜厚は、後の工程で電気めっきを行ったときに、不均一な膜厚分布が生じ難い最小限度の膜厚が好ましい。例えば、めっき前処理として行う酸洗などでの膜厚減少量も考慮に入れたうえで、めっき錫に不均一な膜厚分布を誘発しない膜厚を決定する。銅膜２４の膜厚を必要以上に厚くすると、例えば１μｍを越える厚みを採用すると、スパッタ時間が長くなり、生産効率が低下する。また、後の工程で実施する給電膜２２のエッチング除去の際に、長時間エッチングが避けられず、その結果として、電気めっき錫膜２５の下層の銅膜２４のサイドエッチングが大きくなる。
銅膜２４の表面にフォトレジスト膜を形成し、微小バンプの開口パターンを有するレジスト膜１７を形成する（図２Ｂ）。ここで用いるレジスト材料は、電気錫めっきに対する耐性があれば良く、レジスト剥離時に電気錫めっきに大きなダメージを与えるものでなければ、特に制約はない。本実施形態では、ノボラック系ポジ型レジストを用いる。文献によると、錫は強アルカリによって浸食されると記載されており、アルカリを剥離剤として用いるドライフィルムをレジスト膜１７として採用すると、電気めっき錫がダメージを受けると考えられている。しかし、本発明者らの実験によると、４５℃の３％水酸化溶液に３分浸しても、めっき錫膜が浸食されることはなかった。このことから、レジスト材料としてドライフィルムの採用が可能である。アルカリに対して錫膜が耐性を有するということは、後述するリフロー工程でも錫膜は溶融しないことを意味する。なお、これは、電気めっき錫の表面が酸化膜で覆われているため、アルカリでも溶解しないものと考えられる。
電気めっき法を用いて、図２Ｂで形成したレジスト膜１７の開口内の銅膜２４上に錫を析出させ、電気めっき錫膜２５を形成する。なお、ここでは、電気めっき法により純錫を堆積したが、錫の中に銀や銅を微量混合させたはんだめっき膜を用いても良い。銅の上に直接的に電気めっき錫膜２５を形成することも可能であるが、信頼性を確保するためには、ニッケル膜３１を下地膜として形成することが望ましい（図２Ｃ）。
次いで、図２Ｂで形成したレジスト膜１７を剥離する（図２Ｄ）。用いる剥離液は、レジスト膜１７が溶解し、かつ、電気めっき錫膜２５に影響を及ぼさない材料であれば、特に制約はない。本実施形態では、剥離液には、有機溶剤（アセトン、酢酸ブチル）を用いた。また、先に示したように、電気めっき錫膜２５は、アルカリに対する耐性もある程度有するため、３％水酸化ナトリウム溶液を用いることも可能である。
次いで、図２Ｄで形成した電気めっき錫膜２５をマスクとするウエットエッチングによって、チタン膜２３及び銅膜２４から成る給電膜２２をパターニングする（図２Ｅ）。銅膜２４のエッチングには、塩化鉄、アルカリ系などのエッチング液の採用が可能であるが、本実施形態では、アンモニアを含有するアルカリ系エッチング液を用いた。このエッチングでは、エッチング制御のために、実用的観点から１０秒以上のエッチング時間が必要である。しかし、あまりに長時間のエッチングを行うと、例えば５分を越えてエッチングすると、サイドエッチングが大きくなり、タクトが長くなるという問題が生じる。このため、エッチング液およびエッチング条件は、適宜実験により求めるのがよい。引き続いて実施する給電膜２２のチタン膜２３のエッチングには、過酸化水素を主成分とするエッチング液を用いる。いずれのエッチングにおいても、電気めっき錫膜２５が浸食されなければ、特にエッチング液に制約はない。
次いで、ウエハ１０を錫の融点以上に加熱し、電気めっき錫膜２５を溶融させ、表面が略半球状を有するバンプ１５を得た（図２Ｆ）。
図１Ｃに示したバンプ１５の形成工程に代えて、同様な半導体素子層１３の表面にパッド電極を形成する工程の採用が可能である。この工程の詳細を図３Ａ〜３Ｅに示す。図３Ａの符号１０は、シリコンウエハ１１上にポリシリコン電極１２及び半導体素子層１３を既に形成した状態のウエハを示す。まず、このウエハ１０上に、図２Ａに示した工程と同様に、スパッタ法を用いて、チタン膜２３及び銅膜２４を順次に成膜する（図３Ａ）。次いで、フォトレジスト膜１７を形成し（図３Ｂ）、微小バンプのパターンと同じパターンであるパッド電極の開口パターンを形成する。レジスト材料は、図２Ｂのレジスト材料と同様である。
次いで、電気めっき法を用いて、レジストパターンの開口内に、パッド電極３２となるニッケル膜を堆積する（図３Ｃ）。なお、本実施形態では、純ニッケルを用いるが、ニッケル膜の中に、銀や銅を微量混合させても良い。次いで、レジストマスクを剥離する（図３Ｄ）。レジストマスクを剥離する剥離液は、バンプの形成に際して用いたものと同様の液が採用できる。本実施形態では、例えば有機溶剤（アセトン、又は、酢酸ブチル）を用いる。
パターニングされたニッケル膜から成るパッド電極３２をマスクとして、チタン膜２３及び銅膜２４から成る給電膜２２をパターニングする（図３Ｅ）。銅膜２４のエッチングには、塩化鉄や、アルカリ系などのエッチング液が採用でき、本実施形態では、アンモニアを含有するアルカリ系エッチング液を用いる。エッチング時間は、バンプ１５形成の時のエッチング時間と同様である。
図４Ａ〜４Ｃは、図１Ｆに示した工程、つまりバンプ１５を有するシリコンウエハ１１とパッド電極３２を有するシリコンウエハ１１Ａとを積層する工程の詳細を示す。なお、これらの図では、インタポーザ基板１８の表示を省略し、且つ、シリコンウエハ１１上に形成した複数のチップを含んだウエハを符号１０、１０Ａで示している。双方のウエハ１０、１０Ａ上には、半導体回路を構成する多数のチップが形成され、バンプ１５およびパッド電極３２が形成されたウエハ１０上には、スクライブ線に沿って、ハーフカットダイシングにより溝３４が形成されている。
スクライブ線上の溝３４の幅及び深さは、ウエハ１０、１０Ａ上に形成されるチップの大きさや、接着剤の物性によって異なり、これらは実験により決定する。また、図示の例では、ハーフカットの溝３４は、貼り合わされる双方のウエハ１０、１０Ａに形成しているが、場合によっては、何れか一方のウエハのみに溝を形成してもよい。図４Ａに示すように、バンプ１５が形成されたウエハ１０上に接着剤を塗布し、バンプ１５とパッド電極３２の位置合わせをし、別のウエハ１０Ａを、ウエハ１０の表面に近づける。なお、接着剤を塗布するウエハは何れのウエハでもよく、また、バンプ１５を形成したウエハ１０とパッド電極３２を形成したウエハ１０Ａの何れを上にしてもよい。
図４Ａに示すように、スクライブ線上に形成した溝３４の内部を除いて、ウエハ１０の表面には接着剤１６が一様に塗布されている。そのウエハ１０上に別のウエハ１０Ａを搭載して、双方に熱を加えながら、ウエハ１０Ａをウエハ１０に対して加圧する。加熱温度は、バンプ１５の融点以上とする。この加圧により、バンプ１５表面上の接着剤は排除され、バンプ１５とパッド電極３２とが直接に接合し、電気的接続が成される（図４Ｂ）。接着剤１６には、熱硬化型樹脂が使用されており、加熱によって接着剤１６も硬化し、ウエハ１０とウエハ１０Ａとを機械的に結合する。双方のウエハが接合することにより、はみ出した接着剤１６は、スクライブ線上に形成した溝３４内に流れ込み、バンプ１５とパッド電極３２との間に接着剤１６が残ることはない（図４Ｃ）。
その後、最上部のウエハ１０Ａは、シリコンウエハの裏面が研磨され、ポリシリコン電極の頂部が露出し、その頂部には、バンプ又はパッド電極が形成される。ポリシリコン電極の頂部が露出すると共に、溝３４の底面が排除され、溝３４がシリコンウエハ１１の底面から露出する。更に、その上に接着剤が、溝３４を除いて塗布され、同様にスクライブ線に溝３４が形成された次のウエハが、そのウエハ１０Ａ上に搭載される。その後、同様な加熱及び加圧によって、ウエハ相互が電気的及び機械的に結合される。積層の最後に、コントロールチップ２０を搭載してウエハの積層が終了する。図４Ｃに示すように、余剰となった接着剤１６が溝内に収容されるので、接着剤の不均一に起因してシリコンウエハ１１に反りが発生するなどの不具合が防止される。なお、金属の接合には、熱接合に代えて超音波を利用してもよい。
上記実施形態では、バンプ１５は、純錫の錫めっきによって形成したが、これに限らず、例えば錫を９０％以上含有する合金はんだを採用してもよい。また、パッド電極３２も、純ニッケルの電気メッキで形成したが、例えばニッケルを９０％以上含有する合金で形成してもよい。例えば、はんだバンプの直径は１０〜１００μｍ、高さが１０〜１００μｍである。これら、バンプ及びパッド電極を接合することにより、２以上のチップを積層して、これら積層を電気的及び機械的に接続する。
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
本発明の一実施形態に係る半導体装置の製造方法における一工程段階を示す断面図。 図１Ａに続く工程段階を示す断面図。 図１Ｂに続く工程段階を示す断面図。 図１Ｃに続く工程段階を示す断面図。 図１Ｄに続く工程段階を示す断面図。 図１Ｅに続く工程段階を示す断面図。 図１Ｆに続く工程段階を示す断面図。 図１Ｃの工程段階の一詳細工程段階を示す断面図。 図２Ａに続く工程段階を示す断面図。 図２Ｂに続く工程段階を示す断面図。 図２Ｃに続く工程段階を示す断面図。 図２Ｄに続く工程段階を示す断面図。 図２Ｅに続く工程段階を示す断面図。 パッド電極を製造する一工程段階を示す断面図。 図３Ａに続く工程段階を示す断面図。 図３Ｂに続く工程段階を示す断面図。 図３Ｃに続く工程段階を示す断面図。 図３Ｄに続く工程段階を示す断面図。 図１Ｆの工程段階の一詳細工程段階を示す断面図。 図４Ａに続く工程段階を示す断面図。 図４Ｂに続く工程段階を示す断面図。 比較例の半導体装置の製造方法における問題を示す断面図。
符号の説明
１０、１０Ａ：ウエハ
１１、１１Ａ：シリコンウエハ
１２：貫通電極（ポリシリコン電極）
１３：半導体素子層
１４：絶縁膜
１５：バンプ
１６：接着剤（接着剤層）
１７：レジスト膜
１８：インタポーザ基板
１９：積層半導体素子
２０：コントロールチップ
２１：接続用バンプ
２２：給電膜
２３：チタン膜
２４：銅膜
２５：電気めっき錫膜
３１：ニッケル膜
３２：パッド電極
３４：溝

Claims (3)

  1. 複数のチップと接続用電極とがそれぞれ形成された第１乃至第３の半導体ウエハを形成する工程と、
    少なくとも前記第１及び第３の半導体ウエハについて、前記複数のチップ間を分離するスクライブ線上に溝を形成する工程と、
    前記第１及び第２の半導体ウエハの少なくとも一方であって前記半導体ウエハ同士が対向する面に接着剤を塗布し、前記第１及び第２の半導体ウエハを相互に重ね合わせて加圧し、前記第１の半導体ウエハのスクライブ線上に形成した前記溝内に前記加圧した後の余剰の接着剤を収容する工程と、
    前記第１及び第２の半導体ウエハの接続用電極間を接続する工程と、
    前記第１又は第２の半導体ウエハの裏面を研磨し、該研磨した裏面に接続用電極を形成する工程と、
    前記第３の半導体ウエハの表面と前記研磨した裏面の少なくとも一方に接着剤を塗布し、前記第３の半導体ウエハの表面と前記研磨した裏面とを相互に重ね合わせて加圧し、前記第３の半導体ウエハのスクライブ線上に形成した前記溝内に前記加圧した後の余剰の接着剤を収容する工程と、
    前記第３の半導体ウエハの接続用電極と、前記研磨した裏面に形成された接続用電極とを接続する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記半導体ウエハの表面に接続用電極を形成する工程が、ドライフィルムを用いる電気めっき法により金属膜を堆積する工程を含む、請求項１に記載の半導体装置の製造方法。
  3. 前記溝を形成する工程が、ハーフカット・ダイシング工法によって行われる、請求項１又は２に記載の半導体装置の製造方法。
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