JP2006173234A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006173234A
JP2006173234A JP2004361092A JP2004361092A JP2006173234A JP 2006173234 A JP2006173234 A JP 2006173234A JP 2004361092 A JP2004361092 A JP 2004361092A JP 2004361092 A JP2004361092 A JP 2004361092A JP 2006173234 A JP2006173234 A JP 2006173234A
Authority
JP
Japan
Prior art keywords
base plate
semiconductor device
semiconductor
semiconductor structure
vertical conduction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004361092A
Other languages
English (en)
Other versions
JP4062305B2 (ja
Inventor
Takeshi Wakabayashi
猛 若林
Ichiro Mihara
一郎 三原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2004361092A priority Critical patent/JP4062305B2/ja
Priority to US11/302,592 priority patent/US7459340B2/en
Publication of JP2006173234A publication Critical patent/JP2006173234A/ja
Application granted granted Critical
Publication of JP4062305B2 publication Critical patent/JP4062305B2/ja
Priority to US12/262,481 priority patent/US20090065926A1/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 ベース板上に柱状電極を有する半導体構成体がフェイスダウンとされた状態で設けられ、ベース板下に下層配線が半導体構成体の柱状電極に電気的に接続されて設けられた半導体装置において、下層配線を電解メッキにより形成するとき、ベース板に形成された上下導通用の開口部内に気泡などが全く入り込まないようにする。
【解決手段】 プリプレグ材からなるベース板1の開口部2内に銅ペーストなどからなる上下導通部3を形成するとともに、ベース板1の上面に半導体構成体4をフェイスダウンとされた状態で搭載する。次に、上下導通部3を含むベース板1の下面に下層下地金属層22を含む下層配線23を形成する。この場合、ベース板1の開口部2内には上下導通部3が形成されているため、下層配線23を電解メッキにより形成するとき、ベース板1の開口部2内に気泡などが全く入り込まないようにすることができる。
【選択図】 図1

Description

この発明は半導体装置およびその製造方法に関する。
従来の半導体装置には、CSP(chip size package)と呼ばれる半導体構成体のサイズ外にも接続端子としての半田ボールを備えるため、上面側に複数の柱状電極を有する半導体構成体をベース板の上面に接着層を介して接着し、半導体構成体の周囲におけるベース板の上面に絶縁層を設け、半導体構成体および絶縁層の上面に上層絶縁膜を設け、半導体構成体の柱状電極上における上層絶縁膜に開口部を設け、上層絶縁膜の上面に上層配線を上層絶縁膜の開口部を介して半導体構成体の柱状電極に接続させて設け、上層配線の接続パッド部を除く部分をオーバーコート膜で覆い、上層配線の接続パッド部上に半田ボールを設けたものがある(例えば、特許文献1参照)。
特開2004−221417号公報(図1)
ところで、上記従来の半導体装置では、上層配線を電解メッキにより形成しているが、上層配線の一部は、上層絶縁膜の開口部を介して半導体構成体の柱状電極に接続させるために、上層絶縁膜の開口部内に形成される。一方、CSPと呼ばれる半導体構成体の高密度化により柱状電極の径が小さくなると、これに伴い、柱状電極上における上層絶縁膜に形成される開口部の径も小さくなる。そして、上層配線を形成するための電解メッキ時に、上層絶縁膜の径の小さい開口部内に気泡などが入り込むと、この入り込んだ気泡などが排出されにくくなり、気泡などが入り込んだ開口部内にメッキ液が浸透せず、ボイドが発生し、断線や接触不良が発生するという問題がある。
そこで、この発明は、絶縁膜などに形成される上下導通用の開口部の径が小さくなっても、配線を形成するための電解メッキ時に当該開口部内に気泡などが全く入り込まないようにすることができる半導体装置およびその製造方法を提供することを目的とする。
この発明は、上記目的を達成するため、少なくとも熱硬化性樹脂を含む絶縁材料からなるベース板と、前記ベース板に設けられた開口部内に充填して設けられた上下導通部と、半導体基板および該半導体基板の一面に設けられた複数の外部接続用電極を有する少なくとも1つの半導体構成体と、少なくとも前記半導体構成体の周囲に固着して設けられた絶縁層とを備え、前記絶縁層と前記ベース板とが固着され、且つ、前記半導体構成体の外部接続用電極が前記上下導通部に接続されていることを特徴とするものである。
この発明によれば、少なくとも熱硬化性樹脂を含む絶縁材料からなるベース板に設けられた開口部内に上下導通部を設けているので、ベース板に形成される上下導通用の開口部の径が小さくなっても、上下導通部を含むベース板下に下層配線を形成するための電解メッキ時に当該開口部内に気泡などが全く入り込まないようにすることができる。
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置は、平面方形状のベース板1を備えている。ベース板1は、例えば、エポキシ系樹脂やポリイミド系樹脂などからなる熱硬化性樹脂中にガラス繊維やアラミド繊維などの補強材を混入したものからなっている。この場合、ベース板1の所定の複数箇所には上下導通用の開口部2が設けられ、開口部2内には未硬化状態において銅ペーストなどの導電性ペーストを硬化して形成された上下導通部3が設けられている。
ベース板1の上面の所定の箇所には、ベース板1のサイズよりもある程度小さいサイズの平面方形状の半導体構成体4がフェイスダウンとされた状態で直接固着されている。この場合、半導体構成体4は、後述する配線12、柱状電極13、封止膜14を有しており、一般的にはCSPと呼ばれるものであり、特に、ウエハ状態のシリコン基板5下に配線12、柱状電極13、封止膜14を形成した後に、ダイシングにより個々の半導体構成体4を得る方法を採用すると、特に、ウエハレベルCSP(W−CSP)とも言われている。以下に、半導体構成体4の構成について説明する。
半導体構成体4はシリコン基板(半導体基板)5を備えている。シリコン基板5の下面には所定の機能の集積回路(図示せず)が設けられ、下面周辺部にはアルミニウム系金属などからなる複数の接続パッド6が集積回路に接続されて設けられている。接続パッド6の中央部を除くシリコン基板5の下面には酸化シリコンなどからなる絶縁膜7が設けられ、接続パッド6の中央部は絶縁膜7に設けられた開口部8を介して露出されている。
絶縁膜7の下面にはエポキシ系樹脂やポリイミド系樹脂などからなる保護膜9が設けられている。この場合、絶縁膜7の開口部8に対応する部分における保護膜9には開口部10が設けられている。保護膜9の下面には銅などからなる下地金属層11が設けられている。下地金属層11の下面全体には銅からなる配線12が設けられている。下地金属層11を含む配線12の一端部は、両開口部8、10を介して接続パッド6に接続されている。
配線12の接続パッド部下面には銅からなる柱状電極(外部接続用電極)13が設けられている。配線12を含む保護膜9の下面にはエポキシ系樹脂やポリイミド系樹脂などからなる封止膜14がその下面が柱状電極13の下面と面一となるように設けられている。このように、W−CSPと呼ばれる半導体構成体4は、シリコン基板5、接続パッド6、絶縁膜7を含み、さらに、保護膜10、配線12、柱状電極13、封止膜14を含んで構成されている。
そして、このW−CSPと呼ばれる半導体構成体4は、ベース板1の上面の所定の箇所にフェイスダウンとされた状態で直接固着されている。すなわち、柱状電極13の下面は上下導通部3の上面ほぼ中央部に直接固着(接続)され、封止膜14の下面は主としてベース板1の上面に直接固着されている。この場合、上下導通部3(開口部2)の径は柱状電極13の径よりもやや大きくしているが、ほぼ同じとしてもよく、またやや小さくしてもよい。
半導体構成体4の上面および半導体構成体4の周囲におけるベース板1の上面にはエポキシ系樹脂やポリイミド系樹脂などからなる絶縁層21がその上面を平坦とされて設けられている。上下導通部3を含むベース板1の下面には銅などからなる第1の下層下地金属層22が設けられている。第1の下層下地金属層22の下面全体には銅からなる第1の下層配線(配線)23が設けられている。第1の下層下地金属層22を含む第1の下層配線23の一端部は上下導通部3の下面に接続されている。
第1の下層配線23を含むベース板1の下面には、ベース板1と同様の材料からなる下層絶縁膜24が設けられている。第1の下層配線23の接続パッド部に対応する部分における下層絶縁膜24には上下導通用の開口部25が設けられ、開口部25内には未硬化状態において銅ペーストなどの導電性ペーストを硬化して形成された上下導通部26が第1の下層配線23の接続パッド部下面に接続されて設けられている。
上下導通部26を含む下層絶縁膜24の下面には銅などからなる第2の下層下地金属層27が設けられている。第2の下層下地金属層27の下面全体には銅からなる第2の下層配線28が設けられている。第2の下層下地金属層27を含む第2の下層配線28の一端部は上下導通部26の下面に接続されている。第2の下層配線28の接続パッド部下面には半田ボール29が設けられている。複数の半田ボール29は、下層絶縁膜24下のほぼ全域にマトリクス状に配置されている。
次に、この半導体装置の製造方法の一例について説明する。まず、図2に示すように、図1に示す完成された半導体装置を複数個形成することが可能な面積を有し、限定する意味ではないが、補強材が含有された熱硬化性樹脂からなる平面方形状のベース板形成用シート1aを用意する。この場合、ベース板形成用シート1aを構成するエポキシ系樹脂などからなる熱硬化性樹脂は、半硬化状態となっている。次に、ベース板形成用シート1aの上面に、後述する突出部を形成するための突出部形成用シート31を貼り付ける(積層する)。
次に、図3に示すように、CO2レーザなどのレーザビームを照射するレーザ加工により、ベース板形成用シート1aおよび突出部形成用シート31の所定の複数箇所に開口部2を形成する。次に、図4に示すように、保護シート32を用意し、この保護シート32の上面にベース板形成用シート1aを載置する。次に、スクリーン印刷法などにより、ベース板形成用シート1aおよび突出部形成用シート31の開口部2内に銅ペーストなどの導電性ペーストからなる上下導通部形成用ペースト3aを充填する。
次に、突出部形成用シート31を剥離すると、図5に示すように、上下導通部形成用ペースト3aの上部がベース板形成用シート1aの上面から突出部形成用シート31の厚さに相当する分だけ突出された状態となる。次に、図6に示すように、ベース板形成用シート1aの上面から突出された上下導通部形成用ペースト3aの上面ほぼ中央部に半導体構成体4の柱状電極13の下面を位置合わせして仮圧着(仮固着)する。すなわち、加熱機構付きのボンディングツール(図示せず)を用い、半導体構成体4の柱状電極13の下面を、予め加熱した状態で比較的低い圧力をかけながら、上下導通部形成用ペースト3aの上面ほぼ中央部に仮圧着する。この状態では、ベース板形成用シート1a上に複数の半導体構成体4が相互に離間されて仮固着されている。
次に、一対の加熱加圧板(図示せず)を用いて上下から加熱加圧する。すると、図7に示すように、まず、半導体構成体4の下面で上下導通部形成用ペースト3aのベース板形成用シート1aの上面から突出された突出部をベース板形成用シート1aの開口部2内に完全に押し込み、半導体構成体4の下面が上下導通部形成用ペースト3aを含むベース板形成用シート1aの上面に圧接する状態となり、次いで、ベース板形成用シート1a中のエポキシ系樹脂などからなる熱硬化性樹脂が硬化し、ベース板1が形成され、且つ、上下導通部形成用ペースト3aが硬化し、上下導通部3が形成される。
これにより、半導体構成体4は、ベース板1の上面の所定の箇所にフェイスダウンとされた状態で直接固着される。すなわち、柱状電極13の下面は上下導通部3の上面ほぼ中央部に直接固着(接続)され、封止膜14の下面は主としてベース板1の上面に直接固着される。ここで、図6に示す状態において、上下導通部形成用ペースト3aの上部をベース板形成用シート1aの上面から突出させているのは、封止膜14の下面と面一である柱状電極13の下面を上下導通部3の上面ほぼ中央部に確実に且つ強固に固着させるためである。
次に、図8に示すように、半導体構成体4の上面および半導体構成体4の周囲におけるベース板1の上面に、スクリーン印刷法やスピンコート法などにより、エポキシ系樹脂などからなる液状の熱硬化性樹脂を塗布し、硬化させることにより、絶縁層21をベース板1の上面に固着するとともに半導体構成体4の下面を除く、上面および側面に固着する。この場合、液状の熱硬化性樹脂を塗布した後に、一対の加熱加圧板を用いて上下から加熱加圧することにより、絶縁層21の上面を平坦にすることが好ましい。そして、この状態では、ベース板1および絶縁層21は硬化しているので、次に、保護シート32を剥離する。
次に、図9に示すように、上下導通部3を含むベース板1の下面全体に第1の下層下地金属層22を形成する。この場合、第1の下層下地金属層22は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタンなどの薄膜層上にスパッタにより銅層を形成したものであってもよい。
次に、第1の下層下地金属層22の下面にメッキレジスト膜33をパターン形成する。この場合、第1の下層配線23形成領域に対応する部分におけるメッキレジスト膜33には開口部34が形成されている。次に、第1の下層下地金属層22をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜33の開口部34内の第1の下層下地金属層22の下面に第1の下層配線23を形成する。
この場合、ベース板1の開口部2内には硬化した上下導通部3が形成されているため、上下導通部3を含むベース板1の下面は平坦となっている。この結果、上下導通部3を含むベース板1の下面全体に形成された第1の下層下地金属層22の下面も平坦となる。したがって、ベース板1の開口部2の径が小さくなっても、メッキレジスト膜33の開口部34内の第1の下層下地金属層22の下面に第1の下層配線23を電解メッキにより形成するとき、ベース板1の開口部2内に気泡などが全く入り込まないようにすることができる。
次に、メッキレジスト膜33を剥離し、次いで、第1の下層配線23をマスクとして第1の下層下地金属層22の不要な部分をエッチングして除去すると、図10に示すように、第1の下層配線23上にのみ第1の下層下地金属層22が残存される。この状態では、第1の下層下地金属層22を含む第1の下層配線23の一端部は上下導通部3の下面に接続されている。
次に、図11に示すように、補強材が含有された熱硬化性樹脂からなる平面方形状の下層絶縁膜形成用シート24aを用意する。この場合、下層絶縁膜形成用シート24aを構成するエポキシ系樹脂などからなる熱硬化性樹脂は、半硬化状態となっている。また、下層絶縁膜形成用シート24aの所定の複数箇所には、CO2レーザなどのレーザビームを照射するレーザ加工により、開口部25が形成され、開口部25内には、スクリーン印刷法などにより、銅ペーストなどの導電性ペーストからなる上下導通部形成用ペースト26aが充填されている。
そして、上下導通部形成用ペースト26aを含む下層絶縁膜形成用シート24aの上面にベース板1下に形成された第1の下層配線23を位置合わせして配置する。この状態では、第1の下層配線23の接続パッド部下面ほぼ中央部は上下導通部形成用ペースト26aの上面に配置されている。
次に、一対の加熱加圧板(図示せず)を用いて上下から加熱加圧する。すると、図12に示すように、下層絶縁膜形成用シート24a中のエポキシ系樹脂などからなる熱硬化性樹脂が硬化し、第1の下層配線23を含むベース板1の下面に下層絶縁膜24が形成され、且つ、上下導通部形成用ペースト26aが硬化し、上下導通部26が形成される。この状態では、上下導通部26の上面は第1の下層配線23の接続パッド部下面ほぼ中央部に接続されている。
次に、図13に示すように、上下導通部26を含む下層絶縁膜24の下面全体に、銅の無電解メッキなどにより、第2の下層下地金属層27を形成する。次に、第2の下層下地金属層27の下面にメッキレジスト膜35をパターン形成する。この場合、第2の下層配線28形成領域に対応する部分におけるメッキレジスト膜35には開口部36が形成されている。次に、第2の下層下地金属層27をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜35の開口部36内の第2の下層下地金属層27の下面に第2の下層配線28を形成する。
この場合も、下層絶縁膜24の開口部25内には硬化した上下導通部26が形成されているため、上下導通部26を含む下層絶縁膜24の下面は平坦となっている。この結果、上下導通部26を含む下層絶縁膜24の下面全体に形成された第2の下層下地金属層27の下面も平坦となる。したがって、下層絶縁膜24の開口部25の径が小さくなっても、メッキレジスト膜35の開口部36内の第2の下層下地金属層27の下面に第2の下層配線28を電解メッキにより形成するとき、下層絶縁膜24の開口部25内に気泡などが全く入り込まないようにすることができる。
次に、メッキレジスト膜35を剥離し、次いで、第2の下層配線28をマスクとして第2の下層下地金属層27の不要な部分をエッチングして除去すると、図14に示すように、第2の下層配線28上にのみ第2の下層下地金属層27が残存される。この状態では、第2の下層下地金属層27を含む第2の下層配線28の一端部は上下導通部26の下面に接続されている。
次に、図15に示すように、第2の下層配線28の接続パッド部下面に半田ボール29を形成する。次に、互いに隣接する半導体構成体4間において、絶縁層21、ベース板1および下層絶縁膜24を切断すると、図1に示す半導体装置が複数個得られる。なお、半田ボール29を形成する前に切断し、切断後に半田ボール29を形成するようにしてもよい。
(第2実施形態)
図16はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、半導体構成体4の周囲におけるベース板1および絶縁層21に連通して設けられた開口部41、42内に下部導通部43および上部導通部44を互いに接続させて設け、絶縁層21上に別の半導体構成体52を下部導通部43および上部導通部44からなる上下導通部などを介して第1の下層配線23に電気的に接続させて設けた点である。
すなわち、半導体構成体4の周囲におけるベース板1および絶縁層21に連通して設けられた開口部41、42内には未硬化状態において銅ペーストなどの導電性ペーストを硬化して形成された下部導通部43および上部導通部44が互いに接続されて設けられている。この場合、下部導通部43の下面は、第1の下層下地金属層22を含む第1の下層配線23の一端部に接続されている。また、下部導通部43の上部はベース板1の上面から突出され、絶縁層21内に配置されている。さらに、上部導通部44(開口部42)の径は下部導通部43(開口部41)の径よりもやや小さくなっている。
上部導通部44を含む絶縁層21の上面には銅などからなる第1の上層下地金属層45が設けられている。第1の上層下地金属層45の上面全体には銅からなる第1の上層配線46が設けられている。第1の上層下地金属層45を含む第1の上層配線46の一端部は上部導通部44の上面に接続されている。
第1の上層配線46を含む絶縁層21の上面には、下層絶縁膜24と同様のプリプレグ材からなる上層絶縁膜47が設けられている。第1の上層配線46の接続パッド部上面ほぼ中央部に対応する部分における上層絶縁膜47には開口部48が設けられ、開口部48内には銅ペーストなどの導電性ペーストからなる上下導通部49が第1の上層配線46の接続パッド部上面ほぼ中央部に接続されて設けられている。
上下導通部49を含む上層絶縁膜47の上面には銅などからなる第2の上層下地金属層50が設けられている。第2の上層下地金属層50の上面全体には銅からなる第2の上層配線51が設けられている。第2の上層下地金属層50を含む第2の上層配線51の一端部は上下導通部49の上面に接続されている。第2の上層配線51の接続パッド部上面には別の半導体構成体52の柱状電極53下に設けられた半田ボール54が接合されている。別の半導体構成体52は、その基本的な構成が半導体構成体4と同じであるので、その詳細な説明は省略する。
次に、この半導体装置の製造方法の一例について説明する。まず、図4に示された、ベース板形成用シート1aおよび突出部形成用シート31の開口部2内に上下導通部形成用ペースト3aを形成する工程では、ベース板形成用シート1aおよび突出部形成用シート31に、図17に示すように、予め、開口部2と共に開口部41を設けておき、スクリーン印刷法などにより、ベース板形成用シート1aおよび突出部形成用シート31の開口部2、41内に銅ペーストなどの導電性ペーストからなる上下導通部形成用ペースト3aおよび下部導通部形成用ペースト43aを充填する。次に、突出部形成用シート31を剥離すると、上下導通部形成用ペースト3aおよび下部導通部形成用ペースト43aの上部がベース板形成用シート1aの上面から突出された状態となる。
次に、図18に示すように、下部導通部形成用ペースト43aが半導体構成体4を配置する領域外にあるので、図7に関して説明した場合と同様に、、一対の加熱加圧板(図示せず)を用いて上下から加熱加圧すると、まず、半導体構成体4の下面が上下導通部形成用ペースト3aを含むベース板形成用シート1aの上面に圧接する状態となり、次いで、ベース板形成用シート1a中のエポキシ系樹脂などからなる熱硬化性樹脂が硬化し、ベース板1が形成され、且つ、上下導通部形成用ペースト3aおよび下部導通部形成用ペースト43aが硬化し、上下導通部3および下部導通部43が形成される。この場合、下部導通部43は加熱されるだけで加圧されないので、その上部はベース板1の上面から突出されたままである。
次に、図19に示すように、半導体構成体4の上面および半導体構成体4の周囲における下部導通部43を含むベース板1の上面に、スクリーン印刷法やスピンコート法などにより、エポキシ系樹脂などからなる液状の熱硬化性樹脂を塗布し、硬化させることにより、絶縁層21をその上面が平坦となるように形成する。この場合も、一対の加熱加圧板を用いて上下から加熱加圧するようにしてもよい。
次に、図20に示すように、CO2レーザなどのレーザビームを照射するレーザ加工により、下部導通部43の上面ほぼ中央部上における絶縁層21に開口部42を形成する。次に、絶縁層21の開口部42内に、スクリーン印刷法などにより、銅ペーストなどの導電性ペーストからなる上部導通部形成用ペーストを充填し、硬化させることにより、上部導通部44を下部導通部43の上面に接続させて形成する。次に、保護シート32を剥離する。
次に、図21に示すように、上下導通部3および下部導通部43を含むベース板1の下面の所定の箇所に第1の下層下地金属層22を含む第1の下層配線23を形成し、且つ、上部導通部44を含む絶縁層21の上面の所定の箇所に第1の上層下地金属層45を含む第1の上層配線46を形成する。
次に、図22に示すように、補強材が含有された熱硬化性樹脂などからなる平面方形状の下層絶縁膜形成用シート24aおよび上層絶縁膜形成用シート47aを用意する。この場合、両シート24a、47aを構成するエポキシ系樹脂などからなる熱硬化性樹脂は、半硬化状態となっている。また、両シート24a、47aの所定の複数箇所にレーザ加工により形成された開口部25、48内には、スクリーン印刷法などにより、銅ペーストなどの導電性ペーストからなる上下導通部形成用ペースト26a、49aが充填されている。
そして、上下導通部形成用ペースト26aを含む下層絶縁膜形成用シート24aの上面にベース板1下に形成された第1の下層配線23を位置合わせして配置し、絶縁層21上に形成された第1の上層配線46の上面に上下導通部形成用ペースト49aを含む上層絶縁膜形成用シート47aを位置合わせして配置する。この状態では、第1の下層配線23の接続パッド部下面ほぼ中央部は上下導通部形成用ペースト26aの上面に配置されている。また、上下導通部形成用ペースト49aの下面は第1の上層配線46の接続パッド部上面ほぼ中央部に配置されている。
次に、一対の加熱加圧板(図示せず)を用いて上下から加熱加圧する。すると、図23に示すように、第1の下層配線23を含むベース板1の下面に上下導通部26を有する下層絶縁膜24が形成され、且つ、第1の上層配線46を含む絶縁層21の上面に上下導通部49を有する上層絶縁膜47が形成される。この状態では、上下導通部26の上面は第1の下層配線23の接続パッド部下面ほぼ中央部に接続されている。また、上下導通部49の下面は第1の上層配線46の接続パッド部上面ほぼ中央部に接続されている。
次に、図24に示すように、上下導通部26を含む下層絶縁膜24の下面の所定の箇所に第2の下層下地金属層27を含む第2の下層配線28を形成し、且つ、上下導通部49を含む上層絶縁膜47の上面の所定の箇所に第2の上層下地金属層50を含む第2の上層配線51を形成する。次に、第2の下層配線28の接続パッド部下面に半田ボール29を形成し、且つ、第2の上層配線51の接続パッド部上面に、別途、製造しておいた半導体構成体52の柱状電極53下の半田ボール54を接合する。次に、互いに隣接する半導体構成体4間において、上層絶縁膜47、絶縁層21、ベース板1および下層絶縁膜24を切断すると、図16に示す半導体装置が複数個得られる。なお、半導体構成体52を搭載する前に、上層絶縁膜47、絶縁層21、ベース板1および下層絶縁膜24を切断し、この後、半導体構成体52を搭載するようにしてもよい。
(第3実施形態)
図25はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図16に示す半導体装置と異なる点は、半導体構成体4のシリコン基板5の上面にエポキシ系樹脂やポリイミド系樹脂などの熱硬化性樹脂からなる絶縁膜15を予め設けた点である。
この場合、ウエハ状態のシリコン基板5の上面に絶縁膜15を形成した後に、ダイシングにより、絶縁膜15を有する半導体構成体4を複数個得るようにすればよい。そして、図19に示すような工程において、絶縁膜15を有する半導体構成体4の周囲におけるベース板1の上面に絶縁層21をその上面が絶縁膜15の上面とほぼ面一となるように形成する。
(第4実施形態)
図26はこの発明の第4実施形態としての半導体装置の断面図を示す。この半導体装置において、図16に示す半導体装置と異なる点は、半導体構成体4の周囲におけるベース板1の上面に絶縁層21をその上面が半導体構成体4のシリコン基板5の上面とほぼ面一となるように形成した点である。
この場合、第1の上層下地金属層45を含む第1の上層配線46は、絶縁層21の上面のみに形成する方が望ましい。そして、図19に示すような工程において、半導体構成体4の周囲におけるベース板1の上面に絶縁層21をその上面が半導体構成体4の上面とほぼ面一となるように形成する。
(第5実施形態)
図27はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置において、図26に示す半導体装置と異なる点は、半体構成体4のシリコン基板5の厚さを薄くし、半導体構成体4の周囲におけるベース板1の上面に絶縁層21をその上面が半導体構成体4のシリコン基板5の上面と面一となるように設けた点である。
この場合、図19に示すような工程において、半導体構成体4の周囲におけるベース板1の上面に絶縁層21をその上面が半導体構成体4のシリコン基板5の上面とほぼ面一となるように形成し、次いで、シリコン基板5および絶縁層21の上面側を適宜に研磨する。そして、この半導体装置では、半体構成体4のシリコン基板5の厚さを薄くした分だけ、薄型化することができる。
(第6実施形態)
図28はこの発明の第6実施形態としての半導体装置の断面図を示す。この半導体装置において、図16に示す半導体装置と大きく異なる点は、下層配線および上層配線を共に1層とした点である。すなわち、下層配線23を含むベース板1の下面には、スクリーン印刷法やスピンコート法などにより、ソルダーレジストなどからなる下層絶縁膜51が形成されている。下層配線23の接続パッド部に対応する部分における下層絶縁膜51に形成された開口部52内およびその下方には半田ボール29が下層配線23の接続パッド部下面に接続されて形成されている。上層配線46の接続パッド部上面には別の半導体構成体52の柱状電極53下に設けられた半田ボール54が接合されている。
(第7実施形態)
図29はこの発明の第7実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体4の封止膜14の厚さをある程度薄くし、柱状電極13の下部を封止膜14の下面から突出させ、この柱状電極13の突出部を上下導通部3の上面ほぼ中央部に食い込ませた点である。この場合も、半導体構成体4の封止膜14の下面は主としてベース板1の上面に直接固着されている。
ここで、柱状電極13の下部を封止膜14の下面から突出させる方法の一例として、まず、ウエハ状態のシリコン基板5下の柱状電極13および配線12を含む保護膜9の下面全体に、スクリーン印刷法やスピンコート法などにより、エポキシ系樹脂やポリイミド系樹脂などからなる封止膜14をその厚さが柱状電極13の高さよりも厚くなるように形成する。
次に、封止膜14および柱状電極13の下面側を適宜に研磨し、柱状電極13の下面を露出させ、且つ、この露出された柱状電極13の下面を含む封止膜14の下面を平坦化する。次に、プラズマエッチングなどにより、封止膜14の下面側を適宜にエッチングして除去すると、柱状電極13の下部が封止膜14の下面から突出される。
柱状電極13の下部を封止膜14の下面から突出させる方法の他の例としては、ウエハ状態のシリコン基板5下の柱状電極13および配線12を含む保護膜9の下面全体に、スピンコート法などにより、エポキシ系樹脂やポリイミド系樹脂などからなる封止膜14をその厚さが柱状電極13の高さよりも薄くなるように形成すると、柱状電極13の下部が封止膜14の下面から突出される。
そして、図4に示すような工程において、突出部形成用シート31を用いずに、すなわち、図30に示すように、保護シート32の上面に開口部2を有するベース板形成用シート1aのみを載置し、スクリーン印刷法などにより、ベース板形成用シート1aの開口部2内に銅ペーストなどの導電性ペーストからなる上下導通部形成用ペースト3aを充填する。次に、ベース板形成用シート1aの開口部2内に充填された上下導通部形成用ペースト3aの上面ほぼ中央部に、半導体構成体4の封止膜14の下面から突出された柱状電極13の下面を位置合わせして仮圧着(仮固着)する。
次に、一対の加熱加圧板(図示せず)を用いて上下から加熱加圧すると、図31に示すように、まず、封止膜14の下面から突出させた柱状電極13の下部が上下導通部3の上面ほぼ中央部に食い込み、封止膜14の下面が上下導通部形成用ペースト3aを含むベース板形成用シート1aの上面に圧接する状態となり、次いで、ベース板形成用シート1a中のエポキシ系樹脂などからなる熱硬化性樹脂が硬化し、ベース板1が形成され、且つ、上下導通部形成用ペースト3aが硬化し、上下導通部3が形成される。
(その他の実施形態)
例えば、上記第1実施形態では、互いに隣接する半導体構成体4間において切断したが、これに限らず、2個またはそれ以上の半導体構成体4を1組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。また、ベース板1の下面に、上下導通部3に接続される第1の下層配線23を設け、この第1の下層配線(配線)23の接続パッド部に、上下導通部26および第2の下層配線28を介して半田ボール29を接続しているが、上下導通部3下に、直接、半田ボールや電子部品を接合してもよい。また、例えば、図16に示す半導体装置では、第2の上層配線51の接続パッド部上にCSPと呼ばれる半導体構成体52を搭載しているが、これに限らず、ベアチップなどの他の半導体構成体やコンデンサ、抵抗などのチップ部品などからなる電子部品を搭載するようにしてもよい。
この発明の第1実施形態としての半導体装置の断面図。 図1に示す半導体装置の製造方法の一例において、当初の工程の断面図。 図2に続く工程の断面図。 図3に続く工程の断面図。 図4に続く工程の断面図。 図5に続く工程の断面図。 図6に続く工程の断面図。 図7に続く工程の断面図。 図8に続く工程の断面図。 図9に続く工程の断面図。 図10に続く工程の断面図。 図11に続く工程の断面図。 図12に続く工程の断面図。 図13に続く工程の断面図。 図14に続く工程の断面図。 この発明の第2実施形態としての半導体装置の断面図。 図16に示す半導体構成体の製造方法の一例において、所定の工程の断面 図。 図17に続く工程の断面図。 図18に続く工程の断面図。 図19に続く工程の断面図。 図20に続く工程の断面図。 図21に続く工程の断面図。 図22に続く工程の断面図。 図23に続く工程の断面図。 この発明の第3実施形態としての半導体装置の断面図。 この発明の第4実施形態としての半導体装置の断面図。 この発明の第5実施形態としての半導体装置の断面図。 この発明の第6実施形態としての半導体装置の断面図。 この発明の第7実施形態としての半導体装置の断面図。 図29に示す半導体構成体の製造方法の一例において、所定の工程の断面 図。 図30に続く工程の断面図。
符号の説明
1 ベース板
3 上下導通部
4 半導体構成体
5 シリコン基板(半導体基板)
6 接続パッド
12 配線
13 柱状電極(外部接続用電極)
14 封止膜
21 絶縁層
23 第1の下層配線(配線)
24 下層絶縁膜
26 上下導通部
28 第2の下層配線
29 半田ボール

Claims (25)

  1. 少なくとも熱硬化性樹脂を含む絶縁材料からなるベース板と、前記ベース板に設けられた開口部内に充填して設けられた上下導通部と、半導体基板および該半導体基板の一面に設けられた複数の外部接続用電極を有する少なくとも1つの半導体構成体と、少なくとも前記半導体構成体の周囲に固着して設けられた絶縁層とを備え、前記絶縁層と前記ベース板とが固着され、且つ、前記半導体構成体の外部接続用電極が前記上下導通部に接続されていることを特徴とする半導体装置。
  2. 請求項1に記載の発明において、前記半導体構成体は、前記半導体基板の前記外部接続用電極間に形成された封止膜を有し、前記封止膜が前記ベース板に固着されていることを特徴とする半導体装置。
  3. 請求項2に記載の発明において、前記半導体構成体は、前記封止膜の下面が前記外部接続用電極の下面と面一とされたものからなることを特徴とする半導体装置。
  4. 請求項2に記載の発明において、前記半導体構成体は、前記外部接続用電極の下部が前記封止膜の下面から突出されたものからなり、前記外部接続用電極の前記封止膜の下面から突出された突出部は前記上下導通部に食い込んでいることを特徴とする半導体装置。
  5. 請求項1に記載の発明において、前記上下導通部は導電性ペーストが硬化されたものであることを特徴とする半導体装置。
  6. 請求項1に記載の発明において、前記上下導通部を含む前記ベース板の一面に前記上下導通部に接続されて設けられた少なくとも1層の配線を備え、最下層の配線の接続パッド部下に半田ボールが設けられていることを特徴とする半導体装置。
  7. 請求項6に記載の発明において、少なくとも前記絶縁層上に第2の配線が、前記絶縁層および前記ベース板に連通して設けられた開口部内に設けられた上下導通部を介して前記配線に電気的に接続されて設けられていることを特徴とする半導体装置。
  8. 請求項7に記載の発明において、前記絶縁層は前記半導体構成体上および該半導体構成体の周囲における前記ベース板上に設けられていることを特徴とする半導体装置。
  9. 請求項7に記載の発明において、前記半導体構成体は前記半導体基板上に設けられた絶縁膜を有し、前記絶縁層は前記絶縁膜を含む前記半導体構成体の周囲における前記ベース板上に設けられていることを特徴とする半導体装置。
  10. 請求項7に記載の発明において、前記絶縁層は前記半導体構成体の周囲における前記ベース板上に設けられていることを特徴とする半導体装置。
  11. 請求項7に記載の発明において、前記第2の配線は少なくとも1層設けられ、最上層の第2の配線の接続パッド部上に電子部品が設けられていることを特徴とする半導体装置。
  12. 少なくとも半硬化状態の熱硬化性樹脂を含む絶縁材料からなるベース板形成用シートに上下導通用の開口部を形成する工程と、
    前記ベース板形成用シートの開口部内に導電性ペーストからなる上下導通部形成用ペーストを充填する工程と、
    前記上下導通部形成用ペーストを含む前記ベース板形成用シート上に、半導体基板および該半導体基板の一面に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、
    前記ベース板形成用シート中の熱硬化性樹脂を硬化させてベース板を形成するとともに、前記上下導通部形成用ペーストを硬化させて上下導通部を形成し、且つ、前記ベース板上に前記半導体構成体をその外部接続用電極を前記上下導通部に接続させた状態で固着する工程と、
    少なくとも前記半導体構成体の周囲における前記ベース板上に絶縁層を形成する工程と、
    前記半導体構成体間において前記絶縁層および前記ベース板を切断して、前記半導体構成体が少なくとも1つ含まれる半導体装置を複数個得る工程と、
    を含むことを特徴とする半導体装置の製造方法。
  13. 請求項12に記載の発明において、前記半導体構成体は、前記半導体基板の前記外部接続用電極間に形成された封止膜を有し、前記封止膜が前記ベース板に固着されていることを特徴とする半導体装置の製造方法。
  14. 請求項13に記載の発明において、前記半導体構成体は、前記封止膜の下面が前記外部接続用電極の下面と面一とされたものからなることを特徴とする半導体装置の製造方法。
  15. 請求項12に記載の発明において、前記ベース板形成用シートに開口部を形成する工程は、前記ベース板形成用シート上に突出部形成用シートを積層し、前記ベース板形成用シートおよび前記突出部形成用シートに開口部を形成する工程であることを特徴とする半導体装置の製造方法。
  16. 請求項12に記載の発明において、前記ベース板形成用シートの開口部内に上下導通部形成用ペーストを充填する工程は、前記ベース板形成用シート下に保護シートを配置し、前記ベース板形成用シートおよび前記突出部形成用シートの開口部内に上下導通部形成用ペーストを充填し、この後前記突出部形成用シートを剥離して、前記上下導通部形成用ペーストの上部を前記ベース板形成用シート上に突出させる工程であることを特徴とする半導体装置の製造方法。
  17. 請求項16に記載の発明において、前記上下導通部形成用ペーストを含む前記ベース板形成用シート上に前記半導体構成体を配置する工程は、前記半導体構成体を予め加熱しておき、加熱加圧により、前記半導体構成体の外部接続用電極を前記上下導通部形成用ペーストの前記ベース板形成用シート上に突出された突出部に仮固着する工程であることを特徴とする半導体装置の製造方法。
  18. 請求項17に記載の発明において、前記ベース板上に前記半導体構成体をその外部接続用電極を前記上下導通部に直接接続させた状態で固着する工程は、加圧により、前記半導体構成体の下面で前記上下導通部形成用ペーストの前記ベース板形成用シート上に突出された突出部を前記ベース板形成用シートの開口部内に押し込み、前記半導体構成体の下面を前記上下導通部形成用ペーストを含む前記ベース板形成用シートの上面に圧接させる工程を含むことを特徴とする半導体装置の製造方法。
  19. 請求項18に記載の発明において、前記ベース板上に前記半導体構成体をその外部接続用電極を前記上下導通部に接続させた状態で固着する工程後に、前記保護シートを剥離することを特徴とする半導体装置の製造方法。
  20. 請求項12に記載の発明において、前記半導体構成体は、前記外部接続用電極の下部が前記封止膜の下面から突出されたものからなることを特徴とする半導体装置の製造方法。
  21. 請求項20に記載の発明において、前記ベース板形成用シートの開口部内に上下導通部形成用ペーストを充填する工程は、前記ベース板形成用シート下に保護シートを配置し、前記ベース板形成用シートの開口部内に上下導通部形成用ペーストを充填する工程であることを特徴とする半導体装置の製造方法。
  22. 請求項21に記載の発明において、前記上下導通部形成用ペーストを含む前記ベース板形成用シート上に前記半導体構成体を配置する工程は、前記半導体構成体を予め加熱しておき、加熱加圧により、前記半導体構成体の前記封止膜から突出された前記柱状電極を前記上下導通部形成用ペーストに仮固着する工程であることを特徴とする半導体装置の製造方法。
  23. 請求項22に記載の発明において、前記ベース板上に前記半導体構成体をその外部接続用電極を前記上下導通部に接続させた状態で固着する工程は、加圧により、前記半導体構成体の前記封止膜から突出された前記外部接続用電極を前記上下導通部形成用ペーストに食い込ませ、前記半導体構成体の封止膜の下面を前記上下導通部形成用ペーストを含む前記ベース板形成用シートの上面に圧接させる工程を含むことを特徴とする半導体装置の製造方法。
  24. 請求項23に記載の発明において、前記ベース板上に前記半導体構成体をその外部接続用電極を前記上下導通部に接続させた状態で固着する工程後に、前記保護シートを剥離することを特徴とする半導体装置の製造方法。
  25. 請求項12に記載の発明において、さらに、前記上下導通部を含む前記ベース板下に下層配線を前記上下導通部に接続させて形成する工程を備えていることを特徴とする半導体装置の製造方法。
JP2004361092A 2004-12-14 2004-12-14 半導体装置の製造方法 Expired - Fee Related JP4062305B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004361092A JP4062305B2 (ja) 2004-12-14 2004-12-14 半導体装置の製造方法
US11/302,592 US7459340B2 (en) 2004-12-14 2005-12-12 Semiconductor device and manufacturing method thereof
US12/262,481 US20090065926A1 (en) 2004-12-14 2008-10-31 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004361092A JP4062305B2 (ja) 2004-12-14 2004-12-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006173234A true JP2006173234A (ja) 2006-06-29
JP4062305B2 JP4062305B2 (ja) 2008-03-19

Family

ID=36673670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004361092A Expired - Fee Related JP4062305B2 (ja) 2004-12-14 2004-12-14 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4062305B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016528A (ja) * 2006-07-04 2008-01-24 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009049410A (ja) * 2007-08-17 2009-03-05 Samsung Electronics Co Ltd 半導体チップパッケージ、その製造方法及びこれを含む電子素子
JP2009064879A (ja) * 2007-09-05 2009-03-26 Casio Comput Co Ltd 半導体装置およびその製造方法
KR20120038440A (ko) * 2009-06-12 2012-04-23 3디 플러스 재구성된 웨이퍼의 제조 동안 칩들을 포지셔닝하는 방법
JP2017034191A (ja) * 2015-08-05 2017-02-09 ローム株式会社 半導体装置および半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016528A (ja) * 2006-07-04 2008-01-24 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法
KR101084924B1 (ko) 2007-08-08 2011-11-17 가시오게산키 가부시키가이샤 반도체 장치 및 그 제조방법
JP2009049410A (ja) * 2007-08-17 2009-03-05 Samsung Electronics Co Ltd 半導体チップパッケージ、その製造方法及びこれを含む電子素子
JP2009064879A (ja) * 2007-09-05 2009-03-26 Casio Comput Co Ltd 半導体装置およびその製造方法
KR20120038440A (ko) * 2009-06-12 2012-04-23 3디 플러스 재구성된 웨이퍼의 제조 동안 칩들을 포지셔닝하는 방법
JP2012529762A (ja) * 2009-06-12 2012-11-22 トロワデー、プリュ 再構築ウエハの生産中にチップを位置付けするための方法
KR101695047B1 (ko) * 2009-06-12 2017-01-10 3디 플러스 재구성된 웨이퍼의 제조 동안 칩들을 포지셔닝하는 방법
JP2017034191A (ja) * 2015-08-05 2017-02-09 ローム株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP4062305B2 (ja) 2008-03-19

Similar Documents

Publication Publication Date Title
JP4609317B2 (ja) 回路基板
JP4093186B2 (ja) 半導体装置の製造方法
JP4055717B2 (ja) 半導体装置およびその製造方法
JP3945483B2 (ja) 半導体装置の製造方法
TWI278048B (en) Semiconductor device and its manufacturing method
US7727862B2 (en) Semiconductor device including semiconductor constituent and manufacturing method thereof
US8258620B2 (en) Circuit device, method of manufacturing the circuit device, device mounting board and semiconductor module
US7459340B2 (en) Semiconductor device and manufacturing method thereof
JP2006173232A (ja) 半導体装置およびその製造方法
JP2002170921A (ja) 半導体装置およびその製造方法
JP2004119729A (ja) 回路装置の製造方法
JP2005142466A (ja) 半導体装置およびその製造方法
JP4062305B2 (ja) 半導体装置の製造方法
JP4438389B2 (ja) 半導体装置の製造方法
JP5377403B2 (ja) 半導体装置及び回路基板の製造方法
JP2004119730A (ja) 回路装置の製造方法
JP4321758B2 (ja) 半導体装置
JP4042741B2 (ja) 半導体装置の製造方法
JP2009081367A (ja) 半導体装置およびその製造方法
JP4913372B2 (ja) 半導体装置
JP4316623B2 (ja) 半導体装置の製造方法
JP2009043858A (ja) 半導体装置およびその製造方法
JP2020004926A (ja) 配線基板及び配線基板の製造方法
JP4561079B2 (ja) 半導体装置の製造方法
JP4209341B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070911

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071217

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110111

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110111

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120111

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120111

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120111

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130111

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140111

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees