KR20120038440A - 재구성된 웨이퍼의 제조 동안 칩들을 포지셔닝하는 방법 - Google Patents

재구성된 웨이퍼의 제조 동안 칩들을 포지셔닝하는 방법 Download PDF

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Abstract

본 발명은 접속 패드들 (10) 을 가진 칩들 (1) 을 포함하는 리빌트 웨이퍼 (re-built wafer) 를 제조하는 방법에 관한 것으로, 본 방법은 다음 단계,
- 칩들 (1) 의 제 1 웨이퍼를 제조하는 단계를 포함한다.
상기 방법은 또한 다음 단계들,
- 상기 제 1 웨이퍼 상에서, 상기 칩들의 상호접속을 위하여 설계된 전도성 트랙들 (12) 상에 상기 칩들의 상기 접속 패드들 (10) 의 적어도 하나의 재분배 층 (layer of redistribution) 의 스택의 제조 단계로서, 이 스택은 메인 RDL (redistribution layer) 층 (14) 으로서 설계되는, 상기 스택의 제조 단계,
- 개별적인 칩들 (1) 을 얻기 위하여 상기 제 1 웨이퍼를 절단하는 단계로서, 각각의 칩에는 상기 RDL 층 (14) 이 제공되는, 상기 절단하는 단계,
- 후속 단계들 동안에 평편한 상태를 유지하도록 상기 RDL 층 (14) 을 갖는 상기 개별적인 칩들 (1) 을 충분한 강성의 지지부 (20) 에 이전하는 단계로서, 상기 지지부에는 접착제 층 (21) 이 제공되고 상기 접착제 층 (21) 상에 상기 RDL 층 (14) 이 있는, 상기 이전하는 단계,
- 상기 칩들 (1) 을 캡슐화하기 위하여 수지 (30) 를 적층하는 단계,
- 상기 수지를 중합하는 단계,
- 상기 강성의 지지부 (20) 를 제거하는 단계, 및
- 상기 접착제 층 (21) 에 형성된 개구들 (22) 을 통하여 상호접속 콘택트들까지 상기 메인 RDL 층 (14) 의 전도성 트랙들을 접속하기 위하여 미니 RDL (24) 이라고 하는 단일의 재분배 층을 적층하는 단계로서, 상기 중합된 수지, 상기 RDL 층 (14) 을 갖는 상기 칩들, 및 상기 미니 RDL 을 포함하는 웨이퍼는 리빌트 웨이퍼 (100) 인, 상기 단일의 재분배 층을 적층하는 단계를 포함한다.

Description

재구성된 웨이퍼의 제조 동안 칩들을 포지셔닝하는 방법{METHOD FOR POSITIONING CHIPS DURING THE PRODUCTION OF A RECONSTITUTED WAFER}
본 발명의 분야는 수지 내에 캡슐화된 칩들을 포함하는 리빌트 웨이퍼 (re-built wafer) 들의 제조 분야이며, 이들 칩은 통상적으로 이전에 테스트받는다.
리빌트 웨이퍼를 제조하는데 이용되는 가장 널리 보급된 솔루션은 무엇보다도 먼저, 개별적인 칩들을 얻기 위하여 칩들이 제조된 웨이퍼들을 절단하는 것으로 구성되며, 한 웨이퍼는 서로 동일한 제 1 타입의 칩을 생성하고 다른 웨이퍼는 다른 타입의 칩들을 생성하는 등으로 이루어진다. "칩"은 베어 칩과 같은 액티브 전자 컴포넌트, 또는 패시브 컴포넌트 (커패시터, 저항기, 변환기 또는 인덕터 등) 또는 MEMS ("Micro Electro Mechanical System") 를 의미한다. 그 후, 통상적으로 이들 칩은 테스트받은 후에 선택되며 종종 "KGD (Known Good Die)" 로서 불린다.
또한, 테스트받은 칩들을 수용하도록 설계된 지지부가 마련되며 이는 접착성의 강성 지지부이다.
그 후, 활성면 또는 전면 (front face) 이라 불리는 면 상에 접속 패드들을 가진 여러 타입들의 테스트받은 칩들은, 통상 서로 유사한 칩들의 패턴을 형성하기 위하여 예를 들어 "픽-앤드-플레이스" 머신에 의해 픽업되어 접착성 지지부 상의 전면에 포지셔닝된다. 칩 패턴은 전자 소자를 형성하도록 설계된 상이한 칩들의 그룹이다.
그 후, 칩들은 에폭시 타입의 폴리머 수지 내에 몰딩되고 그 후 폴리머 수지는 칩들과 함께 고정된 상태로 되기 위해 중합된다.
그 후, 접착성 지지부는 제거된다.
칩들의 전면 상에 통상 자체적으로 층들의 스택을 포함하는 재분배 층 또는 RDL을 형성함으로써, 칩들의 추후 상호접속부들로 의도된 트랙들 상에 칩들의 패드들을 재분배하는 단계를 수행하며; 알려진 방식으로, 예를 들어, TiW/Cu 또는 TiPd/Au으로 형성된 이 RDL 층의 트랙들은, 딥핑 (dipping) 또는 센트리퓨징 (centrifuging) 에 의해 접착성 지지부 대신에 적층 (deposit) 된 유전체 층 상에 형성된다.
이들 여러 단계를 다음 다이아그램으로 요약하는 것이 가능하다.
1 개별적인 칩들을 획득하기 위하여 웨이퍼를 절단하기,
2 접착성의 강성 지지부를 마련하기,
3 절단된 칩들을 접착성의 강성 지지부에 이전하기,
4 수지 내에 칩들을 몰딩하고 중합하기,
5 접착성의 지지부를 제거하기,
6 리빌트 웨이퍼 상에 층들을 재분배 (RDL) 하기.
따라서, 그 후, 결함성 칩들을 포함하지 않는 리빌트 웨이퍼를 패턴들로 절단하여 가소성 마이크로패키지들 (plastic micropackages) 을 얻을 수 있으며; 이는 또한 다른 리빌트 웨이퍼들 상에 스택될 수 있고 여러 알려진 방법들에 따라 이들 웨이퍼에 전기적으로 접속될 수 있으며, 그 후, 스택은 3 차원 또는 3D 전자 모듈을 얻기 위하여 절단된다.
단계 4 동안의 칩들의 캡슐화는:
- 칩간 스페이스들을 채우기 위하여 접착성 지지부에 본딩된 칩들 주변에 그리고 필요에 따라 칩들 상에 (압착이라 하는 몰딩에 의해 또는 포어링 (pouring) 에 의해) 수지를 적층 (deposit) 하는 단계, 및
- 수지를 경화시켜 칩들이 고정된, 강성이며 처리가능한 기판을 형성하기 위하여 수지를 중합하는 단계로서, 그 후 접착성 기판이 제거될 수 있는 중합 단계를 포함한다.
잘 알려진 결점은 수지의 적층 동안 및/또는 수지의 중합 동안 칩들이 이동하는 것으로서, 그 결과, 단계 6 동안 칩들의 패드들이 더 이상 재분배 층 (RDL 층) 의 트랙들과 일치하지 않는다. 예상된 포지션에 대한 칩들의 미세-이동은 다음 원인으로 일어난다.
A) 접착성 지지부 상의 칩들의 포지셔닝의 부정확성 (이는 고속으로 동작하는 최신 "픽-앤드-플레이스" 장치에서는 5 ㎛ 정도임),
B) 100 ppm/℃ 영역에서의 접착성 지지부의 가역성이지만 매우 높은 팽창성,
C) 1000 ppm/℃ 정도의 중합화 동안의 수지의 비가역적 이동,
D) 대략 16 내지 17 ppm/℃ 만큼의 중합 후 수지의 비가역적 팽창.
그 결과는 다소 등방성이고 통상적으로 수 ㎛ 내지 수십 ㎛ 사이의 범위로 예측가능한 미세-이동이며, 이는 통상적으로 10 ㎛ 정도의 몰딩 후 요구되는 (RDL 층에 대한) 포지셔닝 허용오차를 초과할 수 있다.
하나의 솔루션은 이들 미세-이동을 미리 연구하고 기록하고 그 후, 칩들이 접착성 지지부에 이전될 때 칩들의 포지셔닝 동안 미세-이동들을 예상하는 것으로 구성된다. 이 기술의 제약들 중 하나는 미세-이동 모두가 예측가능한 것은 아니라는 것이며, 무엇보다도 하나의 그리고 동일한 패턴 내에서 여러 타입의 칩들이 있게 되는 점에서 발생한다.
다른 솔루션은 RDL 층을 생성하는데 이용되는 마스크를 변경하는 것으로 구성된다.
본 발명의 목적은, 칩들이 수지 내에 몰딩될 때와 이 수지가 중합될 때 이러한 칩들의 이동 결함을 제거하는 것이다.
제안된 솔루션은 수지 내 몰딩 전에 재분배 층들 (RDL 층) 을 형성하는 단계를 수행하는 것에 기초하며 이는 칩들의 이동들에 대한 원인 B, C 및 D 를 제거하는 것을 가능하게 한다.
보다 자세하게는 본 발명의 과제는 접속 패드들을 가진 칩들을 포함하는 리빌트 웨이퍼를 제조하는 방법이며, 본 방법은,
- 칩들의 제 1 웨이퍼를 제조하는 단계를 포함하고,
본 방법은 또한,
- 제 1 웨이퍼 상에서, 상기 칩들의 상호접속을 위하여 설계된 전도성 트랙들 상에 상기 칩들의 상기 접속 패드들의 적어도 하나의 재분배 층 (layer of redistribution) 의 스택의 제조 단계로서, 이 스택은 메인 RDL (redistribution layer) 층으로서 설계되는, 상기 스택의 제조 단계,
- 개별적인 칩들을 얻기 위하여 상기 제 1 웨이퍼를 절단하는 단계로서, 각각의 칩에는 상기 RDL 층이 제공되는, 상기 절단하는 단계,
- 후속 단계들 동안에 평편한 상태를 유지하도록 상기 RDL 층을 갖는 상기 개별적인 칩들을 충분한 강성의 지지부에 이전하는 단계로서, 상기 지지부에는 접착제 층이 제공되고 상기 접착제 층 상에 상기 RDL 층이 있는, 상기 이전하는 단계,
- 상기 칩들을 캡슐화하기 위하여 수지를 적층하는 단계,
- 상기 수지를 중합하는 단계,
- 상기 강성의 지지부를 제거하는 단계, 및
- 상기 접착제 층에 형성된 개구들을 통하여 상호접속 콘택트들까지 상기 메인 RDL 층의 전도성 트랙들을 접속하기 위하여 미니 RDL이라고 하는 단일의 재분배 층을 적층하는 단계로서, 상기 중합된 수지, 상기 RDL 층을 갖는 상기 칩들, 및 상기 미니 RDL 을 포함하는 웨이퍼가 리빌트 웨이퍼인, 상기 단일의 재분배 층을 적층하는 단계를 포함한다.
본 방법은 수지 내 칩들의 몰딩 동안 그리고 몰딩 후에 칩들이 배치된 위치에서 칩을 유지시키는 것을 가능하게 한다.
당연히, 두개의 단계들로 형성된 RDL 층 (메인 RDL + 미니 RDL) 은 전제부에서 설명된 방법의 것과 동일하지 않지만, 동일한 기능을 수행한다.
본 방법은 또한 상기 칩들이 강성의 지지부에 이전되기 전에 칩들을 테스트 및/또는 번-인 (burning-in) 하는 단계를 포함한다.
본 발명의 일 특징에 따르면, 접착제 층에서의 개구들은 강성의 지지부에 칩들을 이전하기 전에 형성된다.
변형예에 따르면, 접착제 층에서의 개구들은 지지부를 제거하는 단계 후에 형성된다.
본 발명의 다른 특징들 및 이점들은 첨부된 도면과 함께 비제한적인 예로 이루어진 다음의 상세한 설명을 읽을 때 명확해진다.
도 1 은 자신의 RDL 층을 갖는 칩들을 포함하고 절단될 준비가 된 웨이퍼의 개략적 단면도를 나타낸다.
도 2 는 접착제 층을 갖는 지지부의 개략적 단면도를 나타낸다.
도 3 는 칩들의 이전 후의 리빌트 웨이퍼의 개략적 단면도를 나타낸다.
도 4a 는 수지 내의 칩들의 몰딩 및 이 수지의 중합 후의 리빌트 웨이퍼의 개략적 단면도이고 도 4b 는 폴리싱된 웨이퍼를 나타낸다.
도 5 는 지지부의 제거 후 중합된 리빌트 웨이퍼의 개략적 단면도를 나타낸다.
도 6 은 지지부의 제거 및 접착제 층에서의 개구들의 제조 후 중합된 리빌트 웨이퍼의 개략적 단면도를 나타낸다.
도 7 은 미니 RDL 층의 제조 후 도 6 의 리빌트 웨이퍼의 개략적 단면도를 나타낸다.
도 8 은 여러 형상들의 컨덕터들을 개략적으로 나타낸다.
한 도면에서 다음 도면으로, 동일한 요소는 동일한 도면 부호로 나타낸다. 도면 번호 100 은 리빌트 웨이퍼의 여러 단계들 동안의 리빌트 웨이퍼를 나타낸다.
본 발명에 따른 방법은 칩들이 수지 내에 몰딩되기 전의 메인 RDL 층의 제조에 기초한다. 본 발명에 따른 방법 단계들은 다음 다이아그램으로 요약될 수 있다.
1 최초 웨이퍼 (또는 제 1 웨이퍼) 상에 층들의 재분배 (메인 RDL) 후, 개별적인 칩들을 얻기 위해 웨이퍼를 절단,
2 접착제 층을 가진 강성의 지지부를 마련,
3 이 지지부 및 이들의 접착제 층에, 자신의 메인 RDL 을 가진 절단된 칩들을 이전,
4 칩들의 몰딩 및 수지의 중합,
5 지지부의 제거,
6 접착제 층 내에 개구들의 가능성있는 에칭, 및
7 단일의 상호접속층 (미니 RDL) 의 재분배.
알 수 있는 바와 같이, 칩들의 패드들 상의 컨덕터들의 재분배 (즉, 메인 RDL 층의 제조) 가 기본 웨이퍼 (또는 제 1 웨이퍼) 상에서 제일 처음으로 수행되며 이에 따라 이후의 제조 동안에 통상의 정밀도가 얻어진다. 칩들이 수지 내에 있지 않지만, 실리콘 웨이퍼의 일체부를 형성하기 때문에, 이후의 드리프트가 절대적으로 존재하지 않고 이동 원인들 B, C 및 D 가 이 단계에서 존재하지 않는다. 이는 리빌트 웨이퍼 상에 이전을 행하는 대신에 실리콘 웨이퍼 (또는 제 1 웨이퍼) 에 RDL 의 복합체 (complexity) 를 거의 전체적으로 이전하는 것을 가능하게 한다.
메인 RDL 층을 제조하는 이 동작은 완벽하게 제어되며, 이전 방법에서는 이후에 수행되고 그에 따라 반드시 동일 레벨의 장치를 가질 필요가 있는 것은 아닌 또 다른 제조자에 의해 수행되었지만, 본 방법에서는 칩 제조자에 의해 수행될 수 있다.
마지막으로, 칩들은 이용될 수지와 실질적으로 동일한 열팽창성을 갖는 강성의 지지부 상에 배치된 매우 얇은 접착제 층 자체에 본딩되기 때문에, 원인 B, C 및 D 는 사라진다.
이하, 여러 단계들을 보다 자세하게 설명한다.
메인 RDL 층 (14) 을 제조하는 단계는 통상적인 동작이다. 금속 층들의 수는 이전 특허에서 이미 설명된 바와 같이, 예를 들어, 웨이퍼들을 후속하여 스택하고 이들을 측면을 통하여 상호접속하는 것이 요구되는 상황에서도 어떠한 것도 일으키지 않고 칩 (1) 의 패드 (10) 로부터 칩 (1) 의 주변부까지 컨덕터 (12) 를 트레이스할 수 있도록 하는 라우팅 복합체에 의존하여 통상적으로 1 에서 4 까지 변한다. 2-차원 (2D) 전자 모듈의 경우에서와 같이 이들 칩을 스택하는 것이 고려되지 않으면, 라우팅은 주변부에 모든 컨덕터들을 트레이스할 필요가 있는 것은 아니며: 이는 다른 것들 중에서 하나의 가능성이다.
이들 컨덕터 (12) 는 통상적으로 전체 트랙 길이에 걸쳐 실제적으로 일정한 폭의 트랙의 형태를 취한다. 칩의 에지부들 또는 다른 상호접속 패드들과 칩의 각각의 패드를 접속하는 이들 컨덕터의 폭은 메인 RDL이 절단되지 않은 웨이퍼 상에 형성되기 때문에 예를 들어, 1㎛ 내지 10 ㎛으로 매우 협소할 수 있다. 각각의 웨이퍼의 일례는 도 1 에 도시되어 있다. 메인 RDL (14) 의 제조 후, 웨이퍼들은 일반적으로 절단 경로들 (13) 을 따라 절단된다. 따라서, 이 단계는 모든 칩들에 동일하게 스파이크 카드들에 의해 바람직하게 테스트받은 메인 RDL 층 (14) 을 갖는 칩들 (1) 에서 완성된다.
지지부를 마련하는 단계에 대해, 충분한 강성의 지지부 (20) 를 얻어 리빌트 웨이퍼가 중합될 때 평편한 상태로 유지되도록 하는 것을 가능하게 하는 재료가 선택된다. 몰딩 수지와 실질적으로 동일한 팽창 계수를 갖고 제거하기가 용이한 재료가 선택된다. 화학적으로 용해됨으로써 용이하게 제거될 수 있는 구리와 같은 금속성 재료는 이들 사양을 충족시키며: 이는 수지와 동일한 17 ppm/℃의 팽창 계수를 갖기 때문에 매우 적절하다. 또한, 6 내지 7 ppm의 팽창 계수를 갖는 코바르 (Kovar) 합금, 또는 심지어 3 ppm 의 팽창 계수를 갖는 실리콘 또는 유리를 이용하는 것이 가능하다.
지지부 (20) 는 환형 (circular) 일 수 있고, 예를 들어, 150, 200, 300 mm와 동일한 반도체 장치에 맞는(compatible) 직경을 가질 수 있으며; 이는 모든 동작들이총괄적이도록 하는 동일한 정도의 치수들을 갖는 직사각형 또는 정사각형일 수도 있다. 구리 지지부의 두께는 75 내지 500 ㎛ 사이의 표면 치수에 의존한다.
그 후, 접착제 (21) 는 예를 들어, 2 내지 10 ㎛ 의 두께로 통상적인 센트리퓨징 (centrifuging) 에 의해 박막층으로 배치된다. 이는 "본딩 스킨" 타입의 접착제에 반대되는 비가역성-본딩 접착제로서, 칩들에 데미지를 주지 않고 칩들을 스틱 (stick) 한 다음 스틱해제 (unstick) 하게 하는 것을 가능하게 한다. 이용된 접착제는 예를 들어 에폭시 타입으로 된다. 이 적층은 시린지 (syringe) 에 의해 또는 잉크젯에 의해 또는 스크린 프린팅에 의해 또는 스텐실에 의해 또는 당해 기술 분야의 당업자에게 잘 알려진 임의의 다른 수단에 의해 수행될 수 있다. 다음, 두가지 상황들을 고려하여 본다.
- 중합을 완료하기 전의 본딩 파워 (bonding power) 를 갖는 예를 들어, "SU8" 에폭시 수지와 같은 감광성 접착제의 상황. 그 후, 이 재료는 의사-고체 상태 (pseudo-solid) 및 페이스트 상태 (pasty) 로 되게 하는 제 1 열처리 후에 (예를 들어, UV 이미징 후에) 포토에칭된다. 이미징 및 현상 후, 레이저 에칭 또는 플라즈마 에칭에 의해 에칭되며, 원하는 위치에서 개구들이 얻어진다.
- 감광성이 아닌 접착제의 상황. 이는 동일한 두께부에 대해 동일한 방법으로 적층되며 접착 파워 (adhesive power) 를 유지하도록 중합된다. 이 스테이지에서, 접착제들 내의 개구들은 레이저 에칭에 의해 또는 플라즈마 에칭에 의해 형성될 수 있다.
도 2 는 접착제 층 (21) 을 갖는 이러한 지지부 (20) 에 대한 일례를 나타낸다.
RDL 을 갖는 절단된 칩들을 이 접착성 지지부에 이전하는 단계는 통상의 동작이며, 그 결과가 도 3 에 나타나 있다. 이들 칩은 테스트 및/또는 번인 (burn-in) 된 후 바람직하게 이전된다. 전제부에 나타낸 바와 같이, 여러 타입의 칩들이 패턴들을 제조하기 위하여 이전될 수 있다.
(예를 들어 포어링 방법에 의해 적층된) 수지 (30) 를 몰딩하고 중합하는 단계는 또한 통상적인 동작들이다. 바람직하게, 접착제 (21) 의 전이 온도는 몰딩 수지의 중합 동안 각각의 칩 (1) 을 제자리에 유지하기 위한 특성을 손실하지 않도록, 몰딩 수지 (30) 의 중합 온도보다 더 높아야 한다.
중합 후, 칩들 (1) 은 자동 배치에 의해 결정된 로케이션에 위치된 상태로 자동 배치에 고유한 정밀도로, 즉 대략 5 ㎛ 로 유지된다. 이 단계에서의 웨이퍼 (100) 는 도 4a 에 도시된다. 선택적으로, (도 4b 에 도시된 바와 같이) 칩들의 후면 (즉, 패드들이 없는 면) 이 나타나도록 허용될 때까지 박형화되기 위하여 폴리싱된다.
강성의 지지부를 제거하는 단계는 예를 들어, 화학적 용해 또는 어블레이션 (abrasion) 에 의해 수행된다. 몰딩 후, 리빌트 웨이퍼 (100) 는 완벽하게 처리가능하게 되고 구리 (이 재료가 선택된다면) 의 화학적 용해가 잘 알려진 고속 방법이다. 구리 지지부의 두께는 75 내지 500 ㎛ 사이의 범위에 있음을 주지한다.
용해 후, 도 5 에서 알 수 있는 바와 같이 접착제 (21) 만이 남겨진다.
이 접착제 (21) 는 선택적으로 접착제를 가진 지지부를 마련하는 단계 동안에 포토-에칭에 의해 형성된 개구 (22) 를 갖는다. 접착제 내의 개구들 (22) 이 접착제를 갖는 지지부의 마련 동안에 형성되지 않은 경우, 이용된 접착제 (21) 가 예를 들어, 포토에칭될 수 없기 때문에 이들은 두개의 접근 방식에 따라 이 스테이지에서 형성될 수 있다:
- 마스크에 의해 정의된 개구 (22) 와 동일선 상에 있는 접착제 (21) 를 "번 (burn)" 하도록 산소를 이용한 플라즈마 에칭. 이 기술은 고해상도 (high-definition) 인쇄 회로들을 산업적으로 에칭하는데 이용된다.
- YAG 또는 엑시머 레이저에 의한 레이저-에칭. 이 방법은 인쇄 회로들의 제조에 이미 이용되고 있다.
이들 개구 (22) 의 에칭은 상호접속 콘택트를 가진 개별적인 칩의 패드들 (10) 을 접속하는 컨덕터 (12) 일부 또는 전부가 재출현 (reappear) 하게 하는 것을 가능하게 하며; 그 후, "미니 RDL" 이라 불리는 이 동작이 발생할 수 있다.
이 단계 후에 얻어진 웨이퍼 (100) 는 도 6 에 도시된다.
"미니 RDL" (24) 이라 불리는 단일의 전도성 층을 재분배하는 단계는 수행하기 간단하며 그 결과가 도 7 에 도시된다. 예를 들어, 구리의 단일의 금속성 적층은 그것이 메인 RDL 로부터 발생하는 컨덕터들 (12) 의 접속을 수반하므로 충분하며, 따라서, 칩들을 스택하거나 또는 보다 일반적으로 칩들을 원하는 상호접속 포인트까지 연결하는 제공을 행하면, 컨덕터들이 칩들을 둘러싸는 수지의 주변부까지 연결 (bring) 되도록 미니 RDL 의 컨덕터 (23) 와 완벽하게 포지셔닝된다.
이들 컨덕터 (23) 의 형상은 수지 및 접착제 층이 제거되므로 이들 수지 및 접착제 층의 상이한 팽창으로 인한 칩들의 이동에 대해서는 보상하지 않지만 이들 메인 RDL 에 제공되는 칩들의 포지셔닝의 약간의 부정확성 (대략 5 ㎛ 에 있는 것으로 추정됨) 에 대해서는 보상하도록 적응될 수 있다. 위에서 알 수 있는 바와 같이, 제 1 트랙들이라 불리는 메인 RDL 의 트랙들 (12) 은 바람직하게 매우 얇으며, 그 폭이 1 내지 10 ㎛의 범위에 있다. 제 2 트랙이라 불리는 미니 RDL 의 트랙들 (13) 은 제 1 트랙들을 부분적으로 또는 전체적으로 커버해야 한다. 메인 RDL 보다 큰 폭 (10 내지 50 ㎛) 의 컨덕터들 (23) 은 웨이퍼 상에서 제조된 메인 RDL 로부터 발생되는 얇은 컨덕터들 (12) 을 커버하기 위하여 바람직하게 제조된다. 컨덕터들의 형상은 또한, 이들 포지셔닝 변동을 보상하도록 할 수 있다: 도 8 은 X 및 Y 축에 대한 정정 타입에 적합한 형상들을 보여주며 이들 방향은 웨이퍼의 평면에서 고려된다. 이들은 예를 들어, T 형상 또는 라틴 크로스 형상이며, T 또는 크로스의 크로스 바는 다른 부분들이 도 8 의 좌측 도면에 나타낸 바와 같이 오프셋되어 있는 경우에도 제 1 트랙 (12) 과 제 2 트랙 (23) 사이의 콘택트를 확립하도록 할 수 있으며; 중심부 및 우측에서의 도면들은 서로에 대하여 오프셋되지 않은 컨덕터들 (12 및 23) 을 나타낸다.
메인 RDL 의 트랙들과 미니 RDL 들의 트랙들 사이의 폭에서의 차이는 이들 트랙의 큰 커버링 허용오차를 허용한다.
3D (3-차원) 모듈을 제조하기 위하여, 이들 리빌트 웨이퍼 (100) 는 스택되고 스택 후 컨덕터들 (23) 은 알려진 방법에 의해 수직 방향으로 접속된다.
리빌트 웨이퍼 (100) 는 또한 2-차원 마이크로-패키지들을 획득하도록 절단될 수 있다.

Claims (6)

  1. 접속 패드들 (10) 을 가진 칩들 (1) 을 포함하는 리빌트 웨이퍼 (re-built wafer)(100) 를 제조하는 방법으로서,
    - 칩들 (1) 의 제 1 웨이퍼를 제조하는 단계를 포함하고,
    상기 방법은 또한,
    - 상기 제 1 웨이퍼 상에서, 상기 칩들의 상호접속을 위하여 설계된 전도성 트랙들 (12) 상에 상기 칩들의 상기 접속 패드들 (10) 의 적어도 하나의 재분배 층 (layer of redistribution) 의 스택의 제조 단계로서, 이 스택은 메인 RDL (redistribution layer) 층 (14) 으로서 설계되는, 상기 스택의 제조 단계,
    - 개별적인 칩들 (1) 을 얻기 위하여 상기 제 1 웨이퍼를 절단하는 단계로서, 각각의 칩에는 상기 RDL 층 (14) 이 제공되는, 상기 절단하는 단계,
    - 후속 단계들 동안에 평편한 상태를 유지하도록 상기 RDL 층 (14) 을 갖는 상기 개별적인 칩들 (1) 을 충분한 강성의 지지부 (20) 에 이전하는 단계로서, 상기 지지부에는 접착제 층 (21) 이 제공되고 상기 접착제 층 (21) 상에 상기 RDL 층 (14) 이 있는, 상기 이전하는 단계,
    - 상기 칩들 (1) 을 캡슐화하기 위하여 수지 (30) 를 적층하는 단계,
    - 상기 수지를 중합하는 단계,
    - 상기 강성의 지지부 (20) 를 제거하는 단계, 및
    - 상기 접착제 층 (21) 에 형성된 개구들 (22) 을 통하여 상호접속 콘택트들까지 메인 RDL 층 (14) 의 전도성 트랙들을 접속하기 위하여 미니 RDL (24) 이라고 하는 단일의 재분배 층을 적층하는 단계로서, 상기 중합된 수지, 상기 RDL 층 (14) 을 갖는 상기 칩들, 및 상기 미니 RDL 을 포함하는 웨이퍼가 리빌트 웨이퍼 (100) 인, 상기 단일의 재분배 층을 적층하는 단계를 포함하는 것을 특징으로 하는 리빌트 웨이퍼의 제조 방법.
  2. 제 1 항에 있어서,
    상기 방법은 또한 상기 칩들 (1) 이 상기 강성의 지지부 (20) 에 이전되기 전에 상기 칩들 (1) 을 테스트 및/또는 번-인(burning-in) 하는 단계를 포함하는 것을 특징으로 하는 리빌트 웨이퍼의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 접착제 층 (21) 에서의 상기 개구들 (22) 은 상기 강성의 지지부에 상기 칩들을 이전하기 전에 형성되는 것을 특징으로 하는 리빌트 웨이퍼의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 접착제 층 (21) 에서의 상기 개구들 (22) 은 상기 강성의 지지부를 제거하는 단계 후에 형성되는 것을 특징으로 하는 리빌트 웨이퍼의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 미니 RDL (24) 의 컨덕터들 (23) 은 T 또는 라틴 크로스 (Latin cross) 의 형태로 된 것을 특징으로 하는 리빌트 웨이퍼의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 접착제 층 (21) 은 비가역성 본딩 재료로 된 것을 특징으로 하는 리빌트 웨이퍼의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2940521B1 (fr) 2008-12-19 2011-11-11 3D Plus Procede de fabrication collective de modules electroniques pour montage en surface
US8785249B2 (en) 2012-05-23 2014-07-22 The Charles Stark Draper Laboratory, Inc. Three dimensional microelectronic components and fabrication methods for same
US20150179602A1 (en) * 2013-12-20 2015-06-25 Zigmund Ramirez Camacho Integrated circuit packaging system with conductive ink and method of manufacture thereof
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
JP6511546B1 (ja) 2018-01-10 2019-05-15 株式会社ライトショー・テクノロジー 光源装置および投射型表示装置
TW202020072A (zh) * 2018-08-07 2020-06-01 加拿大國家研究委員會 包覆成型的印刷電子零件和其製造方法
US11515225B2 (en) 2020-09-10 2022-11-29 Rockwell Collins, Inc. Reconstituted wafer including mold material with recessed conductive feature
US11605570B2 (en) 2020-09-10 2023-03-14 Rockwell Collins, Inc. Reconstituted wafer including integrated circuit die mechanically interlocked with mold material
CN113764546A (zh) * 2021-08-30 2021-12-07 东莞市中麒光电技术有限公司 一种Mini-LED器件、LED显示模块及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613181U (ja) * 1992-07-21 1994-02-18 沖電気工業株式会社 高速信号伝送用回路基板
JP2005167191A (ja) * 2003-12-03 2005-06-23 Advanced Chip Engineering Technology Inc ファンアウト型ウェハレベルパッケージ構造及びその製造方法
JP2006173234A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JP3248149B2 (ja) * 1995-11-21 2002-01-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
US6181016B1 (en) * 1999-06-08 2001-01-30 Winbond Electronics Corp Bond-pad with a single anchoring structure
JP3356122B2 (ja) * 1999-07-08 2002-12-09 日本電気株式会社 システム半導体装置及びシステム半導体装置の製造方法
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
AU2001283257A1 (en) * 2000-08-16 2002-02-25 Intel Corporation Direct build-up layer on an encapsulated die package
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
US6744135B2 (en) * 2001-05-22 2004-06-01 Hitachi, Ltd. Electronic apparatus
US7176055B2 (en) * 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP3649183B2 (ja) * 2001-12-27 2005-05-18 ソニー株式会社 フィルタ回路装置及びその製造方法
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
EP1527480A2 (en) * 2002-08-09 2005-05-04 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP3602118B2 (ja) * 2002-11-08 2004-12-15 沖電気工業株式会社 半導体装置
KR100778597B1 (ko) * 2003-06-03 2007-11-22 가시오게산키 가부시키가이샤 적층 반도체 장치와 그 제조방법
TWI278048B (en) * 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
US7489032B2 (en) * 2003-12-25 2009-02-10 Casio Computer Co., Ltd. Semiconductor device including a hard sheet to reduce warping of a base plate and method of fabricating the same
JP4093186B2 (ja) * 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
JP2005347353A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
US7268012B2 (en) * 2004-08-31 2007-09-11 Micron Technology, Inc. Methods for fabrication of thin semiconductor assemblies including redistribution layers and packages and assemblies formed thereby
US7459340B2 (en) * 2004-12-14 2008-12-02 Casio Computer Co., Ltd. Semiconductor device and manufacturing method thereof
US20080197474A1 (en) * 2007-02-16 2008-08-21 Advanced Chip Engineering Technology Inc. Semiconductor device package with multi-chips and method of the same
CN101123231B (zh) * 2007-08-31 2010-11-03 晶方半导体科技（苏州）有限公司 微机电系统的晶圆级芯片尺寸封装结构及其制造方法
US7884015B2 (en) * 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
TWI364801B (en) * 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
US8158456B2 (en) * 2008-12-05 2012-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming stacked dies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613181U (ja) * 1992-07-21 1994-02-18 沖電気工業株式会社 高速信号伝送用回路基板
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JP2006173234A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
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