JP5732696B2 - 再構築ウエハの生産中にチップを位置付けするための方法 - Google Patents

再構築ウエハの生産中にチップを位置付けするための方法 Download PDF

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Description

本発明の分野は、樹脂に封入されるチップを備えた再構成ウエハの製作分野に関し、これらのチップは通常、前もって検査されている。
再構成ウエハを生産するために使用される最も普及した解決法は、まず初めにウエハを切断することにあり、その上に個別のチップを得るため、すなわち、あるウエハには互いに同一である第１のタイプのチップを生産し、別のウエハには別のタイプのチップを生産するなどのためにチップが製作されてきた。「チップ」は、ベアチップもしくは受動素子（コンデンサ、レジスタ、トランス、またはインダクタなど）などの能動電子素子またはＭＥＭＳ（「微小電気機械システム」）を意味する。通常、これらのチップは、検査した上で選択し、よく「パッケージ品と同等の品質保証された良品ダイ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）」と呼ばれる。
さらに、検査済チップを受けるように設計された支持体が準備され、それは接着性剛性支持体である。
能動面または前面と呼ばれる面上に接続パッドを有するさまざまなタイプの検査済チップは、次いで、例えば、通常互いに類似したチップのパターンを形成するための「ピックアンドプレイス」機械（「ｐｉｃｋ−ａｎｄ−ｐｌａｃｅ」ｍａｃｈｉｎｅ）によって選択され、前面は接着性支持体上に位置付けされる。チップパターンは、電子要素を形成するように設計された異なるチップの群である。
次いで、チップは、エポキシ系の高分子樹脂内にモールドされ、次いで、互いに固定させるために樹脂を重合する。
次いで、接着性支持体を除去する。
次いで、チップの前面上で、通常それ自体が積層を備えた再分配層またはＲＤＬを形成することによって、今後のチップの相互接続を意図するトラック上のチップのパッドを再分配する工程が実施される。例えば、ＴｉＷ／ＣｕまたはＴｉＰｄ／Ａｕ製のこのＲＤＬ層のトラックは、既知の様式で、浸すかまたは遠心分離することによって接着性支持体の代わりに堆積された誘電体層上に形成される。
これらのさまざまな工程は、以下の表に要約することができる。
１ 個別のチップを得るためウエハを切断する
２ 接着性剛性支持体を準備する
３ 切断されたチップを接着性剛性支持体に移動する
４ チップを樹脂内にモールドし、樹脂を重合する
５ 接着性支持体を除去する
６ 再構成ウエハ（ＲＤＬ）上に層を再分配する
こうして再構成され欠陥チップを備えないウエハは、プラスチックマイクロパッケージを得るため、パターンに切断することができる。また、ウエハは、他の再構成ウエハ上に積層することもでき、さまざまな既知の方法に従ってこれらのウエハに電気的に接続することもできる。次いで、積層は三次元すなわち３Ｄ電子モジュールを得るため切断される。
工程４の間のチップの封入は以下の工程を含む。
− チップ間の間隙を埋めるために、接着性支持体に結合されるチップの周りに、そして必要ならばチップ上に、樹脂を（流し込むまたはモールドする（圧縮モールドと呼ばれる）ことによって）堆積させる工程
− 硬化させるために樹脂を重合し、したがってチップが固定された取扱可能な剛性の基板を形成し、接着性基板を除去することができる工程
周知の欠点は、チップのパッドがもはや工程６の間の再分配層（ＲＤＬ層）のトラックと一致しないという結果をもたらす樹脂の堆積中および／または重合中のチップの移動である。予測位置に対するチップの微小移動は以下に起因する。
Ａ）接着性支持体上でのチップの位置付けの不正確性であり、それは、高速で動作する最新の「ピックアンドプレイス」機器（「ｐｉｃｋ−ａｎｄ−ｐｌａｃｅ」ｅｑｕｉｐｍｅｎｔ）で５μｍ程度
Ｂ）１００ｐｐｍ／℃の領域内で可逆だが高膨張性の接着性支持体
Ｃ）１０００ｐｐｍ／℃程度で重合中の樹脂の不可逆的除去
Ｄ）約１６〜１７ｐｐｍ／℃で重合後の樹脂の不可逆的膨張
この結果、多かれ少なかれ等方性で予測可能な、典型的には数μｍ〜数十μｍの範囲の微小移動がもたらされ、それは、典型的には１０μｍ程度であるモールド後に必要な（ＲＤＬ層に対する）位置付け公差を超える場合がある。
１つの解決法は、あらかじめこれらの微小移動を研究および記録し、チップを接着性支持体に移動するとき、チップの位置付け中にこれらの微小移動を予期することにある。この技法の制限の１つは、特に、１つのパターンおよび同じパターン内のさまざまなタイプのチップにおいて、すべての微小移動が予測可能とは限らないという事実から生じる。
別の解決法は、ＲＤＬ層を生産するために使用されるマスクを修正することにある。
本発明の目的は、チップを樹脂内にモールドするときおよびこの樹脂を重合するときに、このチップの移動の欠点を軽減することである。
提案される解決法は、樹脂をモールドする工程の前に再分配層（ＲＤＬ層）を形成する工程を実施することに基づき、これにより、チップの移動の原因Ｂ、Ｃ、およびＤを除去することが可能となる。
より正確には、本発明の主題は、接続パッドを有するチップを備えた再構成ウエハを製作するための方法であって、
− 以下の工程も含むことを特徴とする、チップの第１のウエハを製作する工程と、
− チップのパッドの少なくとも１層の再分配層が、チップの相互接続のために設計された導電性トラック上に積層されたこのウエハの生産工程であって、この積層は主要ＲＤＬ層に指定されている工程と、
− 各々がそのＲＤＬ層を備えた個別のチップを得るためにこの第１のウエハを切断する工程と、
− 後続工程の間平坦な状態を保持するため、そのＲＤＬ層を備えた個別のチップを十分に剛性な支持体に移動する工程であって、支持体は接着性層を備え、ＲＤＬ層は接着性層上にある工程と、
− チップを封入するために樹脂を堆積させる工程と、
− 樹脂を重合する工程と、
− 剛性支持体を除去する工程と、
− 接着性層内に作製された開口部を通して、主要ＲＤＬ層の導電性トラックを相互接続接触部まで接続するため、ミニＲＤＬと呼ばれる単一の再分配層を堆積させる工程であって、ウエハは、そのＲＤＬ層を備えたチップ、重合樹脂およびミニＲＤＬを備え、再構成ウエハとなる工程と、
を含む。
この方法により、チップを樹脂内にモールド中およびモールド後に配置された位置にチップを維持することが可能となる。
当然ながら、２つの工程において形成されたＲＤＬ層（主要ＲＤＬおよびミニＲＤＬ）は、序文で説明された方法のものと同じものではないが、同じ機能を実行する。
この方法はまた、チップを剛性支持体に移動する前に、チップを検査および／またはバーンインする工程も含む。
本発明の１つの特徴によれば、チップを剛性支持体に移動する前に接着性層内の開口部が作製される。
一変更形態によると、接着性層内の開口部は支持体を除去する工程後に作製される。
本発明の他の特徴および利点は、添付図面を参照して、非限定的な例として作製された以下の詳細な説明を読むに従い明らかとなろう。
そのＲＤＬ層を有するチップを備え、切断の準備が整ったウエハの断面を示す概略図を表す。 接着性層を備えた支持体の断面を示す概略図を表す。 チップを移動した後の再構成ウエハの断面を示す概略図を表す。 樹脂内にチップをモールドし、この樹脂を重合した後の再構成ウエハの断面を示す概略図を表す。 この研磨したウエハの断面を示す概略図を表す。 支持体を除去した後の再構成され重合されたウエハの断面を示す概略図を表す。 支持体を除去し、接着性層内の開口部を生成した後の再構成され重合されたウエハの断面を示す概略図を表す。 ミニＲＤＬ層を生産した後の図６の再構成ウエハの断面を示す概略図を表す。 さまざまな形状の導体を示す概略図を表す。
図間において、同じ要素は同じ参照番号によって示される。参照番号１００はさまざまな製作工程の間の再構成ウエハを指定する。
本発明による方法は、チップが樹脂内にモールドされる前の主要ＲＤＬ層の生産に基づく。本発明による方法の工程は、以下の表に要約することができる。
１ 元のウエハ（または第１のウエハ）上に層（主要ＲＤＬ）を再分配し、次いで個別のチップを得るためウエハを切断する
２ その接着性層を備えた剛性支持体を準備する
３ その主要ＲＤＬを備えた切断されたチップをこの支持体およびその接着性層に移動する
４ チップをモールドし、樹脂を重合する
５ 支持体を除去する
６ 接着性層内に可能な開口部のエッチングを施す
７ 単一の相互接続層（ミニＲＤＬ）を再分配する
以上のように、チップのパッド上の導体の再分配（すなわち、主要ＲＤＬ層の生産）は、冒頭において、基本ウエハ（または第１のウエハ）上で実施され、したがって、基本ウエハの製作中に通常の精度が得られる。チップは樹脂内にはないが、シリコンウエハの不可欠な部分を形成するため、チップのドリフトは全くなく、移動の原因Ｂ、Ｃ、およびＤはこの段階では存在しない。これにより、再構成ウエハ上で行う代わりに、シリコンウエハ（または第１のウエハ）へのＲＤＬの複雑な移動をほぼ完全に行うことが可能となる。
主要ＲＤＬ層を生産するこの作業は、完全に制御され、チップ製作業者が実施することができるが、従来の方法では、この作業は後に実施され、したがって必ずしも同じレベルの機器を有するわけではない別の製作業者が実施していた。
最終的には、使用予定の樹脂と実質的に同じ膨張性を有する、それ自体が剛性支持体上に配置された非常に薄い接着性層にチップが結合されるようになるため、原因Ｂ、Ｃ、およびＤは存在しなくなる。
ここで、さまざまな工程についてさらに詳細に説明する。
主要ＲＤＬ層１４を生産する工程は従来の作業である。金属層の数はさまざまであり、典型的には例えば１〜４層で、チップ１のパッド１０からチップの周辺までの導体１２のトレースを可能にするルーティングの複雑性に依存するが、従来の特許文献において既に説明されているように、後に再構成ウエハを積層してその側面を介してそれらを相互接続させることを望む状況において、それは何の結果ももたらさない。二次元（２Ｄ）の電子モジュールの事例のようにこれらのチップを積層することが想定されない場合、ルーティングでは、すべての導体を周辺までトレースする必要はなく、とりわけ可能性は１つである。
これらの導体１２は、従来方式で、トラックの全長に渡って事実上一定の幅を有するトラックの形を取る。切断されていないウエハ上に主要ＲＤＬが作製されるため、チップの各パッドをチップの端部または他の相互接続するパッドに接続するこれらの導体の幅は非常に狭く、例えば、１〜１０μｍとすることができる。そのようなウエハの例は図１に示される。主要ＲＤＬ１４を生産した後、ウエハは、従来方式で、切断経路１３に沿って切断される。したがって、この工程は、すべてのチップと同様にスパイクカードによって検査されていることが好ましいその主要ＲＤＬ層１４を備えたチップ１を結果的に得る。
支持体を準備する工程において、材料は、再構成ウエハを重合するときに平坦な状態を保持するため、十分に剛性な支持体２０を得ることが可能となるよう選択される。材料は、モールド樹脂と実質的に同じ膨張係数を有し、容易に排除できるよう選択される。化学的溶解によって容易に排除できる銅などの金属材料はこれらの仕様に適合する。それは、樹脂の膨張係数と同一の膨張係数１７ｐｐｍ／℃を有するため非常に適切なものである。また、６〜７ｐｐｍ／℃の膨張係数を有するコバール合金、または３ｐｐｍ／℃の膨張係数を有するシリコンもしくはガラスさえも使用することができる。
支持体２０は、円形で、半導体機器と適合する、例えば、１５０、２００、３００ｍｍに等しい直径を有してもよい。支持体２０は、すべての動作が集合的となるように同程度の寸法の長方形または正方形でもよい。銅支持体の厚さは、表面の寸法によって異なり、７５〜５００μｍである。
次いで、接着性層２１は、２〜１０μｍの厚さで、例えば、従来の遠心分離によって薄層状に配置される。接着性層２１は、チップを損傷することなく、貼り付けに次いで引き剥しが可能となる「皮膚結合」タイプの接着性層とは対照的な、不可逆的結合性の接着性層である。使用される接着性層は、例えば、エポキシ系のものである。この堆積は、シリンジによってまたはインクジェットによってまたはスクリーン印刷によってまたはステンシルによって、または当業者に公知の他の任意の手段によって実施することができる。次に、２つの状況について考慮する。
− 例えば、完全に重合する前に結合力を有する「ＳＵ８」エポキシ樹脂などの感光性の接着性層の状況。この材料は、第１の熱処理後にフォトエッチングを施し（例えばＵＶイメージング後）、疑似固体状およびペースト状にする。イメージングおよび現像後、レーザエッチングによってまたはプラズマエッチングによってエッチングを施し、所望の場所に開口部を得る。
− 感光性ではない接着性層の状況。この材料は、同じ様式で、全体に渡って同一の厚さで堆積され、その接着力を保持するよう事前重合される。この段階では、接着性層内の開口部は、レーザエッチングによってまたはプラズマエッチングによって作製される。
図２は、その接着性層２１を備えたそのような支持体２０の例を示す。
そのＲＤＬを備えた切断されたチップをこの接着性支持体に移動する工程は、従来の作業であり、その結果は図３に示される。これらのチップは、検査および／またはバーンインした後で移動することが好ましい。序文に示されるように、パターンを生成するためにさまざまなタイプのチップを移動することができる。
樹脂３０をモールドする工程（例えば、流し込む方法によって堆積させる）および重合する工程もまた、従来の作業である。好ましくは、接着性層２１の遷移温度は、モールド樹脂の重合中に各チップ１を定位置に保持する特性を失わないようにモールド樹脂３０の重合温度より高くあるべきである。
重合した後、チップ１は自動配置によって決定された位置に、自動配置特有の精度、すなわち、約５μｍで位置付けされたままであった。この段階でのウエハ１００は、図４ａに示される。薄くするため、（図４ｂに示されるように）チップの後面（すなわち、パッドのない面）が現れるまで、任意選択で研磨してもよい。
剛性支持体を除去する工程は、例えば、化学的溶解によってまたは摩耗によって実施される。モールドした後、再構成ウエハ１００は、完全に取扱可能であり、銅の化学的溶解（この材料が選択されている場合）は、周知の迅速な作業である。銅支持体の厚さは、７５〜５００μｍの範囲にあることに留意されたい。
溶解後、図５に示されるように、残留物すべてが接着性層２１である。
この接着性層２１は、接着性層を備えた支持体を準備する工程の間、フォトエッチングを施すことによって開口部２２を任意選択で作製してもよい。接着性層を備えた支持体を準備する工程の間、接着性層内に開口部２２が作製されなかった場合、使用される接着性層２１は、例えばフォトエッチングを施すことができないため、この段階では２つの手法に従って開口部を作製することができる。
− マスクによって画定される開口部２２に合わせて接着性層２１を「燃焼する」ための酸素を用いるプラズマエッチング。この技法は、高精細なプリント回路に工業的にエッチングを施すために使用される。
− ＹＡＧまたはエキシマレーザによるレーザエッチング。この方法はプリント回路の製作に既に使用されている。
これらの開口部２２のエッチングにより、相互接続接触部に個別のチップのパッド１０を接続している導体１２の一部またはすべてを再び現すことが可能となる。次いで、「ミニＲＤＬ」と呼ばれる作業を行うことができる。
この工程後に得られたウエハ１００は、図６に示される。
その結果が図７に示される、「ミニＲＤＬ」２４と呼ばれる単一の導電層を再分配する工程は容易に実施できる。例えば、銅などの単一金属の堆積で十分だが、その理由は、主要ＲＤＬを起点として導体１２を接続することを伴うためであって、したがって、導体を積層するか、またはより一般には導体を所望の相互接続点に持ってくるよう規定が設けられている場合に、チップを取り囲むこの樹脂の周囲に導体を持ってくるため、このミニＲＤＬの導体２３とともに完璧に位置付けされる。
これらの導体２３の形状は、樹脂および接着性層が除去されたことを理由に、樹脂および接着性層の特異的膨張に起因するチップの移動を補わずに、その主要ＲＤＬを備えたチップの位置付けのわずかな不正確性（約５μｍと推定されている）を補うように構成することができる。以上のように、第１のトラックと呼ばれる主要ＲＤＬのトラック１２は、幅が１〜１０μｍの範囲にある非常に薄いものであることが好ましい。第２のトラックと呼ばれるミニＲＤＬのトラック２３は、第１のトラックを完全にまたは部分的に覆わなければならない。主要ＲＤＬの幅より広い幅（１０〜５０μｍ）の導体２３は、ウエハ上に生産される主要ＲＤＬを起点とする薄い導体１２を覆うために有利に生産される。導体の形状により、これらの位置付けの変化を補うこともまた可能となる。図８は、Ｘ軸およびＹ軸におけるこのタイプの補正に適切な形状を示し、Ｘ軸およびＹ軸の方向は、ウエハの平面で考慮される。これらの形状は、図８の左の図で示されるように他の部分がオフセットであるときでさえ、第１のトラック１２と第２のトラック２３の間の接触を確立することを可能とするため、例えば、Ｔ字形またはラテン十字形、Ｔのクロスバーまたは十字のクロスバーを含む。中央および右の図は、互いに対しオフセットのない導体１２および２３を示す。
主要ＲＤＬのトラックとミニＲＤＬのトラックの間の幅の違いにより、これらのトラックの大きな覆い公差が許容される。
３Ｄ（三次元）モジュールを生産するために、これらの再構成ウエハ１００は積層され、積層後、既知の方法によって導体２３は垂直方向に接続される。
再構成ウエハ１００を切断して二次元のマイクロパッケージを得ることもできる。

Claims (6)

  1. 接続パッド（１０）を有するチップ（１）を備えた再構成ウエハ（１００）を製作するための方法であって、
    − 以下の工程も含むことを特徴とする、チップ（１）の第１のウエハを製作する工程
    − 前記チップの前記パッド（１０）の少なくとも２つの金属層の再分配層が、前記チップの相互接続のために設計された第１の導電性トラック（１２）上に積層された前記ウエハの生産工程であって、積層は主要ＲＤＬ層（１４）に指定されている工程と、
    − 各々が前記ＲＤＬ層（１４）を備えた個別のチップ（１）を得るために前記ウエハを切断する工程と、
    − 後続工程の間平坦な状態を保持するため、前記ＲＤＬ層（１４）を備えた前記個別のチップを十分に剛性な支持体（２０）に移動する工程であって、支持体は接着性層（２１）を備え、前記ＲＤＬ層（１４）は前記接着性層（２１）上にある工程と、
    − 前記チップ（１）を封入するために樹脂（３０）を堆積させる工程と、
    − 前記樹脂を重合する工程と、
    − 前記剛性支持体（２０）を除去する工程と、
    − 前記接着性層（２１）内に作製された開口部（２２）を通して、前記主要ＲＤＬ層（１４）の前記第１の導電性トラックを相互接続接触部まで接続するため、ミニＲＤＬ（２４）と呼ばれる単一の再分配層を堆積させる工程であって、第２の導電性トラック（２３）は、前記第１の導電性トラック（１２）よりも広い幅であり、前記ウエハは、前記重合樹脂、前記ＲＤＬ層を備えたチップおよび前記ミニＲＤＬを備え、前記再構成ウエハ（１００）となる工程と、
    を含む方法。
  2. 前記チップを前記剛性支持体（２０）に移動する前に、前記チップ（１）を検査および／またはバーンインする工程も含むことを特徴とする、請求項１に記載の再構成ウエハ（１００）を製作するための方法。
  3. 前記チップを前記剛性支持体に移動する前に、前記接着性層（２１）内の前記開口部（２２）が作製されることを特徴とする、請求項１または２のいずれか一項に記載の再構成ウエハ（１００）を製作するための方法。
  4. 前記接着性層（２１）内の前記開口部（２２）は前記支持体を除去する工程後に作製されることを特徴とする、請求項１または２に記載の再構成ウエハ（１００）を製作するための方法。
  5. 前記ミニＲＤＬ（２４）の導体（２３）はＴ字形またはラテン十字形の形状を取ることを特徴とする、請求項１〜４のいずれか一項に記載の再構成ウエハ（１００）を製作するための方法。
  6. 前記接着性層（２１）は不可逆的結合性の材料であることを特徴とする、請求項１〜５のいずれか一項に記載の再構成ウエハ（１００）を製作するための方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2940521B1 (fr) 2008-12-19 2011-11-11 3D Plus Procede de fabrication collective de modules electroniques pour montage en surface
US8785249B2 (en) * 2012-05-23 2014-07-22 The Charles Stark Draper Laboratory, Inc. Three dimensional microelectronic components and fabrication methods for same
US20150179602A1 (en) * 2013-12-20 2015-06-25 Zigmund Ramirez Camacho Integrated circuit packaging system with conductive ink and method of manufacture thereof
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
JP6511546B1 (ja) 2018-01-10 2019-05-15 株式会社ライトショー・テクノロジー 光源装置および投射型表示装置
TW202020072A (zh) 2018-08-07 2020-06-01 加拿大國家研究委員會 包覆成型的印刷電子零件和其製造方法
US11605570B2 (en) 2020-09-10 2023-03-14 Rockwell Collins, Inc. Reconstituted wafer including integrated circuit die mechanically interlocked with mold material
US11515225B2 (en) 2020-09-10 2022-11-29 Rockwell Collins, Inc. Reconstituted wafer including mold material with recessed conductive feature
CN113764546A (zh) * 2021-08-30 2021-12-07 东莞市中麒光电技术有限公司 一种Mini-LED器件、LED显示模块及其制作方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613181U (ja) * 1992-07-21 1994-02-18 沖電気工業株式会社 高速信号伝送用回路基板
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JP3248149B2 (ja) * 1995-11-21 2002-01-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
US6181016B1 (en) * 1999-06-08 2001-01-30 Winbond Electronics Corp Bond-pad with a single anchoring structure
JP3356122B2 (ja) * 1999-07-08 2002-12-09 日本電気株式会社 システム半導体装置及びシステム半導体装置の製造方法
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
AU2001283257A1 (en) * 2000-08-16 2002-02-25 Intel Corporation Direct build-up layer on an encapsulated die package
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
US6744135B2 (en) * 2001-05-22 2004-06-01 Hitachi, Ltd. Electronic apparatus
US7176055B2 (en) * 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP3649183B2 (ja) * 2001-12-27 2005-05-18 ソニー株式会社 フィルタ回路装置及びその製造方法
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
CN1568546B (zh) * 2002-08-09 2010-06-23 卡西欧计算机株式会社 半导体器件及其制造方法
JP3602118B2 (ja) * 2002-11-08 2004-12-15 沖電気工業株式会社 半導体装置
KR100778597B1 (ko) * 2003-06-03 2007-11-22 가시오게산키 가부시키가이샤 적층 반도체 장치와 그 제조방법
TWI278048B (en) * 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
US7459781B2 (en) * 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same
US7489032B2 (en) * 2003-12-25 2009-02-10 Casio Computer Co., Ltd. Semiconductor device including a hard sheet to reduce warping of a base plate and method of fabricating the same
JP4093186B2 (ja) * 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
JP2005347353A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
US7268012B2 (en) * 2004-08-31 2007-09-11 Micron Technology, Inc. Methods for fabrication of thin semiconductor assemblies including redistribution layers and packages and assemblies formed thereby
US7459340B2 (en) * 2004-12-14 2008-12-02 Casio Computer Co., Ltd. Semiconductor device and manufacturing method thereof
JP4062305B2 (ja) * 2004-12-14 2008-03-19 カシオ計算機株式会社 半導体装置の製造方法
US20080197474A1 (en) * 2007-02-16 2008-08-21 Advanced Chip Engineering Technology Inc. Semiconductor device package with multi-chips and method of the same
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法
CN101123231B (zh) * 2007-08-31 2010-11-03 晶方半导体科技（苏州）有限公司 微机电系统的晶圆级芯片尺寸封装结构及其制造方法
US7884015B2 (en) * 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
TWI364801B (en) * 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
US8158456B2 (en) * 2008-12-05 2012-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming stacked dies

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