JP2001015683A - 極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法 - Google Patents

極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法

Info

Publication number
JP2001015683A
JP2001015683A JP2000098051A JP2000098051A JP2001015683A JP 2001015683 A JP2001015683 A JP 2001015683A JP 2000098051 A JP2000098051 A JP 2000098051A JP 2000098051 A JP2000098051 A JP 2000098051A JP 2001015683 A JP2001015683 A JP 2001015683A
Authority
JP
Japan
Prior art keywords
layer
substrate
routing
interconnect
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000098051A
Other languages
English (en)
Other versions
JP4906994B2 (ja
Inventor
E Beyne
ウ・ベイネ
Pinel Stephane
ステファーヌ・ピネル
Josiane Tasselli
ジョシアーヌ・タセリ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Alcatel CIT SA
Alcatel Lucent SAS
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Alcatel CIT SA
Alcatel SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC, Alcatel CIT SA, Alcatel SA filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2001015683A publication Critical patent/JP2001015683A/ja
Application granted granted Critical
Publication of JP4906994B2 publication Critical patent/JP4906994B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Thin Film Transistor (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 能動デバイスを含む半導体基板の転写方法及
び該転写方法を用いた多層薄膜デバイスの製造方法を提
供する。 【解決手段】 基板上にデバイス層を含んだ第１基板
４、１４を用意して、主面の一方の面を剥離層１３によ
ってキャリア１５と付着するステップと、第１基板４、
１４の他方の主面を硬化可能な高分子接着層７を持つ第
２基板６に付着するステップと、第１基板４、１４をキ
ャリア１５から引き離すために第１基板４、１４から剥
離層１３を分離して、その後、高分子接着層１７を硬化
するステップとからなる。また、硬化した高分子層７、
１７によって互いに接着されている薄膜デバイスを積層
して多層薄膜デバイスとすることができる。

Description

【発明の詳細な説明】
【０００１】（技術分野）本発明は、極薄基板、特に、
能動デバイスを含む半導体基板の転写方法及び該転写方
法を用いた多層薄膜デバイスの製造方法に関する。
【０００２】（背景技術）集積回路や半導体チップの集
積密度を増すために、多数の不動態化したデバイスチッ
プを接着して積層化したいわゆる「キューブ」を形成す
ることは知られている。従来、これらのデバイスは、チ
ップの層に垂直なキューブの側面の一つを介して接続さ
れている。そのような公知の接続方法の一つがヨーロッ
パ特許公報第631310号に開示されており、これを図１に
示す。それによれば、複数のチップを接着してなるキュ
ーブ１は、当該チップの層に垂直なキューブの側面の一
つに接続部を設けている。側面での接続部は、キャリア
２の出力ピン３に接続している。このキューブは、以下
の方法により作成される。集積回路チップは、ウエハの
上面に形成される。次に、高分子接着物質をチップ全体
の上面に施与する。その後、ウエハはさいの目に切断
し、得られた複数の集積回路チップを接着剤で互いに結
合することで積層化する。その結果、キューブ構造は、
積層中の各層がチップとそのチップ用のキャリア（半導
体ウエハ）の両方を含むので、むしろ嵩高である。
【０００３】３次元メモリパッケージは、ロバート・バ
ーンズ(Robert Burns)、ウォーレン・チェーズ(Warren
Chase)、ディーン・フリュー(Dean Frew)らの「Utilisi
ng three-dimensional memory packaging and silicon
on silicon technology fornext generation recording
devices(次世代記録デバイス用３次元メモリパッケー
ジとシリコン積層技術の利用)」（ＩＣＭＣＭ議事録(IC
MCM Proceedings)、1992、第３４−４０頁）の論文によ
り知られている。この公知のデバイスを図２に概略的に
示すが、ハンダでＸ、Ｙワイヤないし「ルーティング(r
outing)」６、７と接続した３Ｄメモリ５と、シリコン
基板１１の上に構築されるＭＣＭ基板の接地及びソース
ポテンシャル８、９とからなる。ヨーロッパ特許公報第
631310号に開示されている公知デバイスと同様に、３Ｄ
メモリ５の各層は基板１０に垂直に積層されているの
で、完成品としては基板１０に垂直な方向に相当の空間
を占めている。
【０００４】半導体パッケージ積層モジュールはヨーロ
ッパ特許公報EP 729184号に開示されており、大規模集
積回路（ＬＳＩ）が、配線導体が形成されているセラミ
ック製キャリア基板ないしフレキシブルキャリアフィル
ム上に微細バンプを介して載置されている。そのような
複数のキャリア基板ないしキャリアフィルムは、配線導
体と電気的に接続されているホールを介してバンプによ
り互いに接続されて、３次元積層モジュールを構成して
いる。この積層体も、各層がキャリア層とチップとを含
むことから厚いために相当の空間を占めている。さら
に、接続部は、基板に垂直なチップの層が構成するキュ
ーブの一側面に設けられている。
【０００５】上記デバイスは、比較的厚い層で形成され
ていることから、キューブパッケージが嵩高であるのみ
ならず、その熱特性が悪影響を受けるなどの問題を抱え
ている。
【０００６】極薄基板の取扱い、特に、半導体用シリコ
ン等の半導体基板の取扱いは、これらの層がもろく、損
傷をうけやすいことから難しい。加えて、複数層の転写
して積層体を形成することは、先に転写された層が完全
に平坦にならないために困難であり、そのようなところ
へ次の極薄基板の転写を行なうと層に損傷を与えること
がある。
【０００７】能動デバイスを含んでいる薄い半導体基板
の転写方法の一つが米国特許第5256562号公報に開示さ
れている。方法については詳細に説明されていないが、
第１基板上に薄膜トランジスタの形成が行われている。
基板のトランジスタ側は、エポキシ接着剤でキャリア基
板と接着されている。キャリアはガラスである。除去す
るステップは開示されていないが、この第１基板は除去
されるようであり、キャリアとＴＦＴは第２基板に転写
されて別の接着剤（特定せず）で接着される。ガラス製
キャリアはフッ化水素酸を用いて除去され、エポキシ接
着剤は酸素プラズマ、硫酸(sulphuric acid)又は沸騰ト
リクロルエチレンで除去している。別の方法では、除去
可能なエポキシがガラスキャリアの付着に用いられ、エ
ポキシ接着剤をＵＶ又はマイクロ波放射線、又はエポキ
シ層の接着性を破壊する化学物質にさらすことで除去し
ている。エポキシ層は、上述の方法の一つで除去され
る。この公知の方法では侵蝕性の化学物質と煩雑な方法
とを採用していることから、ＴＦＴを特別な層で保護す
る必要がある。これは商業的生産にとって望ましくない
方法である。さらに、能動デバイスの３次元構造を形成
するに当たってＴＦＴの一つの層を他の層上にどのよう
に積層するかにつては開示されていない。実際、侵蝕性
化学物質の利用は、３次元能動デバイスの形成には適し
ていない。
【０００８】（本発明の目的）本発明の目的は、チップ
の高密度積層体を作成することができる集積回路チップ
の組立て方法を提供することである。
【０００９】また、本発明の別の目的は、公知の３次元
構造に比べて占有空間がより小さい電子能動及び受動デ
バイスの３次元構造からなる半導体デバイスとその製造
方法を提供することである。
【００１０】さらに、本発明の別の目的は、超薄基板、
特に半導体基板の安全な転写方法を提供することであ
る。
【００１１】またさらに、本発明の別の目的は、従来の
デバイスより優れた熱特性及び／又は電気的特性を有し
ており、電子能動及び受動デバイスの３次元構造からな
る半導体デバイスとその製造方法を提供することであ
る。
【００１２】（本発明の要旨）本発明は、二つの主面を
有する第１平面基板を設けるステップと、前記第１平面
基板の一方の主面を、剥離層によってキャリアに付着す
るステップと、前記第１平面基板の他方の主面を、硬化
可能な高分子接着剤層を備えた前記第２基板に付着する
ステップと、前記高分子接着剤層を部分的に硬化するス
テップと、前記第１基板を前記キャリアから分離するよ
うに、前記第１基板から剥離層を分離するステップと、
前記高分子接着剤層を硬化するステップとからなる第１
平面基板を第２基板に転写する方法を提供する。
【００１３】前記方法には、前記付着ステップの前に前
記硬化可能な接着剤を第２基板に設けるステップを含ん
でもよい。第１基板は、好ましくは、薄層化操作の間に
キャリアと剥離層に支持された半導体基板を薄くするこ
とによって形成された極薄半導体基板であるのが望まし
い。半導体基板は、キャリアが付着する面に形成された
複数のダイ(dies)の間にマイクロ溝を設けてもよい。半
導体基板の薄層化は、溝が連絡するまで続けられるべき
である。この結果、剥離層によって、キャリアに付着
し、分離されたダイのアレーとなる。これらのダイの選
択的除去により、キャリアをさいの目に切るステップを
なくすことができる。
【００１４】また、本発明は、それぞれがＸ、Ｙ及びＺ
接続ルーティングを有し、平坦半導体デバイス部に隣接
している３次元の相互接続部を含んでいる複数層からな
り、前記半導体部は、各層の前記相互接続部に接続され
ており、前記Ｘ、Ｙルーティングは前記相互接続部の面
内に横たわっており、前記Ｚルーティングは前記相互接
続部の面に垂直であり、各相互接続部の前記Ｚルーティ
ングは前記相互接続部じゅうに選択的に分布しているも
のである多層薄膜デバイスを提供するものである。一の
層にわたるＺ接続は、三つの隣接する層にあるＺ接続が
互いに連絡しているにもかかわらず、この一の層の上又
は下のいずれかの層へのＺ接続とは異なる部分に配置さ
れていてもよい。二つの層間のＺ接続は、層の一つの面
上に配したＸ又はＹルーティングにより達成することが
できる。そのため、二層以上を貫通するバイアは必要で
はなく、また、接続のために層に垂直な端面や内面を用
いる必要もない。二層以上にわたるＺルーティングは、
好ましくは、一つの層、特に、その層に設けられた半導
体部に構成された集積回路の厚さと同じか、それよりい
くぶん小さい高さを持つ伝導性のスタッド(stud)によっ
て達成することができる。これによって、絶縁層を貫通
するバイアの深さをかなり減らすことができ、大きな足
跡(footprint)を有するスロッピング(sloping)壁を持つ
深いバイアは必要ではないので、ルーティングの精度を
改善することができる。
【００１５】本発明は、また、基板に半導体デバイスを
付着するステップ１と、半導体デバイスに隣接するＸ、
Ｙ及びＺ接続ルーティングを有する平坦３次元相互接続
部を基板に設けるステップであって、前記半導体デバイ
ス部は、前記相互接続部に接続されており、前記Ｘ及び
Ｙルーティングは前記相互接続部の面内に横たわってお
り、前記Ｚルーティングは前記相互接続部の面に垂直で
あり、各相互接続部の前記Ｚルーティングは選択的に分
布しているステップ２と、前記ステップ１と前記ステッ
プ２とを各層について繰り返すステップとからなる多層
薄膜デバイスの形成方法を提供している。
【００１６】本発明は、また、それぞれが極薄基板上の
平坦半導体デバイス部を含み、前記平坦半導体デバイス
部は金属化層を有し、次の層と重合している高分子接着
層で付着して積層化した複数層と、積層中の溝であっ
て、各半導体デバイス部の前記金属化層は、前記溝にさ
らされており、前記金属化層の少なくとも一部は前記溝
に延在している溝とからなる多層薄膜デバイスを提供し
ている。
【００１７】従属クレームでは、さらに本発明の個々の
実施形態を定めている。
【００１８】以後、本発明の利点及び実施形態について
添付図面を参照しながら詳述する。
【００１９】（発明を実施するための最良の形態）本発
明は、実施形態及び図面を参照しながら説明するが、そ
れのみに限られるものではなく、特許請求の範囲によっ
て定まるものである。図面は概略的であり、限定するも
のでもなく、目的を明確にするために誇張して描いてあ
る。特に、薄基板の転写方法は、能動デバイスの３次元
構造体の製造に関連して説明されているが、本発明はこ
れに限られず、請求項によって定めるべきである。
【００２０】本発明の第１実施の形態による極薄基板の
形成及び転写方法を、必要とされる製法工程を断面図で
示す図３Ａから図３Ｆを参照しながら説明する。図３Ａ
は平面状の第１基板１を示している。基板１は、種々の
基板の一つ、例えば、単結晶シリコン半導体基板、非晶
質シリコン半導体基板、ガラス上のシリコン半導体基
板、サファイアや水晶上のシリコン半導体基板であって
もよい。能動デバイス及び／又は受動デバイス２は、基
板１の主面の一つにに従来公知の半導体生産技術、例え
ば、エピタキシャル成長等の通常の手段によって形成さ
れるが、これに限定されない。デバイス２は、例えば集
積回路、ＣＭＯＳトランジスタ、薄膜トランジスタ、コ
ンデンサ、抵抗器、メモリアレー、ＵＶ又はＩＲセンサ
等のマイクロ又はナノ工学デバイス、加速度計、化学又
はガスセンサ、光電スイッチ、回路又はその他の如くの
複数の能動及び受動素子からなる能動デバイスないし受
動デバイスであってもよい。基板１は、半導体ウエハで
あり、能動デバイス２は、当業者によく知られているよ
うに複数の集積回路又はウエハ１上に構成されたダイ(d
ie)であってもよく、それは第２実施の形態においてさ
らに詳細に説明する。
【００２１】次に基板１は、図３Ｂに概略的に示すよう
に、剥離層（release layer)３を介してキャリア基板５
に取り付ける。剥離層３は、能動デバイス２にほとんど
化学的、機械的及び熱的なストレスをかけることなく、
加熱すると容易に外れるか又は溶剤によって外れるか、
若しくはその他の方法によって容易に外れる層であるの
が望ましい。剥離層３の加熱除去方法では、デバイス２
を２５０℃以上に加熱しないことが好ましく、２００℃
以上に加熱しないことがさらに好ましく、１５０℃以上
に加熱しないことがより好ましい。剥離層３は、良好な
熱安定性を有するホトレジスト層、例えば、好ましくは
１２０℃以上の融点を持ち、アセトンのような一般的な
溶剤に可溶なものであってもよい。剥離層３としては、
ドイツのヘキスト社(Hoechst)から入手可能なホトレジ
ストＡ２４５６２が利用できる。剥離層３は溶液をスピ
ンコートして得ることができる。別の方法では剥離層３
はワックスからなるものであってもよい。
【００２２】キャリア５は、例えば、単結晶シリコン基
板の如くの別の半導体基板、サファイア上のシリコン、
ガラス上のシリコン、アルミナ、ガラス又は水晶基板又
はアルミニウムの如くの金属基板等の適当な基板であっ
てもよい。
【００２３】基板１のもう一つの主面は、所望に応じて
反応性イオンエッチングや化学的機械研磨法（ＣＭＰ）
又は図３Ｃに概略的に示されるように、能動デバイス２
を構成し、基板１から離される極薄基板１、２を同様に
形成する方法によって、従来公知の研削及び研磨方法で
薄膜化してもよい。基板１は、ヨーロッパ特許公報第79
7258号に開示されているように、多孔質シリコンを用い
た機械的分離方法の如くの通常の方法で能動デバイス２
からはがしてもよく、基板１は再利用してもよい。極薄
基板１、２は、５〜２５μｍの範囲の厚さを有していて
もよく、キャリア５によって機械的に支持されており、
保護されている。例えば、基板の薄層化プロセスによっ
て薄くした基板１、２（以後、ダイ４と呼ぶ）は、支持
しているシリコンチップキャリア５上にさかさまに、ス
ピンオン(spin-on)の剥離層３を用いて接着されていて
もよい。極薄ダイ４が必要でない場合には、薄層化ステ
ップは、省略してもよく、又は、極薄ダイ４が得られる
前に終了してもよい。
【００２４】次のステップでは、デバイス２を伴ったダ
イ４は、図３Ｅに概略的に示されるように第２基板６に
接触させる。第２基板６上にダイ４を正確に配置するこ
とが好ましく、以下のステップを含んでいる。 Ｓ１：第２基板６へのダイ４の正確な調節（例えば、好
ましくは±１０μｍ以内）。 Ｓ２：ダイ４と第２基板６間に薄い接着層（好ましくは
５μｍより小さい）を設けること。接着層７は高接着
力、特にシェア力と低い耐熱性を有し、その上にさらに
別の基板を積層するために高度に均一な層であることが
好ましい。
【００２５】第１の要件を実現するために、フリップチ
ップの整列器／接合器(aligner/bonder)、例えば、フラ
ンスのカール・スス(Karl Suss)が提供するＦＣＧ装置
の如くのものを用いてもよい。そのような接合器では、
±３μｍ以内のアラインメント精度が得られる。所定装
置では、配置後にダイ４が動く可能性を考慮して、例え
ば、キャリアを離す間や接着層を硬化している間等、全
体として±１０μｍの精度を得るのに十分なほど正確な
ものである。この既知の方法による別の利点は、接着し
ている間に作用させる力のみならず、ダイと第２基板の
温度も良好に制御できるところにある。さらに、温度と
力は、かなり一般的な方式の時間の関数として変化させ
てもよい。
【００２６】第２の要件のために、接着層７は平面状で
あるのが好ましく、スピンコート等によって簡単に用意
できるのが好ましく、剥離層３を除去するか又は弱める
ために用いられるあらゆる化学物質や熱的条件に耐えら
れることが好ましく、また、絶縁性であるのが好まし
く、高い熱伝導性を有することが好ましい。好ましく
は、接着層７は、重合可能な、即ち、硬化性であり、硬
化時の収縮は極端なものでなく、ガス又は水蒸気又は気
泡形成するようなガス放出のないことが望ましい。さら
に、接着層７は、高分子接着層であるのが好ましい。接
着層７に関しては、ＢＣＢ物質が望ましい。特に、米国
ミッドランドのダウ・オブ・ダウにより入手できるシク
ロテン（ＣｙｃｌｏｔｅｎｅTM）が望ましい。ＢＣＢ物
質を用いる場合の潜在的な利点の一つは、目的の構造に
おける物質数を減らすことにあり、それによって、目的
とするデバイスの別の部分では一般的な絶縁物質として
の用途を見出す場合のように両立しない問題を避けるこ
とができる。ＢＣＢは、図３Ｄや以下に概略的に説明す
るように、均一な優れた制御を伴うスピンコートによっ
て薄層を用意してもよい。ＢＣＢで得られる平面度性
は、通常は８０％以上か、よくても８５％以上である。
ＢＣＢで２層が形成された場合には平面度は９０％以上
達成できる。
【００２７】第２基板は、図３Ｄに概略的に表面突起８
で示したように、一様でない粗上面を持っていてもよ
い。接着層７は、平坦な上面を提供すると同時に表面突
起８を覆うために、好ましくは十分に平面状であるのが
望ましい。ＢＣＢの欠点の一つは、高分子の熱特性が劣
ることである。これは、図３Ｄと３Ｅに概略的に示した
ように、非常に薄い層を用いることと、所望によっては
ＢＣＢの層７中に熱伝導体８を用いることによって克服
できる。これらの熱伝導体の高さはＢＣＢ層７の厚さの
実質的な部分にわたって延在するが、全体にわたってお
らず、それによってＢＣＢの絶縁層はなおも伝導体８を
覆って設けられる。伝導体８の目的は、接着層７の耐熱
性を変えることであり、付着時や動作時におけるダイ４
の熱特性を改善することができる。本発明により、ダイ
の付着プロセスが完了するまでＢＣＢ層７は粘着性を有
した軟化状態のまま保持される。さらに、ＢＣＢ層７に
損傷を与えることなくキャリア５と剥離層３とを除去す
るためにはそのような状態が望ましい。これらの課題に
対処する適当な手順としては以下の通りである。
【００２８】Ｓ３：ＢＣＢ薄層７（３μｍ）を第２基板
６の面上にスピンコートして表面突起８を覆うことで表
面を平面にする（図３Ｄ）。 Ｓ４：ＢＣＢを軟化させるために３０分間３０℃でＢＣ
Ｂ層７をプリベーキングする。 Ｓ５：「フリップ−チップ」は、軟らかいＢＣＢ層７上
の薄くされたダイ４（支持体としてキャリア５を用い
る）に付着する（図３Ｅ）。ＢＣＢ−ダイ界面の温度は
好ましくは７０℃に維持するのが望ましく、ダイ４に印
加される圧力は約８０ｋＰａが望ましい。 Ｓ６：ＢＣＢ層７を１２０℃（剥離層３の融点より下の
温度）で２時間、窒素雰囲気下でポストベーキングす
る。この熱処理後、接着層７は部分的に硬化して、アセ
トン等の溶剤に対して耐性を示す。「アセトン」のことば
がなければ「溶剤耐性」でよいが、ここでのアセトンは溶
媒にかかっているから、このよう訳し方は無理。 Ｓ７：剥離層３を除去するためにアセトン又は類似の溶
剤で、薄層３、４、５、６、７を配置することによりキ
ャリア５を除去する。キャリア５は真空ピペットで除去
してもよい。 Ｓ８：ダイ４の表面上に残存しているホトレジストを室
温でアセトンバスに浸して除去する。 Ｓ９：最後に、ＢＣＢ生産業者が推奨するＢＣＢ硬化プ
ロファイルを用いてＢＣＢ層７の全体を硬化する（図３
Ｆ）。
【００２９】この方法での接着強さをテストするため
に、いくつかのダミーの５ｘ５ｍｍのダイ４を薄いＢＣ
Ｂ層７に付着させて、上述の手順を行った。その後、規
定のダイ−剪断試験を行った。１００Ｎを超える接着力
が５ｘ５ｍｍデバイスについて測定された（＞４ＭＰ
ａ）。薄くｓたダイ４からキャリア５を除去した後に、
場合によって割れ目がＢＣＢ層７に現われることがあ
る。しかし、これらはステップＳ９でのＢＣＢ層７の硬
化後には消失する。これは、硬化プロセスの温度上昇の
間に発生するＢＣＢの流れによって説明できる。
【００３０】図４Ａから図４Ｅに概略的に示したよう
に、ダイ４の３次元の積層体９を製造するために上記プ
ロセスを繰り返してもよい。図３Ｆに示した製品からは
じめて、表面を平面化して、図４Ｂに概略的に示すよう
に次のダイ１４について接着層１７を設けるために、Ｂ
ＣＢの薄層１７を前記製品にスピンコートする（図４
Ａ）。ダイ１４は、キャリア５、剥離層３及びダイ４と
して上述のように溶解性のホトレジストの如くの剥離層
１３を用いたキャリア１５に前付着されている接着層１
７に設ける（図４Ｃ）。キャリア１５とホトレジスト１
３とは、その後、上述のように除去されて、接着層１７
は完全に硬化するために乾燥される（図４Ｄ）。このプ
ロセスは、図４Ｅに示すようにダイ４の積層を形成する
ために複数回繰り返してもよい。積層体９の個々の層
（それぞれ能動デバイスと接着層を含むダイを構成す
る）は薄く、例えば３００μｍよりも薄く、好ましくは
１５０μｍよりも薄く、より好ましくは１００μｍより
も薄く、典型例としては２５μｍの厚さとすることで、
同様に優れた熱特性を持つ従来の積層体に比べて非常に
コンパクトなデバイスとすることができる。熱ブリッジ
８は、積層体９の熱特性を改善するために接着層７、１
７等のいずれかに配置してもよい。
【００３１】上述の第１実施の形態において、接着高分
子層７はステップＳ３で第２基板に設けているが、本発
明はまた薄くすることによって露出したダイ４の表面に
接着層７（例えば、スピンコートによる）を設けるステ
ップも含んでいる。第２基板６へのダイ４の転写は、上
記のステップＳ４からＳ９により実行することができ
る。しかし、ステップＳ３で説明したように、基板６の
表面を平面化するために接着の利用が望ましい。薄くさ
れたダイ４の表面の平面化は、通常、基板１を薄くする
プロセスの間に相当達成され、そのため、さらなる平面
化は必要とされない。必要ならば、ダイ４の表面の平面
性を改善するために基板１を薄くした後、研磨ステップ
を行なってもよい。
【００３２】第２実施の形態によれば、図５Ａに示すよ
うに、複数のデバイス２２をウエハ２１に形成しる。デ
バイス２２は、第１実施の形態について上述したデバイ
ス２のいずれかと類似であってもよい。ウエハ２１は、
例えば単結晶シリコンウエハ、ガラス上のシリコン又は
サファイアウエハ上のシリコン又は水晶ウエハの如くの
適当なウエハであってもよい。ウエハ２１は個々の厚い
ダイ２４を作成するためにさいの目に切断する（図５
Ｂ）。各ダイ２４は、第１実施の形態について前述した
ように剥離層３を備えたキャリア５を付着し、転写さ
れ、ダイに基板に付着され、所望に応じて積層９を形成
する過程を行なってもよい。別の方法では、図５Ｃに示
すように、全ダイ２４は、例えばホトレジストの如くの
剥離層２３を用いたキャリア２５に付着してもよい。基
板２１は従来法で薄くしてもよい（図５Ｅ）。薄層は図
５Ｅに示すようにダイ薄層２５、２３、２１に鋸を利用
して切り離してもよい。これらのダイ薄層２５、２３、
２１のそれぞれは、鋸引きで生じる破片を除去するため
に掃除し、高分子接着層を用い（図５Ｆ）、キャリア２
５と剥離層２３の除去を含む上述の方法により第２基板
に付着される。別の方法では、図５Ｃのウエハは、接着
層２７を用いて別の基板２６を付着して、キャリア２５
と剥離層２３とを除去する前にダイ薄層と薄くされた各
薄層の基板２１とにそれぞれ鋸を利用して切り離しても
よい（図示せず）。
【００３３】第２実施の形態の変形例により、複数のデ
バイス２２は、転写前にキャリア上に単体化される。デ
バイス２２は、図５Ｇに示すようにウエハ２１に形成さ
れる。デバイス２２は、第１実施の形態又は第２実施の
形態に関して上述のデバイス２のいずれかと類似してい
てもよい。ウエハ２１は、例えば、単結晶シリコンウエ
ハ、ガラス上のシリコン、又は、サファイアウエハ又は
水晶ウエハ上のシリコンの如くの適当なウエハであって
もよい。マイクロ溝２８は、デバイス２２としてウエハ
２１の同じ主面に形成される。溝２８は、ミクロ機械加
工、例えば、ウエハ２１の面の垂直方向及びウエハ２１
の深さ方向に、さいの目に切るか又はドライエッチング
され、溝２８は、分離されたダイ２４を形成するために
デバイス２２よりもウエハ２１内に延びてウエハ２１の
もう一つの主面に向って延びている（図５Ｈ）。マイク
ロ溝は、完結したデバイス２２のパッド配置を正確に参
照していることが望ましい。ウエハ２１とダイ２４は、
図５Ｉに示すように剥離層２３を用いてキャリア２５と
付着している。剥離層２３は、有機物又は高分子接着
剤、例えばワックス、ホトレジスト又は光剥離性（例、
ＵＶ）接着層であってもよい。基板２１は、従来法によ
って溝が連絡する深さに薄くされる（図５Ｊ）。層は、
図５Ｅに示すと同様に、ダイ薄層２５、２３、２１にの
こぎりで切られるか又はさいの目に切られる。好ましく
はダイ薄層は、非常に正確なダイ２４の区切り線をなし
ている所定のマイクロ溝２８に沿ってさいの目に切られ
て形成されるのが望ましい。これによって、ダイ２４の
正確に決められた端を用いて基板２６上に配列できる
（図５Ｆ）。これらのダイ２５、２３、２１のそれぞれ
は、所望に応じて鋸を利用して切り離したり、さいの目
切りで生じた切りくずを除去するために掃除してもよ
く、除去可能なキャリア２５と剥離層２３とを含む高分
子接着層２７（図５Ｆ）を用いた上述の方法で第２基板
に付着してもよい。
【００３４】本発明の第３実施の形態は、特に３次元記
憶ユニットの製品用に有用なものとして図６Ａから図６
Ｉについて詳述している。開始は基板１、例えば、半導
体基板であり、その上に能動又は受動デバイス（図６
Ａ）、例えば、記憶セルを含む層２を形成又は堆積させ
た。能動又は受動デバイスの層２の表面に金属化層を設
けてもよく、一以上の接合パッド８１を含んでいてもよ
い。基板１は剥離層、例えば、上述のように溶剤での除
去可能なホトレジストによってキャリア５と付着してい
る（図６Ｂ）。基板１は、厚さ約５〜２５μｍの極薄基
板１０１を形成するように化学的、機械的研削法及び／
又は研磨法等の従来法で薄層化される（図６Ｃ）。第２
基板８２、例えば、半導体基板は、能動又は受動デバイ
スの層８３を備えている（図６Ｄ）。一以上の接合パッ
ド８５に適当な金属化層を備えていてもよい。この基板
８２は、基板１０１の薄くされた側の面と、接着層８
４、例えば、接着前に加熱して軟化させたＢＣＢ（図６
Ｅ）等の高分子接着層で付着している。基板８２は、例
えば厚さ５〜２５μｍの第２極薄基板１０２（図６Ｆ）
を形成するために薄層化される。上記プロセスを繰り返
して、基板１０４と接着層１０５で付着しており、キャ
リア５と剥離層３を介して付着しているデバイス層の積
層体１０３を形成する。積層体１０３中の各デバイス層
は、一以上の接合パッド８１、８５、８６、８７を含ん
でいてもよい。積層体１０３中の接着層８４・・・１０
５は、適当な温度、例えば約１２０℃で加熱され、アセ
トン等の溶剤に対する耐性を得る。その後、キャリア５
は、剥離層３を適当な溶剤、例えばアセトンに溶解して
積層から除去される（図６Ｈ）。積層体１０３は、接着
層８４・・・１０５と完全にクロスリンクするために加
熱される。最後に、積層体１０３は、エッチング又はみ
ぞを刻まれて、積層体１０３の全ての層にわたる溝１０
６を形成してもよい（図６Ｉ）。この溝１０６によって
積層体１０３中の全ての金属化層にアクセスすることが
でき、例えば、接合パッド８１、８５、８６、８７が露
出している。金属化接点（図示せず）は、デバイス層の
金属化部と連絡するように溝１０６の表面に設けられて
いてもよい。
【００３５】本発明の第４実施の形態は、図７Ａから図
７Ｉについて説明される。出発物質は、その上又は下に
能動又は受動デバイスを含むことがある層２を堆積又は
形成した基板１である。また、層２は、一以上の接合パ
ッド８１を含む金属化層を含んでいる。トレンチ９１
は、例えば、エッチング、イオンミリング等によってデ
バイス層２を貫いて基板１内部に形成される（図７
Ａ）。絶縁物質の層１０７、例えばＢＣＢ層は、デバイ
ス層２の全面を覆ってトレンチ９１を満たして堆積して
いる（図７Ｂ）。その後、絶縁層１０７は、接合パッド
８１上に経路となるホールを形成するようにして従来法
で作られる。次いで、金属化層が堆積され、金属化スト
リップ９２が形成される（図７Ｃ）。ストリップ９２
は、トレンチ９１と重なるように延びている。絶縁層１
０７の上面は、溶剤剥離層、例えばホトレジスト等でキ
ャリア５に付着している（図７Ｄ）。基板１は、従来法
によって薄層化されて極薄基板１０１を形成する。薄層
化は、絶縁層１０７のトレンチの底部と連絡するように
十分に行なわれるものとする（図７Ｅ）。次の基板は、
デバイス層８３、絶縁層１０８、高分子接着層、例えば
ＢＣＢ８４で基板１０１の薄層化された側の面と付着し
ている金属化ストリップ９２とを備えている（図７
Ｆ）。基板は薄層化されて極薄基板１０９となる。
【００３６】上記プロセスが繰り返されて、デバイス層
２、８３・・・、薄層化された基板１０１、１０９・・
・、絶縁層１０７、１０８・・・による積層１０３が得
られるまで続けられる（図７Ｆ）。各層は一以上の金属
化ストリップ９２−９５を有していてもよい。絶縁層１
０７、１０８のトレンチは、先のものの上に配置される
のが望ましい。接着層８４・・・は、積層体１０３の温
度を、例えば１２０℃まで上げて部分的にクロスリンク
されている。部分的にクロスリンクした後、アセトン等
の溶剤でキャリア５を除去する（図７Ｇ）。
【００３７】次いで、配置されたトレンチは、エッチン
グ又はイオンミルされて金属化ストリップ９２−９５を
露出させる（図７Ｈ）。デバイスの平面図である図７Ｉ
に示すように、金属化ストリップ９２−９５は、互いに
ずらしていてもよく、それによってそれぞれ別々にアク
セスできる。その後、適当な金属化を施してもよい。
【００３８】本発明の第５実施の形態によれば、極薄ダ
イを基板に付着して積層を形成する上記方法は、図８に
概略的に示しているように、半導体デバイス層７３の積
層を含んでいてもよい半導体デバイス部７２に連絡して
いる３次元相互接続部７１を含む３次元構造を含む多層
薄膜デバイス７０を形成するのに用いてもよい。その多
層薄膜デバイス７０は非常にコンパクトであり、優れた
熱特性を有している。本発明による３次元相互接続７１
は、接続パス又はワイヤ層又は、３次元直交空間、つま
りＸ，ＹとＺルーティングの全体における接続を含み、
それらの間及び外部へのデバイス層７３にある半導体デ
バイスを相互接続するものである。
【００３９】第５実施の形態による好ましい方法及び多
層薄膜デバイス７０は、図９Ａから図９Ｋで説明する。
まず、基板４６が用意される。基板４６は適当な基板、
特にＭＣＭ処理に用いることのできる単結晶シリコン、
ガラス上のシリコン、サファイア、アルミナ、アルミニ
ウム上のシリコン等であってもよい。その後、絶縁層３
１を所望に応じて堆積させてもよい（図９Ａ）。層３１
は適当な絶縁層、例えば、酸化物層やスピンコートされ
たＢＣＢ層や平面化の程度が高い、例えば８０％以上が
好ましく、さらに好ましくは８５％以上である層等であ
ってもよい。絶縁層３１の厚さは１〜５であってもよ
い。第１内部接続金属化部３２は、絶縁層３１上に堆積
しており、従来法によって作られている（図９Ｂ）。例
えば、第１内部接続金属化部３２は、２μのＴｉ／Ｃｕ
／Ｔｉ薄層を含んでいてもよい。第１金属化部３２は、
マグネトロンスパッタ法により作成された厚さ１０μｍ
であってワイヤ線間が２０μｍである３０ｎｍ／２μｍ
／３０ｎｍのＴｉ／Ｃｕ／Ｔｉワイヤ層であってもよ
い。別の方法では、第１金属化部は、ワイヤ線を銅をパ
ターンメッキすることによって形成してもよい。まず、
スズの種層がスパッタされて、次いで、１５μｍの厚さ
のレジストの堆積とパターニングがされる。レジストが
パターン化され、金属銅がジェットプレーティング法に
よってレジスト開始部にめっきされる。ワイヤ線は、幅
が１０μｍ、厚さが１０μｍと小さくてもよい。
【００４０】第１内部接続金属化部３２によって内部接
続部７１のＸ、Ｙルーティングの部分を形成する（Ｘ，
Ｙの次元は直交しており、基板４６の面内にある。Ｚ方
向はこの面に垂直である。）。Ｘ，Ｙルーティング３２
は、普通、５０μｍ以下のピッチで配置してもよく、各
金属化元素は自由に選択できる。次に、第１相互接続金
属化部３２の少なくとも一部の上のスタッド３３が、金
属、例えば銅でめっきされている（図９Ｃ）。金属スタ
ッド３３の高さは、好ましくは次のステップで用いられ
る薄層化されたダイ４４と同様の厚さをおおよそ選択す
るのが望ましい。スタッド３３によって本発明の内部接
続部７１のＺルーティングの部分を形成する。本発明に
よるＺルーティングは、普通１００μｍ以下のピッチを
有していてもよい。
【００４１】スタッド３３は、ジェットプレーティング
セルで作成してもよい。別の方法では、並列めっきプレ
ーティングセルを用いてもよい。セルのアノードと基板
の間にアノードシールドを設けてもよい。アノードは、
おおよそめっきされる基板の大きさの穴をもつ板金であ
ってもよい。これによってより均質なめっきを得ること
ができる。このバスで得られためっきの結果を要約する
と、以下の通りである。 めっき電流１Ａ／ｄｍ２：＋／−０．１６μｍ／分：ウ
エハ上の均一性＋／−６％ めっき電流３Ａ／ｄｍ２：＋／−０．５０μｍ／分：ウ
エハ上の均一性＋／−１５％ 異なる大きさの隣接する特徴間のめっき均一性は、普通
３％以内が好ましい。本発明においては、スタッド３３
について１０％までのめっきの不均一性は許容され、そ
れゆえ、およそ０．２５μｍ／分のめっき速度で行なっ
てもよい。
【００４２】微小なスタッド３３を実現するために、Ａ
Ｚ４５６２等の厚いホトレジストを用いてめっきを行な
うこともできる。このレジストは１５〜２０μｍの厚さ
の層を用いることができる。スタッド３３は、１０〜８
０μｍの直径で、高さとして５μｍから１２μｍの間の
厚さであってもよい。
【００４３】高分子接着層４７の薄い被覆は、基板４６
の全面に設けられる（図９Ｄ）。例えば、接着層４７
は、好ましくはスピンコートされたＢＣＢ層等の薄い高
分子層が望ましい。ＢＣＢ層４７は、１〜５μｍの厚さ
を持つのが好ましい。好ましくは、ダウ社から入手でき
るシクロテン（ＣｙｃｌｏｔｅｎｅTM）３２０２を層４
７用に用いるのが望ましい。ＢＣＢ層は、３０℃で３０
分間前加熱される。薄層化したダイ４４は転写されて、
上述の極薄基板の転写用方法のいずれかによって配置し
てＢＣＢ層４７に付着される（図９Ｅ）。例えば、薄層
化したダイ４４は軟らかいＢＣＢ層４７上に、ダイ４４
と剥離層４３、例えばホトレジストで付着している支持
体としてのキャリア４５を備えて付着している。ダイ４
４は、電気的接続用のダイボンドパッド４８を有する集
積回路であるのが好ましい。ＢＣＢ−ダイ界面の温度は
約７０℃に維持するのが好ましく、ダイ４４に印加する
圧力は、約８０ｋＰａが好ましい。ＢＣＢ層４７は、窒
素雰囲気下、１２０℃（剥離層４３の融点より下）で２
時間、後加熱される。この熱処理後、接着層４７は部分
的に硬化して、アセトン等の溶剤への耐性を得る。キャ
リア４５は、アセトン等の溶剤中で薄層４３、４４、４
５、４６、４７を適正に配置することにより除去しても
よいが、本発明はこれに限られない。キャリア４５は、
真空ピペットによって除去してもよい。ダイ４４の表面
に残存するホトレジストは、室温でアセトン浴中に浸漬
して除去してもよい。最後に、ＢＣＢ層４７は、ＢＣＢ
の供給者から示されているＢＣＢ硬化プロファイルを利
用して完全に硬化される（図９Ｆ）。
【００４４】厚いホトＢＣＢ層３４は、例えばスピンコ
ートによって基板４６の全面に設けられる。ホトＢＣＢ
としては、利用可能な感光性ＢＣＢ物質、例えば、ダウ
社から入手可能なものがある（シクロテン（Ｃｙｃｌｏ
ｔｅｎｅTM）４２０２が特に好ましい）。ホトＢＣＢ層
３４は、パターン化されて、経路３５がスタッド３３上
に開けられ、ダイ４４の上及び周囲に空洞部３６が開け
られている（図９Ｇ）。第２薄層ホトＢＣＢ層３７は、
基板４６の全面に堆積され、パターン化されて、再度ス
タッド３３上に経路３５が開けられ、ダイボンドパッド
４８上に経路３８を開けられる（図９Ｈ）。基板４６の
上面がドライエッチングされて、ホール３５、３８内の
ＢＣＢ残留物が除去されて、スタッド３３上の接着層残
留物が除去される。スタッド３３の高さのために、スタ
ッド３３上の接着層４７はダイ４４の下部よりもかなり
薄くなる。
【００４５】次に、第２金属化層４９は、スタッド３３
とダイパッド４８に連絡するように設けられる（図９
Ｉ）。この金属化層は、Ｔｉ／Ｃｕ／Ｔｉ層、例えばそ
れぞれ３０ｎｍ／２μｍ／３０ｎｍのものであってもよ
い。第２金属化層４９によって本発明による相互接続部
７１のＸ，Ｙルーティングの部分を形成する。Ｘ，Ｙル
ーティングは５０μｍ以下のピッチを有していてもよ
い。層間スタッド５３が第２金属化層４９上にめっきさ
れて目的とするデバイス７０の層７３間の相互接続部７
ＩのＺルーティングの一部を提供する。スタッド５３
は、スタッド３３と配列する必要はなく、これらの位置
は自由に選択できる。Ｚルーティングは１００μｍ以下
のピッチを有していてもよい。そして、基板４６の上面
は、次のダイ５４を配置するために平面化されたベース
を形成するようにスピンコートされたＢＣＢ層５７（図
９Ｊ）で平面化される。
【００４６】第３金属化層５２、薄い高分子接着層（Ｂ
ＣＢ）６７、ダイパッド５９を備えた薄層化ダイ５４、
スタッド６３、第１ホトＢＣＢ層６４、第２ホトＢＣＢ
層６５、それに第４相互接続金属化部６９を含む半導体
デバイス部７２と相互接続部７１の次の層について上述
の一連の操作を繰り返してもよい。薄層化されたダイ５
４はダイ４４と配列する必要はない。むしろその位置は
自由に選択できる。スタッド６３はスタッド５３や３３
と配列する必要はなく、その位置は自由に選択できる。
図９Ｋに示すように、多層薄膜デバイス７０の目的とす
る３次元構造を得るためにさらに層を積層できる。最終
的な層７５は、全デバイス７０を保護して、これらの間
のストレスを減らすための不活性層であってもよい。デ
バイス７０の各層７３は、３００μｍより薄く、１５０
μｍより薄いのが好ましく、１００μｍより薄いのがさ
らに好ましい。
【００４７】第４実施の形態による多層薄膜デバイス７
０は、図１０Ａの平面図と図１０Ｂの側面図に示されて
いる。デバイス層７３は電気的に接続されて、Ｘ，Ｙ及
びＺルーティング１１４、例えば一以上の母線の形式中
における信号線に加えて線１１２、１１３に電力を供給
し、また接地する。混戦を避けるために、信号ルーティ
ング１１４がマイクロストリップ線又はストリップ線の
場合が望ましい。各デバイス層７３の上面及び下面は、
電力線又は接地線１１２、１１３を信号線１１４と接続
するために金属化層１１１に設けてもよい。上記多層薄
膜デバイス７０は、Ｘ，Ｙ及びＺルーティングが自由に
選択できる相互接続部７１を持つ。さらに、半導体デバ
イス、例えば、層７３のダイ４４、５４は、極薄であっ
て、上記の実施形態により詳述された転写方法により安
全に転写できる。これによって非常にコンパクトにする
ことができる。さらに、コンパクトな構成によって優れ
た熱特性を持つ多層薄膜デバイスとすることができる。
【００４８】本発明を好ましい実施の形態について詳述
したが、請求の範囲で明らかにされる本発明の範囲を逸
脱することなく形式及び詳細における種々の変化又は変
形を行なってもよいことは当業者により理解されるであ
ろう。例えば、多層薄膜デバイス７０は、デバイス層７
３ごとにわずかに一つのダイを持つものについて上述さ
れている。また、本発明は、デバイス７０の一以上の層
に複数のダイを持つ場合も含んでいる。
【００４９】さらに、熱の橋（thermal bridge)８は、
図４に示される積層及び製造方法に関して詳述されてい
るが、本発明は、本発明の実施形態のそれぞれ又はいず
れかにおいて、高分子接着層のいずれかにおける熱の橋
８を用いる場合を特に含んでいる。
【図面の簡単な説明】
【図１】 従来例のデバイスを示す図。
【図２】 従来例のデバイスを示す図。
【図３Ａ】 本発明の一実施の形態による極薄基板の転
写用の概略的な加工の一工程図。
【図３Ｂ】 本発明の一実施の形態による極薄基板の転
写用の概略的な加工の一工程図。
【図３Ｃ】 本発明の一実施の形態による極薄基板の転
写用の概略的な加工の一工程図。
【図３Ｄ】 本発明の一実施の形態による極薄基板の転
写用の概略的な加工の一工程図。
【図３Ｅ】 本発明の一実施の形態による極薄基板の転
写用の概略的な加工の一工程図。
【図３Ｆ】 本発明の一実施の形態による極薄基板の転
写用の概略的な加工の一工程図。
【図４Ａ】 本発明における別の実施の形態による薄基
板の多層積層を形成するための概略的な加工の一工程
図。
【図４Ｂ】 本発明における別の実施の形態による薄基
板の多層積層を形成するための概略的な加工の一工程
図。
【図４Ｃ】 本発明における別の実施の形態による薄基
板の多層積層を形成するための概略的な加工の一工程
図。
【図４Ｄ】 本発明における別の実施の形態による薄基
板の多層積層を形成するための概略的な加工の一工程
図。
【図４Ｅ】 本発明における別の実施の形態による薄基
板の多層積層を形成するための概略的な加工の一工程
図。
【図５Ａ】 本発明におけるさらに別の実施の形態によ
る極薄基板の転写用の概略的な加工の一工程図。
【図５Ｂ】 本発明におけるさらに別の実施の形態によ
る極薄基板の転写用の概略的な加工の一工程図。
【図５Ｃ】 本発明におけるさらに別の実施の形態によ
る極薄基板の転写用の概略的な加工の一工程図。
【図５Ｄ】 本発明におけるさらに別の実施の形態によ
る極薄基板の転写用の概略的な加工の一工程図。
【図５Ｅ】 本発明におけるさらに別の実施の形態によ
る極薄基板の転写用の概略的な加工の一工程図。
【図５Ｆ】 本発明におけるさらに別の実施の形態によ
る極薄基板の転写用の概略的な加工の一工程図。
【図５Ｇ】 本発明におけるさらに別の実施の形態によ
る極薄基板の転写用の概略的な加工の一工程図。
【図５Ｈ】 本発明におけるさらに別の実施の形態によ
る極薄基板の転写用の概略的な加工の一工程図。
【図５Ｉ】 本発明におけるさらに別の実施の形態によ
る極薄基板の転写用の概略的な加工の一工程図。
【図５Ｊ】 本発明におけるさらに別の実施の形態によ
る極薄基板の転写用の概略的な加工の一工程図。
【図６Ａ】 本発明におけるまた別の実施の形態による
極薄基板の転写用の概略的な加工の一工程図。
【図６Ｂ】 本発明におけるまた別の実施の形態による
極薄基板の転写用の概略的な加工の一工程図。
【図６Ｃ】 本発明におけるまた別の実施の形態による
極薄基板の転写用の概略的な加工の一工程図。
【図６Ｄ】 本発明におけるまた別の実施の形態による
極薄基板の転写用の概略的な加工の一工程図。
【図６Ｅ】 本発明におけるまた別の実施の形態による
極薄基板の転写用の概略的な加工の一工程図。
【図６Ｆ】 本発明におけるまた別の実施の形態による
極薄基板の転写用の概略的な加工の一工程図。
【図６Ｇ】 本発明におけるまた別の実施の形態による
極薄基板の転写用の概略的な加工の一工程図。
【図６Ｈ】 本発明におけるまた別の実施の形態による
極薄基板の転写用の概略的な加工の一工程図。
【図６Ｉ】 本発明におけるまた別の実施の形態による
極薄基板の転写用の概略的な加工の一工程図。
【図７Ａ】 本発明におけるさらにまた別の実施の形態
による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｂ】 本発明におけるさらにまた別の実施の形態
による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｃ】 本発明におけるさらにまた別の実施の形態
による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｄ】 本発明におけるさらにまた別の実施の形態
による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｅ】 本発明におけるさらにまた別の実施の形態
による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｆ】 本発明におけるさらにまた別の実施の形態
による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｇ】 本発明におけるさらにまた別の実施の形態
による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｈ】 本発明におけるさらにまた別の実施の形態
による極薄基板の転写用の概略的な加工の一工程図。
【図７Ｉ】 本発明におけるさらにまた別の実施の形態
による極薄基板の転写用の概略的な加工の一工程図。
【図８】 本発明の一実施の形態による多層薄膜デバイ
スの断面図。
【図９Ａ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図９Ｂ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図９Ｃ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図９Ｄ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図９Ｅ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図９Ｆ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図９Ｇ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図９Ｈ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図９Ｉ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図９Ｊ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図９Ｋ】 図８に示した多層薄膜デバイスの生産用の
概略的な生産の一工程図。
【図１０Ａ】 図８に示した多層薄膜デバイスの平面図
【図１０Ｂ】 図８に示した多層薄膜デバイスの側面
図。
【符号の説明】
１ 基板 ２ 能動デバイス ３、１３、２３ 剥離層 ４、２４ ダイ ５、１５、２５ キャリア ６ 第２基板 ７、１７、２７ 接着層 ８ 表面突起（導体） ９ 積層 ２１ ウエハ ２８ マイクロ溝 ３１ 絶縁層 ３２ 金属化部 ３３ スタッド ４６ 基板 ７１ 第１相互接続金属化部 ９１ トレンチ ９２ ストリップ １０１ 極薄基板 １０３ 積層体
───────────────────────────────────────────────────── フロントページの続き (71)出願人 391030332 アルカテル フランス国、75008 パリ、リュ・ラ・ボ エテイ 54 (72)発明者 ウ・ベイネ ベルギー3001ルーヴァン、ロツプールスト ラート15番 (72)発明者 ステファーヌ・ピネル フランス31400トゥールーズ、リュ・ボナ 139番、アパルトゥマン12 (72)発明者 ジョシアーヌ・タセリ フランス31600ラマスケール、ルート・ド ゥ・ロソー240番

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 二つの主面を有する第１平面基板を設け
    るステップと、 前記第１平面基板の一方の主面を、剥離層によってキャ
    リアに付着するステップと、 前記第１平面基板の他方の主面を、硬化可能な高分子接
    着剤層を備えた前記第２基板に付着するステップと、 前記高分子接着剤層を部分的に硬化するステップと、 前記第１基板を前記キャリアから分離するように、前記
    第１基板から剥離層を分離するステップと、 前記高分子接着剤層を硬化するステップとからなる第１
    平面基板を第２基板に転写する方法。
  2. 【請求項２】 前記付着ステップの前に前記硬化可能な
    接着剤を第２基板に設けてなる請求項１に記載の方法。
  3. 【請求項３】 前記第１基板を薄層化するステップを、
    付着ステップの後であって、分離ステップの前にさらに
    設けてなる請求項１に記載の方法。
  4. 【請求項４】 前記第１基板の前記一つの主面に微小溝
    を形成し、キャリアに付着する前にそれを通じて部分的
    に伸ばすステップと、 付着ステップの後であって、微小溝まで分離するステッ
    プの前に前記第１基板を薄層化するステップとをさらに
    設けてなる請求項３に記載の方法。
  5. 【請求項５】 前記薄くされた第１基板は、３〜５０μ
    ｍ、好ましくは５〜２５μｍの厚さである請求項３に記
    載の方法。
  6. 【請求項６】 前記分離ステップの前に、前記薄くされ
    て第１基板の露出面に第２基板を付着するステップをさ
    らに設けてなる請求項３に記載の方法。
  7. 【請求項７】 前記分離ステップの後に、前記第１基板
    の露出面に第３基板を付着するステップをさらに設けて
    なる請求項１に記載の方法。
  8. 【請求項８】 前記第１基板は、能動及び／又は受動電
    気的デバイスを含んでなる請求項１に記載の方法。
  9. 【請求項９】 前記剥離層は、溶剤での除去が可能な
    層、加熱除去可能な層及び光照射での除去が可能な層か
    らなる群より選択された少なくとも一つの層を含むこと
    よりなる請求項１に記載の方法。
  10. 【請求項１０】 前記第１基板は、半導体基板を含んで
    なる請求項１から９までのいずれか一項に記載の方法。
  11. 【請求項１１】 前記高分子剥離層はＢＣＢである請求
    項１に記載の方法。
  12. 【請求項１２】 それぞれがＸ、Ｙ及びＺ接続ルーティ
    ングを有し、平坦半導体デバイス部に隣接している３次
    元の相互接続部を含む複数層からなり、 前記半導体部は、各層の前記相互接続部に接続されてお
    り、 前記Ｘ、Ｙルーティングは前記相互接続部の面内に横た
    わっており、前記Ｚルーティングは前記相互接続部の面
    に垂直であり、 各相互接続部の前記Ｚルーティングは、前記相互接続部
    じゅうに選択的に分布していることよりなる多層薄膜デ
    バイス。
  13. 【請求項１３】 一の層の前記Ｚルーティングは、該一
    の層の上又は下の層のＺルーティングとは独立に配置さ
    れてなる請求項１２に記載の多層薄膜デバイス。
  14. 【請求項１４】 一の層の前記Ｚルーティングは、実質
    的に該一の層の全体の厚さにわたってのみ延在している
    伝導性のスタッドである請求項１３に記載の多層薄膜デ
    バイス。
  15. 【請求項１５】 各層の厚さが３００μｍ以下、好まし
    くは１５０μｍ以下、より好ましくは１００μｍ以下、
    さらに好ましくは５０μｍ以下である請求項１２から１
    ４までのいずれか一項に記載の多層薄膜デバイス。
  16. 【請求項１６】 基板に半導体デバイスを付着するステ
    ップ１と、 半導体デバイスに隣接するＸ、Ｙ及びＺ接続ルーティン
    グを有する平坦３次元相互接続部を基板に設けるステッ
    プであって、前記半導体デバイス部は、前記相互接続部
    に接続されており、前記Ｘ及びＹルーティングは前記相
    互接続部の面内に横たわっており、前記Ｚルーティング
    は前記相互接続部の面に垂直であり、各相互接続部の前
    記Ｚルーティングは選択的に分布しているステップ２
    と、 前記ステップ１と前記ステップ２とを各層について繰り
    返すステップとからなる多層薄膜デバイスの形成方法。
  17. 【請求項１７】 一の層のＺルーティングは、該一の層
    の上又は下にある層のＺルーティングとは独立に配置さ
    れるものである請求項１６に記載の方法。
  18. 【請求項１８】 前記一の層のＺルーティングを形成す
    るステップに実質的に前記一の層における全体の厚さに
    わたってのみ延在している伝導性のスタッドを形成する
    ステップを含むことよりなる請求項１７に記載の多層薄
    膜デバイス。
  19. 【請求項１９】 積層している複数層であって、各層
    は、極薄基板上の平坦半導体デバイス部を含み、前記平
    坦半導体デバイス部は金属化層を有し、積層の各層は、
    次の層と重合している高分子接着層で付着している複数
    層と、 積層中の溝であって、各半導体デバイス部の前記金属化
    層は、前記溝にさらされており、前記金属化層の少なく
    とも一部は前記溝に延在している溝とからなる多層薄膜
    デバイス。
  20. 【請求項２０】 記憶装置である請求項１９に記載の多
    層薄膜デバイス。
JP2000098051A 1999-04-02 2000-03-31 極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法 Expired - Lifetime JP4906994B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP99201061-1 1999-04-02
EP99201061A EP1041624A1 (en) 1999-04-02 1999-04-02 Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device

Publications (2)

Publication Number Publication Date
JP2001015683A true JP2001015683A (ja) 2001-01-19
JP4906994B2 JP4906994B2 (ja) 2012-03-28

Family

ID=8240064

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000098051A Expired - Lifetime JP4906994B2 (ja) 1999-04-02 2000-03-31 極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法

Country Status (3)

Country Link
US (2) US6506664B1 (ja)
EP (1) EP1041624A1 (ja)
JP (1) JP4906994B2 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016373A (ja) * 2008-06-30 2010-01-21 Headway Technologies Inc 積層チップパッケージの製造方法
JP2010245289A (ja) * 2009-04-06 2010-10-28 Canon Inc 半導体装置の製造方法
JP2010534951A (ja) * 2007-07-27 2010-11-11 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
JP2010536171A (ja) * 2007-08-03 2010-11-25 テセラ・テクノロジーズ・ハンガリー・ケイエフティー 再生ウェーハを使用する積層型パッケージ
WO2011096265A1 (ja) * 2010-02-04 2011-08-11 シャープ株式会社 転写方法および半導体装置の製造方法並びに半導体装置
KR101089649B1 (ko) 2009-12-01 2011-12-06 삼성전기주식회사 금속적층판 및 이를 이용한 코어기판 제조방법
JP2012134231A (ja) * 2010-12-20 2012-07-12 Disco Abrasive Syst Ltd 積層デバイスの製造方法及び積層デバイス
US8476774B2 (en) 2006-10-10 2013-07-02 Tessera, Inc. Off-chip VIAS in stacked chips
US8513794B2 (en) 2007-08-09 2013-08-20 Tessera, Inc. Stacked assembly including plurality of stacked microelectronic elements
US8647923B2 (en) 2009-04-06 2014-02-11 Canon Kabushiki Kaisha Method of manufacturing semiconductor device
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8999810B2 (en) 2006-10-10 2015-04-07 Tessera, Inc. Method of making a stacked microelectronic package
JP2015233075A (ja) * 2014-06-10 2015-12-24 株式会社ディスコ 積層デバイスの製造方法
JP2020533200A (ja) * 2017-09-08 2020-11-19 ザール テクノロジー リミテッドＸａａｒ Ｔｅｃｈｎｏｌｏｇｙ Ｌｉｍｉｔｅｄ Ｍｅｍｓ装置の製造方法
CN112133667A (zh) * 2020-11-25 2020-12-25 武汉大学 一种微型器件转移装置及转移方法

Families Citing this family (297)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60129793T2 (de) * 2000-01-28 2008-04-30 Interuniversitair Micro-Electronica Centrum Vzw Verfahren zum transfer und stapeln von halbleiterbausteinen
US6287891B1 (en) * 2000-04-05 2001-09-11 Hrl Laboratories, Llc Method for transferring semiconductor device layers to different substrates
JP3768069B2 (ja) * 2000-05-16 2006-04-19 信越半導体株式会社 半導体ウエーハの薄型化方法
US6444560B1 (en) 2000-09-26 2002-09-03 International Business Machines Corporation Process for making fine pitch connections between devices and structure made by the process
JP2002237515A (ja) * 2001-02-07 2002-08-23 Mitsubishi Gas Chem Co Inc 薄葉化半導体基板の剥離装置および剥離法
DE10128924A1 (de) * 2001-06-15 2003-01-23 Philips Corp Intellectual Pty Verfahren zum Umsetzen eines im wesentlichen scheibenförmigen Werkstücks sowie Vorrichtung zum Durchführen dieses Verfahrens
JP5057619B2 (ja) 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG139508A1 (en) * 2001-09-10 2008-02-29 Micron Technology Inc Wafer dicing device and method
SG102639A1 (en) * 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits
US6642127B2 (en) * 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
TW594947B (en) * 2001-10-30 2004-06-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI264121B (en) 2001-11-30 2006-10-11 Semiconductor Energy Lab A display device, a method of manufacturing a semiconductor device, and a method of manufacturing a display device
US6953735B2 (en) 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
FR2837620B1 (fr) * 2002-03-25 2005-04-29 Commissariat Energie Atomique Procede de transfert d'elements de substrat a substrat
SG142115A1 (en) 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
DE10228593A1 (de) * 2002-06-26 2004-01-15 Infineon Technologies Ag Elektronisches Bauteil mit einer Gehäusepackung
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
US7064055B2 (en) * 2002-12-31 2006-06-20 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure having a seamless bonding interface
US20040124538A1 (en) * 2002-12-31 2004-07-01 Rafael Reif Multi-layer integrated semiconductor structure
WO2004061953A2 (en) * 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure incorporating a processing handle member
US7135780B2 (en) * 2003-02-12 2006-11-14 Micron Technology, Inc. Semiconductor substrate for build-up packages
JP2006522475A (ja) * 2003-04-02 2006-09-28 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 可撓性電子装置及び可撓性装置を製造する方法
JP2004311576A (ja) * 2003-04-03 2004-11-04 Toshiba Corp 半導体装置の製造方法
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
US6790707B1 (en) * 2003-05-09 2004-09-14 Applied Materials, Inc. Method of preparing a sample of a semiconductor structure for adhesion testing
US7069528B2 (en) * 2003-08-27 2006-06-27 Nec Electronics America, Inc. System and method for reducing timing violations due to crosstalk in an integrated circuit design
US7612443B1 (en) 2003-09-04 2009-11-03 University Of Notre Dame Du Lac Inter-chip communication
JP2005122678A (ja) * 2003-09-26 2005-05-12 Toshiba Corp 携帯可能電子装置
US6972243B2 (en) * 2003-09-30 2005-12-06 International Business Machines Corporation Fabrication of semiconductor dies with micro-pins and structures produced therewith
US20050104027A1 (en) * 2003-10-17 2005-05-19 Lazarev Pavel I. Three-dimensional integrated circuit with integrated heat sinks
JP4340517B2 (ja) 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
TWI233170B (en) * 2004-02-05 2005-05-21 United Microelectronics Corp Ultra-thin wafer level stack packaging method and structure using thereof
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7601649B2 (en) * 2004-08-02 2009-10-13 Micron Technology, Inc. Zirconium-doped tantalum oxide films
US20060035406A1 (en) * 2004-08-16 2006-02-16 Harvatek Corporation Method of forming a composite polymer material inside trenches of a semiconductor substrate to form a composite polymer structure
US20060099733A1 (en) * 2004-11-09 2006-05-11 Geefay Frank S Semiconductor package and fabrication method
US7547609B2 (en) * 2004-11-24 2009-06-16 Silicon Genesis Corporation Method and structure for implanting bonded substrates for electrical conductivity
JP2008532307A (ja) * 2005-03-02 2008-08-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体パッケージ及び作成パッケージを製造する方法
US7682935B2 (en) * 2005-06-08 2010-03-23 International Rectifier Corporation Process of manufacture of ultra thin semiconductor wafers with bonded conductive hard carrier
WO2007004137A2 (en) * 2005-07-01 2007-01-11 Koninklijke Philips Electronics N.V. Electronic device
US7169248B1 (en) * 2005-07-19 2007-01-30 Micron Technology, Inc. Methods for releasably attaching support members to microfeature workpieces and microfeature assemblies formed using such methods
JP2007109758A (ja) * 2005-10-12 2007-04-26 Mitsubishi Electric Corp 化合物半導体素子の製造方法
WO2007054894A2 (en) * 2005-11-11 2007-05-18 Koninklijke Philips Electronics N.V. Chip assembly and method of manufacturing thereof
US7759167B2 (en) * 2005-11-23 2010-07-20 Imec Method for embedding dies
CN1992173B (zh) 2005-11-30 2010-04-21 硅起源股份有限公司 用于注入键合衬底以便导电的方法和结构
FR2895562B1 (fr) * 2005-12-27 2008-03-28 Commissariat Energie Atomique Procede de relaxation d'une couche mince contrainte
US20070207592A1 (en) * 2006-03-03 2007-09-06 Lu James J Wafer bonding of damascene-patterned metal/adhesive redistribution layers
US7749349B2 (en) 2006-03-14 2010-07-06 Micron Technology, Inc. Methods and systems for releasably attaching support members to microfeature workpieces
US20070279053A1 (en) * 2006-05-12 2007-12-06 Taylor William P Integrated current sensor
EP1883107A3 (en) * 2006-07-07 2014-04-09 Imec Method for forming packaged microelectronic devices and devices thus obtained
US7999383B2 (en) 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
JP2008130866A (ja) * 2006-11-22 2008-06-05 Seiko Epson Corp 表面改質方法およびパターン形成方法
EP1936678A3 (en) 2006-12-21 2013-10-02 Imec A method for bonding and releasing a die or substrate to/from a carrier and corresponding intermediate product
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US20080277778A1 (en) * 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US8258624B2 (en) 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US7781238B2 (en) * 2007-12-06 2010-08-24 Robert Gideon Wodnicki Methods of making and using integrated and testable sensor array
WO2009114670A2 (en) 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US8273603B2 (en) * 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
US7960247B2 (en) * 2008-04-04 2011-06-14 The Charles Stark Draper Laboratory, Inc. Die thinning processes and structures
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
KR102267235B1 (ko) 2008-07-10 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치 및 전자기기
JP5216716B2 (ja) 2008-08-20 2013-06-19 株式会社半導体エネルギー研究所 発光装置及びその作製方法
KR101548173B1 (ko) * 2008-09-18 2015-08-31 삼성전자주식회사 실리콘 다이렉트 본딩(ｓｄｂ)을 이용한 임시 웨이퍼 임시 본딩 방법, 및 그 본딩 방법을 이용한 반도체 소자 및 반도체 소자 제조 방법
EP2178133B1 (en) 2008-10-16 2019-09-18 Semiconductor Energy Laboratory Co., Ltd. Flexible Light-Emitting Device, Electronic Device, and Method for Manufacturing Flexible-Light Emitting Device
FR2938970A1 (fr) * 2008-11-26 2010-05-28 St Microelectronics Rousset Procede pour empiler et interconnecter des circuits integres
CN102422412A (zh) 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
TWI415222B (zh) * 2009-04-06 2013-11-11 Canon Kk 半導體裝置及其製造方法
US8362482B2 (en) * 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8384426B2 (en) * 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8405420B2 (en) * 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9711407B2 (en) * 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
WO2010151578A2 (en) 2009-06-26 2010-12-29 Vertical Circuits, Inc. Electrical interconnect for die stacked in zig-zag configuration
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US8536023B2 (en) * 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US8148728B2 (en) 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
US20140152801A1 (en) 2009-10-28 2014-06-05 Alentic Microscience Inc. Detecting and Using Light Representative of a Sample
US9041790B2 (en) 2009-10-28 2015-05-26 Alentic Microscience Inc. Microscopy imaging
US9075225B2 (en) 2009-10-28 2015-07-07 Alentic Microscience Inc. Microscopy imaging
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
EP2339614A1 (en) * 2009-12-22 2011-06-29 Imec Method for stacking semiconductor chips
TWI589042B (zh) 2010-01-20 2017-06-21 半導體能源研究所股份有限公司 發光裝置，撓性發光裝置，電子裝置，照明設備，以及發光裝置和撓性發光裝置的製造方法
US9000442B2 (en) * 2010-01-20 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, flexible light-emitting device, electronic device, and method for manufacturing light-emitting device and flexible-light emitting device
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US9035390B2 (en) * 2011-07-08 2015-05-19 Sharp Kabushiki Kaisha Thin film transistor substrate and method for producing same
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
KR102079188B1 (ko) 2012-05-09 2020-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
US9040390B2 (en) 2012-05-30 2015-05-26 International Business Machines Corporation Releasable buried layer for 3-D fabrication and methods of manufacturing
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
JP6170672B2 (ja) * 2012-12-27 2017-07-26 富士フイルム株式会社 半導体装置製造用仮接着剤、並びに、それを用いた接着性支持体、及び、半導体装置の製造方法
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US9620473B1 (en) 2013-01-18 2017-04-11 University Of Notre Dame Du Lac Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment
KR102046534B1 (ko) 2013-01-25 2019-11-19 삼성전자주식회사 기판 가공 방법
US9518920B2 (en) 2013-06-26 2016-12-13 Alentic Microscience Inc. Sample processing improvements for microscopy
US10502666B2 (en) 2013-02-06 2019-12-10 Alentic Microscience Inc. Sample processing improvements for quantitative microscopy
KR20150120376A (ko) 2013-02-20 2015-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박리 방법, 반도체 장치, 및 박리 장치
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
WO2015087192A1 (en) 2013-12-12 2015-06-18 Semiconductor Energy Laboratory Co., Ltd. Peeling method and peeling apparatus
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US9478453B2 (en) * 2014-09-17 2016-10-25 International Business Machines Corporation Sacrificial carrier dicing of semiconductor wafers
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
EP3368871B1 (en) * 2015-11-26 2022-12-28 Sensirion AG Infrared device
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
EP3462149B1 (en) 2017-09-28 2023-10-25 Sensirion AG Infrared device
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11610993B2 (en) * 2019-12-06 2023-03-21 Tokyo Electron Limited 3D semiconductor apparatus manufactured with a plurality of substrates and method of manufacture thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63237408A (ja) * 1987-03-26 1988-10-03 Sumitomo Metal Mining Co Ltd 半導体デバイス用基板
JPS6423564A (en) * 1987-07-17 1989-01-26 Sharp Kk Space type semiconductor device
JPS6430251A (en) * 1987-07-24 1989-02-01 Sharp Kk Three-dimensional semiconductor device
WO1997019462A2 (de) * 1995-11-22 1997-05-29 Siemens Aktiengesellschaft Vertikal integriertes halbleiterbauelement und herstellungsverfahren dafür

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPS60206058A (ja) * 1984-03-30 1985-10-17 Fujitsu Ltd 多層半導体装置の製造方法
NL8501773A (nl) * 1985-06-20 1987-01-16 Philips Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen.
JPH0344067A (ja) * 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
US5256562A (en) 1990-12-31 1993-10-26 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
WO1992017045A1 (en) * 1991-03-25 1992-10-01 Richard Hiram Womack Multi-level/multi-layered hybrid package
US5227013A (en) * 1991-07-25 1993-07-13 Microelectronics And Computer Technology Corporation Forming via holes in a multilevel substrate in a single step
US5422513A (en) * 1992-10-16 1995-06-06 Martin Marietta Corporation Integrated circuit chip placement in a high density interconnect structure
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US5455202A (en) * 1993-01-19 1995-10-03 Hughes Aircraft Company Method of making a microelectric device using an alternate substrate
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
CA2118994A1 (en) 1993-06-21 1994-12-22 Claude L. Bertin Polyimide-insulated cube package of stacked semiconductor device chips
CA2138218C (en) * 1993-12-16 2000-10-10 Shinji Tanaka Process for delaminating organic resin from board and process for manufacturing organic resin multi-layer wiring board
DE4433833A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
JP2944449B2 (ja) 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US5656552A (en) * 1996-06-24 1997-08-12 Hudak; John James Method of making a thin conformal high-yielding multi-chip module
DE19702121C1 (de) * 1997-01-22 1998-06-18 Siemens Ag Verfahren zur Herstellung von vertikalen Chipverbindungen
US5936280A (en) * 1997-04-21 1999-08-10 Advanced Micro Devices, Inc. Multilayer quadruple gate field effect transistor structure for use in integrated circuit devices
DE19813239C1 (de) * 1998-03-26 1999-12-23 Fraunhofer Ges Forschung Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63237408A (ja) * 1987-03-26 1988-10-03 Sumitomo Metal Mining Co Ltd 半導体デバイス用基板
JPS6423564A (en) * 1987-07-17 1989-01-26 Sharp Kk Space type semiconductor device
JPS6430251A (en) * 1987-07-24 1989-02-01 Sharp Kk Three-dimensional semiconductor device
WO1997019462A2 (de) * 1995-11-22 1997-05-29 Siemens Aktiengesellschaft Vertikal integriertes halbleiterbauelement und herstellungsverfahren dafür

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9378967B2 (en) 2006-10-10 2016-06-28 Tessera, Inc. Method of making a stacked microelectronic package
US9899353B2 (en) 2006-10-10 2018-02-20 Tessera, Inc. Off-chip vias in stacked chips
US9048234B2 (en) 2006-10-10 2015-06-02 Tessera, Inc. Off-chip vias in stacked chips
US8999810B2 (en) 2006-10-10 2015-04-07 Tessera, Inc. Method of making a stacked microelectronic package
US8476774B2 (en) 2006-10-10 2013-07-02 Tessera, Inc. Off-chip VIAS in stacked chips
JP2010534951A (ja) * 2007-07-27 2010-11-11 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
US8883562B2 (en) 2007-07-27 2014-11-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
KR101458538B1 (ko) 2007-07-27 2014-11-07 테세라, 인코포레이티드 적층형 마이크로 전자 유닛, 및 이의 제조방법
JP2010536171A (ja) * 2007-08-03 2010-11-25 テセラ・テクノロジーズ・ハンガリー・ケイエフティー 再生ウェーハを使用する積層型パッケージ
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8513794B2 (en) 2007-08-09 2013-08-20 Tessera, Inc. Stacked assembly including plurality of stacked microelectronic elements
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
JP2010016373A (ja) * 2008-06-30 2010-01-21 Headway Technologies Inc 積層チップパッケージの製造方法
US8647923B2 (en) 2009-04-06 2014-02-11 Canon Kabushiki Kaisha Method of manufacturing semiconductor device
JP2010245289A (ja) * 2009-04-06 2010-10-28 Canon Inc 半導体装置の製造方法
KR101089649B1 (ko) 2009-12-01 2011-12-06 삼성전기주식회사 금속적층판 및 이를 이용한 코어기판 제조방법
US8685837B2 (en) 2010-02-04 2014-04-01 Sharp Kabushiki Kaisha Transfer method, method for manufacturing semiconductor device, and semiconductor device
WO2011096265A1 (ja) * 2010-02-04 2011-08-11 シャープ株式会社 転写方法および半導体装置の製造方法並びに半導体装置
JP2012134231A (ja) * 2010-12-20 2012-07-12 Disco Abrasive Syst Ltd 積層デバイスの製造方法及び積層デバイス
JP2015233075A (ja) * 2014-06-10 2015-12-24 株式会社ディスコ 積層デバイスの製造方法
JP2020533200A (ja) * 2017-09-08 2020-11-19 ザール テクノロジー リミテッドＸａａｒ Ｔｅｃｈｎｏｌｏｇｙ Ｌｉｍｉｔｅｄ Ｍｅｍｓ装置の製造方法
JP7174752B2 (ja) 2017-09-08 2022-11-17 ザール テクノロジー リミテッド Ｍｅｍｓ装置の製造方法
CN112133667A (zh) * 2020-11-25 2020-12-25 武汉大学 一种微型器件转移装置及转移方法

Also Published As

Publication number Publication date
US20030060034A1 (en) 2003-03-27
EP1041624A1 (en) 2000-10-04
US6506664B1 (en) 2003-01-14
US6730997B2 (en) 2004-05-04
JP4906994B2 (ja) 2012-03-28

Similar Documents

Publication Publication Date Title
JP4906994B2 (ja) 極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法
US8383460B1 (en) Method for fabricating through substrate vias in semiconductor substrate
US5481133A (en) Three-dimensional multichip package
US8283207B2 (en) Methods for forming through-substrate conductor filled vias, and electronic assemblies formed using such methods
TWI392054B (zh) 用於三維電子模組之集體式製造的製程
KR100363375B1 (ko) 캐리어 기판상에 탑재된 집적 회로 디바이스 제조 방법
JP3895595B2 (ja) 背面接触により電気コンポーネントを垂直に集積する方法
US7691672B2 (en) Substrate treating method and method of manufacturing semiconductor apparatus
US5087585A (en) Method of stacking semiconductor substrates for fabrication of three-dimensional integrated circuit
TWI446419B (zh) 堆疊裝置的製造方法及裝置晶圓處理方法
IT201900006736A1 (it) Procedimenti di fabbricazione di package
CN105304613A (zh) 半导体器件和方法
JP2000500617A (ja) 垂直方向に集積された半導体素子及びその製法
JP2015035570A (ja) ポリマー誘電体内に埋め込まれる薄フィルムコンデンサ
CN104867865B (zh) 一种晶圆三维集成引线工艺
KR100593567B1 (ko) 유전체 절연부를 갖는 실리콘 세그먼트용 수직 상호접속 프로세스
KR102238309B1 (ko) 반도체 디바이스 및 그 제조 방법
US8871640B2 (en) Method of manufacturing semiconductor chip
JP4137328B2 (ja) ３次元半導体集積回路装置の製造方法
TW201336041A (zh) 用於電子元件之三維封裝之方法
EP1041620A2 (en) Method of transferring ultrathin substrates and application of the method to the manufacture of a multi-layer thin film device
WO2022095695A1 (zh) Mcm封装结构及其制作方法
CN115101514A (zh) 一种高密度3d堆叠扇出型封装结构及其制造工艺
KR20220161331A (ko) 가공된 템플릿들을 이용하여 금속 상호연결 층들을 형성하는 방법들 및 시스템들
US7351608B1 (en) Method of precisely aligning components in flexible integrated circuit module

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070323

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20070323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110125

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110425

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110525

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111220

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4906994

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term