JP2010534951A - 適用後パッド延在部を伴う再構成ウエハ積層パッケージング - Google Patents

適用後パッド延在部を伴う再構成ウエハ積層パッケージング Download PDF

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Abstract

前面（１１７）と、前面で露出される接点（２２）と、後面（１１８）と、前面と後面との間で延びる縁部（１８、２０）とをそれぞれが有する複数の垂直に積層されるマイクロ電子素子（１２、１２Ａ）を含むことができる積層マイクロ電子ユニットが提供される。接点と接続されるトレース（２４）は、マイクロ電子素子の縁部へ向けて前面に沿って延びてもよく、その場合、積層されたマイクロ電子素子のうちの少なくとも１つの後面がマイクロ電子ユニットの上面（９０）に隣接する。複数の導体（６６）がトレース（２４）からマイクロ電子素子の縁部に沿って上面（９０）へと延びてもよい。導体は、上面に隣接する少なくとも１つのマイクロ電子素子（１２Ａ）の後面（１１８）上にわたってユニット接点（７６）が位置するように該ユニット接点と導電接続されてもよい。

Description

［関連出願の相互参照］
この出願は、その開示内容が参照することにより本明細書に組み入れられる２００７年７月２７日に出願された米国特許仮出願第６０／９６２，２００号明細書の利益を主張する。
［発明の分野］
本出願の主題は、積層マイクロ電子素子から成るマイクロ電子パッケージまたはアセンブリに関し、例えば配列を成して配置される複数のマイクロ電子素子に対して同時に適用される処理によってマイクロ電子パッケージまたはアセンブリを製造する方法に関する。
半導体チップなどのマイクロ電子素子は、素子自体の内部電気回路に接続される接点が前面上に配置されて成る平坦な本体である。マイクロ電子素子は一般に基板と共にパッケージングされ、それにより、素子の接点に電気的に接続される端子を有するマイクロ電子パッケージまたはアセンブリが形成される。その後、パッケージまたはアセンブリは、パッケージデバイスが所望の性能基準に適合するかどうかを決定するために、検査器具に接続されてもよい。検査されると、パッケージは、更に大きな回路、例えばコンピュータや携帯電話などの電子製品の回路に接続されてもよい。
また、マイクロ電子パッケージまたはアセンブリは、ダイが依然としてウエハ形態を成す間に製造されるマイクロ電子部品のためのパッケージを与えるウエハレベルパッケージを含んでもよい。ウエハは、パッケージ構造を形成するために多くの更なるプロセスステップに晒され、その後、個々のダイを解放するためにダイスカットされる。ウエハレベル処理は、コスト節減の利点を与える場合がある。また、パッケージフットプリントがダイサイズと同一になることができ、それにより、ダイが最終的に付着されるプリント回路基板（ＰＣＢ）上の領域を非常に効率的に利用できる。これらの特徴の結果として、この様式でパッケージングされるダイは、一般に、ウエハレベルチップスケールパッケージ（ＷＬＣＳＰ）と称される。
空間を節約するため、特定の従来の構造は、積層された複数のマイクロ電子チップまたは素子をパッケージまたはアセンブリ内に有する。これにより、パッケージは、一緒に加えられる積層体内の全てのチップの全表面積よりも小さい表面積を基板上で占めることができる。この技術における開発努力は、信頼できる、または、薄い、または、検査可能なウエハレベルアセンブリ、または、経済的に製造されるウエハレベルアセンブリ、または、そのような特徴の組み合わせを有するウエハレベルアセンブリを形成することに焦点を合わせている。
本発明の一態様によれば、積層マイクロ電子アセンブリを製造するための方法が提供される。方法は、複数のサブアセンブリを設けることを含み、各サブアセンブリは再構成ウエハまたは再構成ウエハの一部である。再構成ウエハまたはウエハ部分のそれぞれは、前側と前側から離れた後側とを有するとともに、複数の離間するマイクロ電子素子を含んでもよく、各マイクロ電子素子は、前側で露出される前面と、前側で露出される接点と、後側に隣接する後面と、前面と後面との間で延びる縁部とを有する。各再構成ウエハは、マイクロ電子素子の後面上にわたって位置し且つ隣接するマイクロ電子素子の縁部間で延びる充填層を更に含んでもよい。
その後、各サブアセンブリの前側に複数のトレースが形成されてもよい。トレースは、接点からマイクロ電子素子の縁部を越えて延びてもよい。その後、マイクロ電子素子のうちの第１のマイクロ電子素子の厚さが例えば後側から適用される処理によって減少され、それにより、マイクロ電子素子の厚さが減少されてもよい。その後、サブアセンブリのうちの第２のサブアセンブリを第１のサブアセンブリと接合し、それにより、第２のサブアセンブリの前側が第１のサブアセンブリの後側と対向し、第２のサブアセンブリのマイクロ電子素子の前面が第１のサブアセンブリのマイクロ電子素子の後面と対向するようにすることができる。第２のサブアセンブリの後側から下方へ延びる少なくとも１つの開口にリード線が形成されてもよく、リード線は第１および第２のサブアセンブリのマイクロ電子素子のトレースに接続される。
本発明のそのような態様によれば、リード線を形成する前に、１つ以上の更なるサブアセンブリを第１および第２の更なるサブアセンブリと接合させ、それにより、そのような更なるサブアセンブリのそれぞれのマイクロ電子素子の前面が更なるサブアセンブリの下側に位置する各サブアセンブリ内のマイクロ電子素子の後面に対向させるようにすることができる。
本発明の他の態様によれば、積層マイクロ電子アセンブリを製造するための方法が提供される。そのような態様によれば、複数のサブアセンブリを設けることができ、各サブアセンブリは再構成ウエハまたは再構成ウエハの一部である。そのような再構成ウエハまたはウエハ部分のそれぞれは、前側と前側から離れた後側とを有するとともに、複数の離間するマイクロ電子素子を有してもよく、マイクロ電子素子は、前側で露出される前面と、前側で露出される接点と、後側に隣接する後面と、前面と後面との間で延びる縁部とを有する。そのような再構成ウエハのそれぞれは、接点からマイクロ電子素子の縁部を越えて延びる複数のトレースと、マイクロ電子素子の後面上にわたって位置し且つ隣接するマイクロ電子素子の縁部間で延びる充填層とを更に含んでもよい。
その後、後側に適用される処理により、サブアセンブリのうちの第１のサブアセンブリの厚さが減少され、それにより、第１のサブアセンブリ中のマイクロ電子素子の厚さが減少されてもよい。その後、サブアセンブリのうちの第２のサブアセンブリを第１のサブアセンブリと接合させ、それにより、第２のサブアセンブリの前側が第１のサブアセンブリの後側と対向し、第２のサブアセンブリのマイクロ電子素子の前面が第１のサブアセンブリのマイクロ電子素子の後面上にわたって位置して該後面と対向するようにしてもよい。
その後、第２のサブアセンブリの後側から下方へ延びる少なくとも１つの開口に、第１および第２のサブアセンブリのマイクロ電子素子のトレースに導電接続されるリード線が形成されてもよい。
本発明の他の態様によれば、積層マイクロ電子ユニットを製造するための方法が提供される。そのような方法によれば、複数のマイクロ電子素子が積層されて接合されてもよく、各マイクロ電子素子は、前面と、前面から離れる後面と、前面で露出される接点と、前面と後面との間で延びる縁部と、接点に接続されるトレースとを有し、トレースは前面に沿って縁部へ向けて延びる。マイクロ電子素子は、マイクロ電子素子のうちの少なくとも一部の前面が他のマイクロ電子素子の後面上にわたって位置して該後面と対向するように積層させることができる。その後、トレースから、マイクロ電子素子の縁部に沿って、積層マイクロ電子ユニット内のマイクロ電子素子のうちの少なくとも一部のマイクロ電子素子の後面上にわたって位置して該後面に隣接するユニット接点へと延びる複数の導体が形成されてもよい。
本発明の１つの態様によれば、ユニット接点は、積層マイクロ電子ユニット内の最も上側のマイクロ電子素子の後面上にわたって位置してもよい。
本発明の１つの態様によれば、積層マイクロ電子ユニットが提供されてもよく、該積層ユニットは、上面と、上面で露出されるユニット接点と、上面から離れた下面とを有する。本発明のそのような態様によれば、積層ユニットは、前面と、前面で露出される接点と、後面と、前面と後面との間で延びる縁部とをそれぞれが有する複数の垂直に積層されるマイクロ電子素子を含んでもよい。接点と接続されるトレースは、前面に沿ってマイクロ電子素子の縁部へと延びてもよく、積層されたマイクロ電子素子のうちの少なくとも１つの後面がマイクロ電子ユニットの上面に隣接する。複数の導体がトレースからマイクロ電子素子の縁部に沿って上面へと延びてもよい。導体は、積層されたマイクロ電子ユニットの上面に隣接する少なくとも１つのマイクロ電子素子の後面上にわたってユニット接点が位置するようにユニット接点と導電接続されてもよい。
本発明の１つ以上の態様によれば、ユニット接点のうちの一部が積層マイクロ電子ユニットの下面で露出されてもよい。ユニット接点のうちの１つ以上は、少なくとも１つのマイクロ電子素子の前面上の接点に接続されてもよく、そのような前面は下面に隣接する。
本発明の一態様によれば、第１および第２の垂直に積層されるマイクロ電子素子を含むことができる積層マイクロ電子ユニットが提供される。それぞれの積層マイクロ電子素子は、横方向を規定する前面と、前面から離れて延びる少なくとも１つの縁部と、前面で露出される接点と、接点から縁部へ向けて横方向に延びるトレースとを有し、第２のマイクロ電子素子の前面が少なくとも部分的に第１のマイクロ電子素子の前面上にわたって位置し、第２のマイクロ電子素子が第１のマイクロ電子素子の隣接する縁部から横方向に変位される少なくとも１つの縁部を有する。誘電体層がマイクロ電子素子の横方向に変位された縁部上にわたって位置してもよく、誘電体層は積層ユニットの縁部を規定する。リード線がマイクロ電子素子の前面でトレースに接続されてもよく、リード線は、マイクロ電子素子の縁部に沿ってユニット接点へと延びる。
本発明の更に特定の態様によれば、横方向に変位される縁部が第１の縁部である積層マイクロ電子ユニットが提供されてもよく、マイクロ電子素子の縁部は、第１の縁部が延びる第１の方向に対して垂直な第２の方向に延びる第２の縁部を含む。第１および第２のマイクロ電子素子のそれぞれは、第１および第２のマイクロ電子素子のうちの他方の隣接する第２の縁部から変位される少なくとも１つの第２の縁部を有してもよい。誘電体層は、マイクロ電子素子の第２の縁部上にわたって位置してもよく、第２のリード線は、誘電体層上にわたって位置するとともに、マイクロ電子素子の第２の縁部に沿ってユニット接点へと延びてもよい。
本発明の１つの態様によれば、積層マイクロ電子ユニットが提供される。そのようなマイクロ電子ユニットでは、第１および第２の垂直に積層されるマイクロ電子素子を設けることができ、その場合、第１の高さにある第１のマイクロ電子素子の少なくとも１つの第１の縁部は、第１の高さの上側に位置する第２の高さにある第２のマイクロ電子素子の対応する第１の縁部を越えて延びる。誘電体層が第１および第２のマイクロ電子素子の第１の縁部上にわたって位置してもよく、誘電体層は積層ユニットの第１の縁部を規定する。
本発明の特定の態様によれば、導電ビアが誘電体層を貫通して延びることができ、ビアはマイクロ電子素子の前面のトレースに接続される。
本発明の他の態様によれば、第１のマイクロ電子素子の前面が第２のマイクロ電子素子の前面または後面のうちの少なくとも一方の上にわたって位置するように第１および第２のマイクロ電子素子が垂直に積層される積層マイクロ電子ユニットが提供される。第１および第２のマイクロ電子素子の前面の幅または長さのうちの少なくとも一方が異なってもよい。誘電体層が第１および第２のマイクロ電子素子の第１の縁部上にわたって位置してもよい。リード線がマイクロ電子素子の前面のトレースに接続されてもよい。リード線が誘電体層上にわたって位置してもよく、また、リード線が積層ユニットの第１の縁部に沿って延びてもよい。
本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における一段階に係る、外周縁部で付着される複数のマイクロ電子素子を含むウエハまたはウエハの一部を示す平面図である。 図１Ａの１Ｂ−１Ｂ線に沿うウエハまたはウエハの一部の断面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における一段階を示す断面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における一段階を示す断面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における一段階を示す断面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における一段階を示す断面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における一段階を示す断面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における一段階を示す断面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における一段階を示す断面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における一段階を示す断面図である。 図８Ａの断面図に対応する製造段階に係る積層アセンブリの断片的な部分平面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における、図８Ａ〜図８Ｂに示される段階の後の段階を示す断面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における図８Ａ−Ｂに示される段階の後の段階を示す断面図である。 図１０Ａに示される実施形態の変形例に係る積層マイクロ電子ユニットを示す断面図である。 本発明の一実施形態に係る方法の一段階における積層アセンブリの断面図である。 図１０Ｃの断面図に対応する断片的な部分平面図であり、図１０Ｃの断面図は図１０Ｄの１０Ｃ−１０Ｃ線に沿う断面である。 本発明の一実施形態に係る積層マイクロ電子ユニットおよび該積層マイクロ電子ユニットの他の素子に対する外部相互接続の断面図である。 図２Ａ〜図１０Ａに示される本発明の実施形態の変形例に係る方法の一段階における積層アセンブリの断片的な部分平面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法における一連の連続する段階（Ａ）〜（Ｄ）を示す断面図を含む。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法の図１３の段階（Ｄ）の後の段階における積層アセンブリを示す断面図である。 本発明の一実施形態に係る積層マイクロ電子ユニットを製造する方法の図１４に示される段階の後の段階における積層アセンブリを示す断面図である。 図１３〜図１５に示される本発明の実施形態の変形例に係る積層アセンブリ内に含まれるマイクロ電子素子を示す断面図である。 本発明の実施形態のうちの１つ以上に係る積層マイクロ電子ユニットへの製造のための再構成ウエハを示す断片的な部分平面図である。
図１Ａ〜図１Ｃは、例えば半導体ウエハ上に設けられてもよいマイクロ電子素子の配列または配列の一部を示している。図１Ａは、ウエハ１０またはウエハの一部の平面図であって、複数のマイクロ電子素子１２、１２’（１２プライム符号）、１２”（１２ダブルプライム符号）を含んで、各マイクロ電子素子が長方形として示されている。図１Ａに見られるように、各マイクロ電子素子は並んで互いに隣接して位置される。ウエハは、円形ウエハの形状を成すことができる。以下では、参照を容易にするために、ウエハ１０またはウエハ部分が「ウエハ」と称される。ウエハ１０は、Ｘ軸およびＹ軸に沿って位置合わせされるマイクロ電子素子１２の多数の列を含んでもよい。ウエハ１０は、望ましい少数または多数の数を含む任意の数のマイクロ電子素子を含んでもよい。マイクロ電子素子は、半導体製造技術を使用して互いに一体に形成される。ウエハのマイクロ電子素子のそれぞれは一般に同じタイプのものである。マイクロ電子素子は、幾つかある想定し得るタイプの中で特に、メモリ機能、論理またはプロセッサ機能、または、論理機能とプロセッサ機能との組み合わせを有することができる。特定の例では、各マイクロ電子素子がフラッシュメモリを含む。例えば、各マイクロ電子素子を専用フラッシュメモリチップにすることができる。
図１Ａのウエハ１０は、上縁部１５、右縁部１３、左縁部１１、および下縁部１７を有する。図１Ｃは、ウエハ１０の左縁部１１および右縁部１３を示す線１Ｂ（図１Ａ）に沿うウエハ１０の側断面図である。また、図１Ｃは、ウエハ１０の各マイクロ電子素子が前面１４および反対側に面する後面１６も有することも示している。なお、図１Ｃにおいて、ウエハ１０の前面１４は、それが図中において下方を向くように反転されている。
図１Ａでは、３つのマイクロ電子素子１２、１２”および１２’がウエハ１０の真ん中の列に個別に付記されている。図１Ａのマイクロ電子素子１２を参照すると、各マイクロ電子素子は、第１の縁部１８、第２の縁部２０、第３の縁部１９、および第４の縁部２１を有する。マイクロ電子素子１２がウエハ１０の配列の依然として一部である場合には、１つのマイクロ電子素子１２の第１の縁部１８が第２の隣接するマイクロ電子素子１２の第２の縁部２０に当接する（あるいは、付着される）。同様に、１つのマイクロ電子素子１２の第３の縁部１９（図１Ａ）は、隣接するマイクロ電子素子の第４の縁部２１に付着される。したがって、図１Ａに示されるように、ウエハ部分１０の真ん中の列に位置されるマイクロ電子素子１２”は、４つの全ての縁部が、隣接するマイクロ電子素子と境を接する。マイクロ電子素子１２がウエハ１０から完全に分離される（例えばウエハから単離される）と、第１の縁部１８、第２の縁部２０、第３の縁部１９、および第４の縁部２１のそれぞれがマイクロ電子素子１２の前面１４（図１Ｃ）から後面１６（図１Ｃ）へと延びるのが分かる。
隣接するマイクロ電子素子が互いに接触するウエハ１０の部分は、個々のマイクロ電子素子を損傷させることなくウエハをカットすることができるソーイングレーンまたはストリップ２３および２５を形成する。例えば、図１Ｂに示されるように、マイクロ電子素子１２’の第２の縁部２０’は、マイクロ電子素子１２”の第１の縁部１８’と当接してソーイングレーン２３を形成する。同様に、ウエハ１０の全体にわたって、ソーイングレーン２３（図１Ａおよび図１Ｃに示される）は、マイクロ電子素子１２が互いに当接する部分に位置される。
図１Ｂのマイクロ電子素子１２”を参照すると、各マイクロ電子素子は、マイクロ電子素子１２のそれぞれの前面１４で露出される複数の接点２２”を含む。接点２２は、例えば、ウエハ製造設備において当初から形成されるようなマイクロ電子素子のボンドパッドまたはランドであってもよい。カットされていないウエハ１０の各マイクロ電子素子は、能動半導体デバイスおよび一般的には受動デバイスも配置されるデバイス領域２６（破線２７内の領域）を有する。また、各マイクロ電子素子は、デバイス領域２６の縁部を越えて配置される非デバイス領域も含み、この非デバイス領域には能動半導体デバイスまたは受動デバイスが配置されない。なお、デバイス領域２６の境界付けられた領域が図１Ｃに実線で示されている。
１つの積層アセンブリ製造実施形態において、複数の積層マイクロ電子素子を含むアセンブリは、複数のマイクロ電子素子を一括して同時に処理することによって製造される。また、配列の形態で配置されるマイクロ電子素子に関しては、そのようなマイクロ電子素子を含むオリジナルウエハの処理に類似する処理を同時に行なうことができる。図２Ａ〜図１０Ａは、第１の製造実施形態にしたがって積層マイクロ電子素子のパッケージまたはアセンブリを形成する方法における段階を示している。この実施形態では、オリジナル（最初の）ウエハ１０が最初に個々のマイクロ電子素子へと分離され、その後、個々のマイクロ電子素子のうちの選択された素子が更なる処理のためにキャリア層に対して配列の形態で付着される。この実施形態において、選択されたマイクロ電子素子の配列は、ウエハレベル処理技術にしたがって処理するためにその後に利用できる「再構成ウエハ」と見なすことができる。
図２は、ダイシングレーン２３および２５（図１Ａ）に沿ってウエハ１０を切断する、例えばソーイングするあるいはスクライビングすることによりオリジナルウエハ１０が個々のマイクロ電子素子１２へと分離される製造段階を示している。
図２Ａは、ダイシングレーン２３およびダイシングレーン２５（図１Ａ）に沿ってウエハ１０を切断する、例えばソーイングするあるいはスクライビングすることによりウエハ１０が個々のマイクロ電子素子１２へと分離される製造段階を示している。この段階中に得られる個々のマイクロ電子素子（図２Ｂ）から、マイクロ電子素子のうちの選択された素子１２、すなわち、良品ダイ（ｋｎｏｗｎ ｇｏｏｄ ｄｉｅ）が、それらの前面で接着キャリア１６０（図３）または接着界面を有する他のキャリア（図示せず）に付着される。図２Ｂは、良品ダイ１２ａおよび不良品ダイ１２ｂの決定を表わし、不良品ダイが更なる処理から排除される。
例えば、各マイクロ電子素子１２をキャリア１６０上の適切な位置に配置して、図３の断面図に示されるような第１の再構成ウエハ１１０を作り上げるマイクロ電子素子の層を形成するために、ピックアンドプレース工具を使用することができる。図示のように、再構成ウエハ１１０は、図２のダイシング（ソーイング）段階中に得られるマイクロ電子素子１２から選択された個々のマイクロ電子素子１２を含む。個々のマイクロ電子素子１２は、良品ダイと称され、各ダイの前面および該前面上の接点２２がキャリア１６０と対向する状態で接着剤１６２を使用してキャリア１６０に付着される。各マイクロ電子素子１２をキャリア１６０上の適切な位置に配置して再構成ウエハ構造９０を形成するためにピックアンドプレース工具を使用することができる。
オリジナルウエハ１０ではなく再構成ウエハを処理する利点は、それぞれの再構成ウエハを形成するマイクロ電子素子を個別に選択できるという点である。オリジナルウエハのマイクロ電子素子の一部が既知の品質または疑わしい不十分な品質または粗悪品質を有する場合には、それらのマイクロ電子素子を再構成ウエハへと処理する必要はない。むしろ、それらのマイクロ電子素子を再構成ウエハから除外して、再構成ウエハがより良い品質のマイクロ電子素子を含むようにすることができる。再構成ウエハの状態にするためのマイクロ電子素子の選択は、例えば、見た目の結果、機械的または電気的な検査、あるいは、オリジナルウエハ１０内におけるマイクロ電子素子の位置に基づく品質または期待品質の様々な基準に基づくことができる。特定の実施形態において、マイクロ電子素子は、実際には、それぞれのマイクロ電子素子を再構成ウエハ上の所定位置に配置する前に電気的に検査されてもよい。見た目、機械的または電気的な基準、あるいは他の基準に基づいてマイクロ電子素子が選択されるかどうかにかかわらず、再構成ウエハに含まれるように選択されるマイクロ電子素子を「良品（ｋｎｏｗｎ ｇｏｏｄ）」マイクロ電子素子または「良品ダイ」と称することができる。
マイクロ電子素子１２をキャリア１６０に付着した後、隣接するマイクロ電子素子間の再構成ウエハ１１０の空間１１４を満たす充填層１１６（図４）が形成される。また、充填層は、マイクロ電子素子１１２の後面１１８を覆ってもよい。充填層は様々な材料を含むことができる。充填層は、マイクロ電子素子と該素子に接続されてもよい。例えば後述する導体との間の絶縁を行なうために誘電体材料を含んでもよい。例えば、充填層は、二酸化ケイ素、窒化ケイ素を含んでもよい。酸化物、窒化物、または、特にＳｉＣＯＨなどのシリコンの他の誘電体化合物などの１つ以上の無機誘電体材料を含んでもよく、あるいは、有機誘電体を含んでもよく、有機誘電体のうちの幾つかが、特に、エポキシ、ポリイミド、熱可塑性物質、熱硬化性プラスチックなどの様々な高分子である。充填層は、例えばオーバーモールドパッケージチップの後面上および縁部上にわたって位置するオーバーモールドを形成するために一般に使用される封入体であってもよい。
その後、キャリア１６０を除去して、マイクロ電子素子の前面１１７とマイクロ電子素子１２’および１２”の接点２２’および２２”をそれぞれ含む接点２２とを露出させることができる。その後、接点２２のそれぞれからマイクロ電子素子の縁部１８’、２０’、１８”および２０”（図５）の少なくとも一部を超えておよび随意的に個々のマイクロ電子素子１２の縁部１９および２１（図１Ａ）を超えて外側へ延びるトレース２４が形成される。隣接するマイクロ電子素子１２’および１２”のトレース２４’および２４”は、隣接するマイクロ電子素子の縁部２０’および１８”間の位置で出会ってもよい。トレース２４’、２４”（図５）は、実際には、接点２２’と接点２２”との間で延びる単一のトレースを形成してもよい。しかしながら、トレースが実際に互いに接触する必要はない。
結果として得られる再構成ウエハ１３０（図５）は、マイクロ電子素子１２’、１２”が後面１１８と空間１１４とを覆うオーバーモールドまたは他の充填層１１６を有する再構成ウエハ１１０を含む。トレース２４、２４’、２４”および２４”’は、マイクロ電子素子の前面１１７に沿って接点２２（接点２２’、２２”などを含む）から延びる。マイクロ電子素子１２の前面１１７は、再構成ウエハの前側３１２に隣接している。マイクロ電子素子の後面１１８は、前側３１２から離れて配置され、再構成ウエハ１３０の後側１３４に隣接している。
後述する更なる処理を行なって積層マイクロ電子ユニットを形成する前に、前述したプロセスにしたがって複数の再構成ウエハ１３０を作成することができる。そのような更なる処理では、それぞれの再構成ウエハ１３０を「サブアセンブリ」と称することができる。これは、そのようなサブアセンブリを個別に製造した後に後述するように組み立てて処理することにより積層マイクロ電子ユニットを形成できるからである。図６は、第１のサブアセンブリ１３０の前側１３２がパッケージング層１４０、例えば無機材料または有機材料またはこれらの組み合わせを含んでもよい下側誘電体基板と接合される製造段階を示している。接着層１６２を使用して、サブアセンブリ１３０とパッケージング層１４０とを接合することができる。
その後、第１のサブアセンブリ１３０（図７）および該サブアセンブリ内のマイクロ電子素子１２の厚さを、そのようなサブアセンブリをその後側１３４から研削し、ラッピングし、または研磨してサブアセンブリ内の各マイクロ電子素子１２の厚さを減少させることにより小さくすることができる。その後、第１のサブアセンブリに類似する第２のサブアセンブリ１３０Ａを接着層１６２Ａを使用して第１のサブアセンブリに結合することができ、それにより、図７に示されるように、第２のサブアセンブリの前側１３２を第１のサブアセンブリの後側１３４に突き合わせる。第２のサブアセンブリのマイクロ電子素子１２Ａは、第１のサブアセンブリの対応するマイクロ電子素子１２と位置合わせされた状態で積層され、それにより、第２のサブアセンブリのマイクロ電子素子１２Ａの少なくとも一部が第１のサブアセンブリのマイクロ電子素子１２の後面１１８上にわたって直接に位置する。図８Ａ−図８Ｂに示される１つの実施形態では、第２のサブアセンブリ１３０Ａのマイクロ電子素子１２Ａの縁部１８が垂直方向６０（マイクロ電子素子１２の前面１１７に対して垂直な方向）で第１のサブアセンブリ１３０のマイクロ電子素子１２の対応する縁部１８と位置合わせされる。また、第２のサブアセンブリ１３０Ａのマイクロ電子素子１２Ａの縁部２０を第１のサブアセンブリのマイクロ電子素子１２の対応する縁部２０と垂直方向６０で位置合わせすることができる。同様な様式で、第２のサブアセンブリ１３０Ａのマイクロ電子素子１２Ａの縁部１９および２１（図１Ａ）を第１のサブアセンブリ１３０の対応するマイクロ電子素子１２のそれぞれの縁部１９および２１と垂直方向で位置合わせすることができる。
その後、例えば研削、ラッピング、または研磨によって第２のサブアセンブリの厚さが減少され、それにより、図８Ａに示されるように、第２のサブアセンブリのマイクロ電子素子１２Ａが減少された厚さを有する。結果として、図８Ｂの断片的な部分平面図において最も良く分かるように、各マイクロ電子素子１２Ａ上にわたって直接に位置する充填層１１６の誘電体材料を除去して、第２のサブアセンブリの隣接するマイクロ電子素子１２Ａの対向する縁部１８および２０間および対向する縁部１９および２１間にのみ充填層が残存するようにすることができる。また、図８Ｂにも描かれるように、第２のサブアセンブリのマイクロ電子素子１２Ａの縁部および下側に位置する第１のサブアセンブリのマイクロ電子素子１２の縁部は、積層アセンブリ３０のストリート１２３および１２５を該ストリート中に充填層１１６が配置される状態で規定するように位置合わせされる。図８Ｂにおいても分かるように、トレース２２は、各チップの縁部１８、１９、２０、２１を超えてマイクロ電子素子間のストリート１２３、１２５中へと外側に延びる。
その後、図９に示されるように、複数のチャンネル４６がストリートと位置合わせされた状態で積層アセンブリ３０中に切り込まれる。チャンネル４６は、図示されない機械的な切断器具を使用して形成できる。そのような機械的な切断器具の例は、その開示内容が参照することにより本明細書に組み入れられる米国特許第６，６４６，２８９号明細書および第６，９７２，４８０号明細書において見出すことができる。あるいは、レーザ穿孔技術を使用してチャンネルを形成することができる。チャンネル４６は、積層アセンブリ３０のマイクロ電子素子１２、１２Ａの第１の縁部１８と積層アセンブリの他のマイクロ電子素子１２、１２Ａの隣接する第２の縁部２０との間にある位置で積層アセンブリ３０に形成され得る。また、チャンネルは、マイクロ電子素子の第３の縁部１９（図８Ｂ）とそれに隣接するマイクロ電子素子１２、１２Ａの第４の縁部２１（図８Ｂ）との間の位置で形成されてもよい。チャンネル４６は、それぞれのサブアセンブリ１３０、１３０Ａのマイクロ電子素子１２、１２Ａの縁部に隣接するストリート内で下方へ延びる。
図９に示されるように、チャンネル４６は、それらが積層アセンブリ３０を完全に貫通して延びないように形成されてもよい。例えば、図９に示されるように、第１のサブアセンブリ１３０のマイクロ電子素子１２は互いに付着されたままである。これは、チャンネル４６が第１のサブアセンブリ１３０の下側に位置するキャリア層１４０を貫通して延びていないからである。しかしながら、チャンネル４６は、第１のサブアセンブリ１３０のトレース２４と接触するように十分深く延びる。同様に、チャンネル４６は、第１および第２のサブアセンブリ１３０、１３０Ａを接続する接着層１６２Ａを貫通して延びる。随意的に、チャンネルは、第１のサブアセンブリをキャリア層１４０に接続する下側接着層１６２を貫通して延びてもよい。チャンネル４６は傾斜壁４８、５０を有して示されているが、随意的に、これらの壁は、直線状、すなわち、互いに平行であってもよく、また、マイクロ電子素子１２の前面１１７によって規定される平面に対して垂直な方向に向けられてもよい。
チャンネル４６が積層アセンブリ３０に形成されると、リード線６６（図９）がチャンネル４６の壁４８、５０に形成されてもよい。リード線６６は、任意の適切な金属堆積技術、例えばスパッタリングまたは無電解メッキ、フォトリソグラフィ、および電気メッキ、あるいはこれらの任意の組み合わせを含むプロセスによって形成されてもよい。３次元フォトリソグラフィプロセスを使用して、例えばその開示内容が参照することにより本明細書に組み入れられる共有の米国特許第５，７１６，７５９号明細書に開示されるようにリード線の位置を規定してもよい。リード線６６は、チャンネル４６の壁に沿って延びて、それぞれの各サブアセンブリ１３０、１３０Ａのマイクロ電子素子１２、１２Ａのトレース２４と電気的に接触する。
図９に示される実施形態において、リード線６６は、該リード線がマイクロ電子素子１２Ａの後面１１８上にわたって位置するようにチャンネル４６の壁４８、５０を超えて延びる。リード線６６がチャンネル４６から離れた端部７５またはパッドを含んでもよく、該端部７５上に半田バンプ７４が配置されてもよい。各リード線６６は、マイクロ電子素子１２のトレース２４およびマイクロ電子素子１２Ａのトレース２４Ａの両方に対して、これらのトレース２４、２４Ａが位置合わせされて所与の壁、例えばチャンネル４６の壁４８で露出される結果として電気的に接続できる。
あるいは、各リード線６６は、チャンネルの壁、例えば壁４８で露出されるトレース２４、２４Ａのうちの一方だけと電気的に接続できる。そのような結果は、図９に示される特定の断面に対して異なる位置でシートに現われおよびシートから外れる異なる平面内にトレース２４、２４Ａを位置決めすることによって得られてもよい。例えば、図９に示されるようにトレース２４が見出される平面は、３次元で見たときにトレース２４が読者に更に近くなるように、トレース２４Ａが見出される平面からオフセットされてもよい。このとき、トレース２４と位置合わせされて接続されるリード線６６も、トレース２４Ａからオフセットされて、トレース２４Ａと接触されない。そのような実施形態において、この場合、それぞれのトレース２４、２４Ａは、マイクロ電子素子１２Ａの後面１１８上にわたって位置する位置へと壁４８または５０に沿って延びる異なるリード線６６に付着される。
図１０Ａに示されるように、チャンネル４６およびリード線６６を含む様々な導電素子が積層アセンブリ３０に形成された後、キャリア層１４０を積層アセンブリから分離して、積層アセンブリの隣接するマイクロ電子素子間に残存する任意の材料をカットしあるいは破壊することによって、個々のパッケージ８０が積層アセンブリ３０から切断されてもよい。このようにして、複数の積層された個々のマイクロ電子ユニット８０が得られる。この場合、それぞれの積層された個々のユニット８０は、上下に積層された複数のマイクロ電子素子を含む。あるいは、キャリア層１４０が所定位置に残存してもよく、また、その場合、キャリア層はチャンネル４６と位置合わせされて切断される。そのような場合は、キャリア層の一部が、結果として得られる個々の積層されたユニット８０のそれぞれに含められる。
図１０Ａにおいて更に見られるように、随意的にその上にバンプ７４が配置されるリード線の端部７５は、各マイクロ電子ユニット８０の上面９０でユニット接点７６として機能する。それぞれの積層マイクロ電子ユニット８０において、マイクロ電子素子１２、１２Ａのうちの少なくとも１つ以上は、積層ユニットの上面９０から離れて面する前面１１７と接点２２とを有する。
図１０Ｂは、４つのマイクロ電子素子４１２、４１２Ａ、４１２Ｂおよび４１２Ｃが積層されて成る個々の積層マイクロ電子ユニット４９０の一部を示す部分断面図であり、マイクロ電子素子は接着層１６２、１６２Ａおよび１６２Ｂを介して互いに接合される。更に多い数または更に少ない数の垂直に積層されたマイクロ電子素子をパッケージ内に含ませることができる。マイクロ電子素子の一部の前面４１７は、マイクロ電子ユニット４９０内の他のマイクロ電子素子の後面に対向することができる。例えば、図１０Ｂでは、マイクロ電子素子４１２Ａの前面４１７がマイクロ電子素子４１２の後面４１８と対向する。パッケージは、ユニット４９０の上面４９０上にわたって位置する上側ユニット接点として機能するリード線の端部４７５により、他の素子に対して外部から相互接続することができる。上側ユニット接点４７５はマイクロ電子素子４１２Ｃの後面４１８に隣接する。したがって、マイクロ電子素子４１２、４１２Ａの前面は、積層ユニットの上面４９０から離れて面する。
また、パッケージは、マイクロ電子ユニットの下面４９２で露出される下側ユニット接点４７６によって外部から相互接続され得る。下側ユニット接点４７６のそれぞれは、１つのマイクロ電子素子の１つのトレース４２４に対してのみ導電接続され、マイクロ電子ユニット内の他のマイクロ電子素子上のトレースに対して接続しなくてもよい。あるいは、下側ユニット接点４７６のそれぞれは、図１０Ｂに示される断面の面内で互いに位置合わせされる２つ、３つ、またはそれ以上の数のトレース４２４、４２４Ａ、４２４Ｂ、４２４Ｃに対して導電接続されてもよい。
再構成ウエハ（図１０Ｃ）の形成および接合によって積層パッケージを形成する前述したプロセスの変形例では、異なるサイズのマイクロ電子素子が積層アセンブリ８３０内で互いに接合される。図１０Ｃは、チャンネル４６（図９）が形成される製造段階の前の製造段階を示している。図１０Ｄは、図１０Ｂに対応する断片的な部分平面図であり、マイクロ電子素子８１２Ａおよび該マイクロ電子素子８１２Ａの下側に位置し且つアセンブリの垂直方向８４０でマイクロ電子素子８１２Ａと位置合わせされるマイクロ電子素子８１２の前面の方を見ている。図１０Ｃ〜図１０Ｄに示されるように、積層アセンブリの上側サブアセンブリ８３２Ａを形成するマイクロ電子素子８１２Ａの一部は、積層アセンブリの下側サブアセンブリ８３２のマイクロ電子素子８１２よりも大きいあるいは小さい寸法を有してもよい。したがって、図１０Ｄに示される例では、上側マイクロ電子素子８１２Ａの前面８１７Ａの長さ８３４’および幅８３６’の両方をそれが覆い被さる下側マイクロ電子素子８１２の前面８１７の長さ８３４および幅８３６よりも小さくすることができる。他の例では、積層アセンブリの垂直に位置合わせされたマイクロ電子素子８１２’および８１２Ａ’の前面８１７’、８１７Ａ’の長さおよび幅が同じであるが、これらの寸法は、積層アセンブリ８３０内の他のマイクロ電子素子の寸法と異なり、すなわち、該寸法よりも小さい。
本明細書中に記載される技術の多様性は、図１０Ｃ−１０Ｄに示される構造によって実証される。具体的には、マイクロ電子素子８１２上の接点８２２から外側へ延びるトレース８２４は、マイクロ電子素子８１２Ａ上の接点８２２Ａから外側へ延びるトレース８２４とは異なる長さを有することができる。これは、オーバーモールド層１１６（図４）を形成するプロセスが表面を残し、この表面上に異なる長さのトレースをその後の処理により形成できる（図５）からである。多くの変形例を成すことができ、それにより、例えば、上層のマイクロ電子素子は、下層のマイクロ電子素子よりも大きいサイズを有する。更なる他の例では、小さい寸法のチップを大きい寸法のチップ間に垂直に挟み込むことができ、あるいは、大きい寸法のチップを小さい寸法のチップ間に垂直に挟み込むことができる。
個々の積層アセンブリ８０、ユニット、またはパッケージ（図１１）は、パッケージ８０の前面２２０の半田バンプ７４を使用して、端子８４、８６および導電配線を有して成る相互接続素子２１０、例えば誘電体素子、基板、回路パネル、または他の素子に対して導電接続することができる。１つ以上の更なるマイクロ電子素子２３０を、パッケージ８０の後面２２２に付着させることができるとともに、相互接続素子の端子８４に対してボンドワイヤ８２により電気的に相互接続させることができる。そのようなマイクロ電子素子２３０は、積層パッケージ８０の機能を補う１つ以上の更なるマイクロ電子素子、例えばマイクロコントローラ等を含むことができ、あるいは、アセンブリの１つ以上のマイクロ電子素子１１２、１１２Ａ、１１２Ｂまたは１１２Ｃに伴う問題がある場合にはそのようなマイクロ電子素子に代わる１つ以上の冗長素子を含むことができる。特定の実施形態において、個々の積層アセンブリまたはユニット８０は、幾つかあるアセンブリの中で特にマイクロプロセッサおよびＲＦユニット内に組み込まれてもよい。１つ以上の積層ユニット８０は、フラッシュメモリまたはダイナミックランダムアクセスメモリ（ＤＲＡＭ）ユニットなどの特定のタイプのマイクロ電子素子を組み込んでいてもよく、また、メモリモジュールやメモリカード等を含む様々なユニット内に組み込まれてもよい。積層ユニット８０を相互接続素子に対して実装して相互接続するための他の典型的な構成は、その開示内容が参照することにより本明細書に組み入れられる２００７年４月１３日に出願された共有の米国特許出願第１１／７８７，２０９号明細書に示されて説明されている。例えば、積層ユニット８０は、その前面が相互接続素子と下向きで対向するあるいは相互接続素子から離れて上方に面する状態で実装することができる。また、１つ以上の更なるマイクロ電子素子を図１１に示されるように表を上にしてあるいは表を下にして実装し、それにより、接点を支持する面が積層ユニット８０に対してフリップチップ実装されるようにすることができる。例えば組み入れられた米国特許出願第１１／７８７，２０９号明細書に示されるように、様々な組み合わせおよび形態が可能である。
図１２は前述した実施形態の変形例を示す断片的な部分平面図であり、この場合、積層アセンブリ３０（図８）を形成した後、積層マイクロ電子素子１２、１２Ａの両方のトレース２４、２４Ａの全てを露出させるチャンネルを形成するステップが省かれる。その代わり、一連の個々の開口２２８が、ストリート２１８、２２０と位置合わせされた状態でそれぞれのマイクロ電子素子の縁部間に形成される。前述した実施形態で形成されるチャンネル４６（図９）とは異なり、それぞれの開口２２８は、それぞれの各マイクロ電子素子の単一のトレース２２４だけを露出させるにすぎない。図１２に示されるように、２つの隣接するマイクロ電子素子２１２の接点に接続されるトレース２２４は、２つの隣接するマイクロ電子素子間にある１つの開口２２８内で露出される。図１２に示される積層アセンブリ３０では、同じサブアセンブリのマイクロ電子素子に接続される複数のトレース２２４を単一の開口２２８内で露出させることができる。これに代えてあるいはこれに加えて、積層アセンブリのそれぞれのサブアセンブリ１３０、１３０Ａ（図７）に接続される複数のトレース２２４を単一の開口２２８内で露出させることができる。しかしながら、開口２２８は、個々のそれぞれのマイクロ電子素子のたった１つのトレースがそれぞれの開口２２８内で露出されるように形成することができる。
リード線とトレース２２４のうちの個々のトレースに接続される外部ユニット接点とを形成するために、積層アセンブリの全ての開口２２８を同時に導体で満たして、各マイクロ電子素子の単一のトレースに接続される導電ビアを形成することができる。例えば、一次金属を堆積させることにより、例えばスパッタリングまたは無電解堆積を行なった後、結果として得られる構造体を電気メッキすることにより、開口を金属で満たして導電ビアを形成することができる。電気メッキステップにより堆積された金属の一部は、マイクロ電子素子の後面上にわたって位置する層を形成してもよい。そのような金属層をマイクロ電子素子の後面から除去し、それにより、各開口２２８内で露出される個々の導電ビアの表面を残すことができる。あるいは、マイクロ電子素子２１２の後面上にわたって位置する金属層を、ビアからマイクロ電子素子２１２の後面上にわたって位置する場所へ向けて延び且つ図９のマイクロ電子素子１２Ａの後面１１８上にわたって位置するリード線６６に類似する個々のリード線へとフォトリソグラフィによりパターニングすることができる。その後、図９に関連して先に図示して説明したように、球である導電バンプ、例えば半田バンプがリード線の端部に形成されてもよい。
特定の実施形態では、積層アセンブリの開口２２８を満たして、後面上にわたって位置するリード線を形成するために、金属複合体をステンシル印刷によってあるいはスクリーン印刷によって堆積させることができる。その後、積層アセンブリを加熱して、金属複合体を硬化させることができる。同時に、リード線を形成する堆積プロセスと同じ堆積プロセスによって開口を満たすことができ、あるいは、リード線を形成するプロセスと異なる時間または異なるプロセスで開口を満たすことができる。金属複合体は、例えば、エポキシ−半田組成体などの金属充填ペースト、銀充填ペースト、または誘電体、例えば金属粒子が取り込まれた高分子成分を有する他の流動性組成体を含むことができる。リード線を形成するプロセスを付加的に行なうことができる。この場合、スクリーンまたはステンシルを介して金属複合体を積層アセンブリ上に印刷することによりリード線を形成することができる。
図１３〜図１６は、前述した実施形態（図２Ａ〜１０Ａ）の変形例に係る、複数のマイクロ電子素子を含む積層アセンブリを製造する方法を示している。図１３は、製造方法の連続する段階を示す一連の断面図（Ａ）〜（Ｄ）を含んでいる。図１３の段階（Ａ）では、先に図示（図５）して説明したような再構成ウエハ１３０が接着層１６２を用いてキャリア１６０に結合され、それにより、図６に示される構造に類似する構造が形成される。再構成ウエハはマイクロ電子素子３１２の前面３１７を用いて結合され、該前面上の接点２２および該接点から延びるトレース２４がキャリア１６０に隣接する。トレースは、例えば各マイクロ電子素子の縁部のうちの１つあるいは一部のみ、例えば縁部２０のみを超えて延びるようになっていてもよい。
その後、段階（Ｂ）に示されるように、再構成ウエハは、例えばマイクロ電子素子３１２の後面３１８から再構成ウエハ１３０をラッピングし、研削し、または、研磨することで各マイクロ電子素子３１２および誘電体層１１６の厚さを減少させることによって再構成ウエハ３１０を形成するように薄くされる。
再構成ウエハ１３０を所望の厚さまで薄くした後、第２の再構成ウエハ１３０Ａが、マイクロ電子素子３１２Ａの前面３１７を第１の再構成ウエハ３１０のマイクロ電子素子３１２の後面３１８と対向させた状態で、（接着層１６２Ａにより）第１の再構成ウエハ３１０に結合される（段階（Ｃ））。第２の再構成ウエハ３１０Ａは、第２の再構成ウエハ１３０Ａのマイクロ電子素子３１２Ａの縁部３４０Ａが第１の再構成ウエハ１３０の縁部３４０から横方向３６０にオフセットされる位置３５０Ａに現われるように、第１の再構成ウエハに対して結合される。したがって、第２の再構成ウエハのマイクロ電子素子３１２Ａを上層マイクロ電子素子と称し、第１の再構成ウエハ３１０のマイクロ電子素子３１２を下層マイクロ電子素子と称すると、それぞれの上層マイクロ電子素子３１２Ａは、それが結合される下層マイクロ電子素子３１２の領域と重なり合う領域を有する。それぞれの上層マイクロ電子素子３１２Ａは、下層マイクロ電子素子３１２の縁部３４０から横方向３６０に変位される縁部３４０Ａを有する。垂直に隣り合って重なるマイクロ電子素子の縁部間の横方向オフセット距離は、例えば、数ミクロン〜数十ミクロン以上の範囲となり得る。
引き続いて図１３を参照すると、段階（Ｄ）は、前述した（図１３、段階（Ｂ））ような様式で第２の再構成ウエハ１３０Ａを薄くして再構成ウエハ３１０Ａを形成した後の構造を示している。その後、図１３の段階（Ｃ）および（Ｄ）に関して示されるサブプロセスが繰り返されて、マイクロ電子素子３１２Ｂを含む第３の再構成ウエハ３１０Ｂと、マイクロ電子素子３１２Ｃを含む第４の再構成ウエハ３１０Ｃとが形成され、それにより、図１４に示される積層アセンブリ３３０が形成される。図１５に示されるように、その後、隣接する素子間に切り欠き３４６がカットされ、各再構成ウエハ３１０、３１０Ａ、３１０Ｂおよび３１０Ｃのマイクロ電子素子の前面上に配置されるトレースの縁部が露出される。
このような様式で積層アセンブリを形成する利点は、リード線３６６の形成に関してプロセス公差が向上し得るという点である。積層アセンブリにおいて重なり合うそれぞれのマイクロ電子素子のその下側に位置するマイクロ電子素子に対する横方向変位は、各切り欠き３４６の側壁に傾斜を形成できるようにする。横方向変位を増大させることにより、各切り欠き３４６の側壁を更に大きく、すなわち垂直線からより大きな角度で傾斜させることができる。本明細書において、「垂直」とは、マイクロ電子素子、例えば素子３１２の接点支持面によって規定される平面に対して垂直な角度として定められる。壁の大きい傾斜にもかかわらず、例えばカッティングまたはレーザ穿孔によって行なわれる切り欠き作業は、トレースの縁部をそのようなトレースの長さが限られている場合であっても露出させる。
図１６は、前述した実施形態（図１５）の変形例の積層アセンブリの１つの再構成ウエハ３１０のマイクロ電子素子３１２を示す平面図である。図１６に示されるように縁部３４０および３４２に隣接して接点パッドをマイクロ電子素子３１２に設ける場合、縁部３４２のパッド間でマイクロ電子素子３１２の第３の縁部３４４を超えて外側に延びる更なるトレース３２６を含む再分配層を設けることができる。積層アセンブリ３３０（図１４）を形成すると、連続的に積層される再構成ウエハ３１０、３１０Ａ、３１０Ｂおよび３１０Ｃのそれぞれの重なり合うマイクロ電子素子の縁部３４４を下層マイクロ電子素子の縁部３４４から方向３６２にオフセットさせることもできる。このようにすると、重なり合うマイクロ電子素子の第３の縁部３４４に沿ってトレース３２８を露出させるチャンネルにリード線を形成することができ、またそのようなリード線に関してプロセス公差を向上させることもできる。
前述した実施形態の特定の変形例では、外側に延びるトレース５２４が形成される製造段階で、再構成ウエハの各マイクロ電子素子５１２の前面５１７上に位置合わせ形態部（alignment features）５６０、５６２（図１７）を形成することができる。位置合わせ形態部（alignment features）は、トレースを形成する同じ処理によってトレース５２４と同時に金属から形成することができる。そのような処理については図５に関連して先に図示して説明した。あるいは、位置合わせ形態部は、トレースを形成する処理と異なる処理によって形成することができる。他の方法では、トレースを形成するために使用される処理ステップと同じ処理ステップの全てを使用して、あるいは、再分配トレースを形成するために使用される処理ステップと異なる少なくとも１つの処理ステップを行なうことにより、位置合わせ形態部を形成することができる。
異なる処理によって位置合わせ形態部が形成される場合には、位置合わせ形態部がトレース５２４中に含まれない材料を含んでもよい。同様に、トレース５２４は、位置合わせ形態部中に含まれない材料、例えば金属を含んでもよい。随意的に、位置合わせ形態部は、位置合わせ形態部を照明するために使用される光源、例えば赤外線源の波長を特に反射する材料を含むように形成されてもよい。
位置合わせ形態部は、各マイクロ電子素子５１２の縁部を区別できるようにするとともに、各マイクロ電子サブアセンブリの位置合わせを２つの寸法内で容易にするために、２つ以上のタイプの形態部、例えば、閉じられた形態部５６０と、開放した形態部５６２とを含んでもよい。位置合わせ形態部５６０、５６２は、該位置合わせ形態部が各マイクロ電子素子５１２の縁部を越えて延びないように各下層マイクロ電子素子５１２の領域と位置合わせされてもよい。あるいは、一部のあるいは全ての位置合わせ形態部、例えば形態部５６０’は、位置合わせ形態部がマイクロ電子素子５１２の縁部を越えて延びるようにマイクロ電子素子５１２の領域と部分的にのみ位置合わせされてもよい。他の変形例では、マイクロ電子素子５１２’に関して示されるように、位置合わせ形態部５６０”および５６２”は、マイクロ電子素子５１２’の縁部５１８’、５１９’を超えて位置する場所に配置される。そのような位置合わせ形態部５６０”、５６２”は、後に形成されるチャンネル４６（図９）が占める領域と完全にあるいは部分的に位置合わせされてもよい。このようにすると、位置合わせ形態部を設けることができると同時に、マイクロ電子素子においてコンパクトなレイアウトを達成できる。
第１のマイクロ電子サブアセンブリ１３０の前面５１７の位置合わせ形態部５６０、５６２は、先に図示して説明したようなプロセス（図７）でサブアセンブリ１３０に対して次のサブアセンブリ１３０Ａを組み付ける際に、サブアセンブリ１３０のマイクロ電子素子１２の後面の上側に配置される器具によって照明されて検出されてもよい。これに代えてあるいはこれに加えて、第１のマイクロ電子サブアセンブリ１３０の前面５１７の位置合わせ形態部５６０、５６２および第２のマイクロ電子アセンブリ１３０Ａの類似の位置合わせ形態部は、キャリア層１４０（図７）の下側で且つ第１のサブアセンブリ１３０のマイクロ電子素子１２の前面の下側に配置される器具によって照明されて検出されてもよい。そのような場合は、キャリア層１４０（図７）は、キャリア層１４０の厚さを通過する光によって十分な照明を可能にする光透過特性を有していなければならない。
本明細書では、本発明を特定の実施形態に関して説明してきたが、これらの実施形態が本発明の原理および用途の単なる例示であることは言うまでもない。したがって、添付の特許請求の範囲によって定められる本発明の思想および範囲から逸脱することなく、これらの例示的な実施形態に対して多くの変更を成すことができ、また他の構成を想起できることは言うまでもない。

Claims (39)

  1. 積層マイクロ電子アセンブリを製造する方法において、
    ａ）複数のサブアセンブリを設けるステップであって、各サブアセンブリが、再構成ウエハまたは再構成ウエハの一部であり、前側と前記前側から離れた後側とを有するとともに、複数の離間するマイクロ電子素子を含み、マイクロ電子素子が、前記前側で露出される前面と、前記前側で露出される接点と、前記後側に隣接する後面と、前記前面と後面との間で延びる縁部とを有し、各サブアセンブリが、マイクロ電子素子の前記後面上にわたって位置し且つ隣接するマイクロ電子素子の前記縁部間で延びる充填層を更に含む、ステップと、
    ｂ）各サブアセンブリの前記前側に複数のトレースを形成するステップであって、前記トレースが前記接点から前記マイクロ電子素子の縁部を越えて延びる、ステップと、
    ｃ）前記サブアセンブリのうちの第１のサブアセンブリの厚さを前記後側から減少させて、第１のサブアセンブリ中の前記マイクロ電子素子の厚さを減少させるステップと、
    ｄ）サブアセンブリのうちの第２のサブアセンブリを前記第１のサブアセンブリと接合し、それにより前記第２のサブアセンブリの前記前側が前記第１のサブアセンブリの前記後側と対向し、前記第２のサブアセンブリのマイクロ電子素子の前記前面が前記第１のサブアセンブリのマイクロ電子素子の後面と対向するようにするステップと、
    ｅ）前記第２のサブアセンブリの前記後側から下方へ延びる少なくとも１つの開口にリード線を形成するステップであって、前記リード線が前記第１および第２のサブアセンブリの前記マイクロ電子素子の前記トレースに接続される、ステップと、
    を含む方法。
  2. 前記第１のサブアセンブリの前記マイクロ電子素子は、第１のサブアセンブリ中の各マイクロ電子素子が前記前面と後面との間で約５０ミクロン未満の厚さに達するまで薄くされる、請求項１に記載の方法。
  3. 前記第１のサブアセンブリの前記マイクロ電子素子は、第１のサブアセンブリ中の各マイクロ電子素子が前記前面と後面との間で約１５ミクロン以下の厚さに達するまで薄くされる、請求項２に記載の方法。
  4. 前記マイクロ電子素子のうちの少なくとも１つがフラッシュメモリを含む、請求項１に記載の方法。
  5. 前記マイクロ電子素子のそれぞれがフラッシュメモリを含む、請求項４に記載の方法。
  6. 請求項１に記載の方法を含む積層マイクロ電子ユニットを形成する方法であって、ステップ（ｅ）の後に、隣接するマイクロ電子素子の縁部間で前記積層マイクロ電子アセンブリを複数の積層マイクロ電子ユニットへと切断するステップを更に含み、各ユニットは、前記第１および第２のサブアセンブリのそれぞれからのマイクロ電子素子と、前記マイクロ電子素子のトレースに接続されるリード線とを含む、方法。
  7. 前記トレースは、前記接点と位置合わせされる開口を有する不動態層に沿って延びる、請求項１に記載の方法。
  8. 前記第２のサブアセンブリを前記後側から薄くして、前記リード線を形成する前に第２のサブアセンブリ中の前記マイクロ電子素子の厚さを減少させるステップを更に含む、請求項１に記載の方法。
  9. ステップ（ｅ）は、前記マイクロ電子素子の隣接する縁部間で延びる複数のチャンネルを形成することを含む、請求項１に記載の方法。
  10. 前記リード線の少なくとも一部は、チャンネルのうちの１つの壁に沿って平行な経路を成して延びる、請求項９に記載の方法。
  11. ステップ（ｅ）は、マイクロ電子素子の隣接する縁部間に複数の離間する開口を形成するとともに、前記離間する開口内にリード線を形成することを含み、各リード線が単一の接点に接続される、請求項１に記載の方法。
  12. 少なくともステップ（ｃ）の前に、前記充填層がマイクロ電子素子の後面を覆う、請求項１に記載の方法。
  13. ステップ（ｃ）の前に、素子を前記第１のアセンブリの前側に付着するステップを更に含む、請求項１に記載の方法。
  14. 前記物品がパッケージング層を含む、請求項１３に記載の方法。
  15. 前記パッケージング層は、前記接点を前記第１のサブアセンブリの前記前側から電気的に絶縁する、請求項１４に記載の方法。
  16. 前記サブアセンブリのうちの第３のサブアセンブリを前記第２のサブアセンブリと接合し、それにより、前記第３のサブアセンブリの前記前側が前記第２のサブアセンブリの前記後側と対向するようにするステップを更に含み、ステップ（ｅ）は、前記第３のサブアセンブリの前記マイクロ電子素子の前記トレースに接続されるリード線を形成することを含む、請求項８に記載の方法。
  17. 前記第３のサブアセンブリをその後側から研削して、第３のサブアセンブリ中のマイクロ電子素子の厚さを減少させるステップと、前記サブアセンブリのうちの第４のサブアセンブリを前記第３のサブアセンブリと接合し、それにより、前記第４のサブアセンブリの前記前側が前記第３のサブアセンブリの前記後側と対向するようにするステップとを更に含み、ステップ（ｅ）は、前記第４のサブアセンブリの前記マイクロ電子素子の前記トレースに接続されるリード線を形成することを含む、請求項１６に記載の方法。
  18. ステップ（ｂ）の前に、前記第１のサブアセンブリの前記マイクロ電子素子の厚さは、前記第１のサブアセンブリ中へのそれらの組み込み前において前記マイクロ電子素子が得られるウエハの厚さとほぼ同じである、請求項１に記載の方法。
  19. 前記第２のサブアセンブリを研削する前記ステップの前に、前記第２のサブアセンブリの前記マイクロ電子素子の前記厚さは、前記第２のサブアセンブリ中へのそれらの組み込み前において前記マイクロ電子素子が得られるウエハの厚さとほぼ同じである、請求項８に記載の方法。
  20. 積層マイクロ電子アセンブリを製造する方法において、
    ａ）複数のサブアセンブリを設けるステップであって、各サブアセンブリが、再構成ウエハまたは再構成ウエハの一部であり、前側と前記前側から離れた後側とを有するとともに、複数の離間するマイクロ電子素子を含み、マイクロ電子素子が、前記前側で露出される前面と、前記前側で露出される接点と、前記後側に隣接する後面と、前記前面と後面との間で延びる縁部とを有し、各サブアセンブリが、前記接点から前記マイクロ電子素子の前記縁部を越えて延びる複数のトレースと、前記マイクロ電子素子の後面上にわたって位置し且つ隣接するマイクロ電子素子の前記縁部間で延びる充填層とを更に含む、ステップと、
    ｂ）前記サブアセンブリのうちの第１のサブアセンブリの厚さを前記後側から減少させて、第１のサブアセンブリ中の前記マイクロ電子素子の厚さを減少させるステップと、
    ｃ）前記サブアセンブリのうちの第２のサブアセンブリを前記第１のサブアセンブリと接合し、それにより、前記第２のサブアセンブリの前記マイクロ電子素子の前記前面が前記第１のサブアセンブリの前記マイクロ電子素子の前記後面上にわたって位置して対向するようにするステップと、
    ｄ）前記第２のサブアセンブリの前記後側から下方へ延びる少なくとも１つの開口にリード線を形成するステップであって、前記リード線が前記第１および第２のサブアセンブリの前記マイクロ電子素子の前記トレースに導電接続される、ステップと、
    を含む方法。
  21. 前記充填層が高分子を含む、請求項２０に記載の方法。
  22. ステップ（ａ）は、隣接するマイクロ電子素子の前記縁部が少なくとも所定の間隔だけ離間されるように複数の個々のマイクロ電子素子の前記前面をキャリア層に一時的に接合することを含む、請求項２０に記載の方法。
  23. ステップ（ａ）は、少なくとも隣接する接合されたマイクロ電子素子の縁部間の空間内へ有機材料を流し込むことによって前記充填層を形成することを更に含む、請求項２２に記載の方法。
  24. ステップ（ａ）は、充填層を形成した後に前記トレースを形成することを更に含む、請求項２３に記載の方法。
  25. 前記第１のサブアセンブリの前記マイクロ電子素子の前記前面は、前記第２のサブアセンブリの前記マイクロ電子素子の前記前面の対応する寸法とは異なる少なくとも１つの寸法を有する、請求項２０に記載の方法。
  26. 前記第１のサブアセンブリの所与のマイクロ電子素子の前面は、前記第１のサブアセンブリの他のマイクロ電子素子の前面の対応する寸法とは異なる少なくとも１つの寸法を有する、請求項２０に記載の方法。
  27. 前記積層されたアセンブリ内の垂直に積層された一対のマイクロ電子素子の前面が少なくともほぼ同じ寸法を有する、請求項２６に記載の方法。
  28. 各アセンブリが前側に隣接する位置合わせ形態部を更に含む、請求項２０に記載の方法。
  29. 前記位置合わせ形態部および前記トレースは、前側で露出される金属層から成る要素である、請求項２８に記載の方法。
  30. ステップ（ｄ）は、前記第２のサブアセンブリのマイクロ電子素子の縁部が前記第１のサブアセンブリのマイクロ電子素子の縁部に対して横方向に変位されるように前記第２のサブアセンブリを前記第１のサブアセンブリに対してそれと垂直に位置合わせした状態で接合することを含み、ステップ（ｅ）で形成される前記開口は、垂直に積層されるマイクロ電子素子の横方向に変位される縁部に隣接する前記トレースを露出させる傾斜壁を有する、請求項２０に記載の方法。
  31. 前記横方向が第１の横方向であり、各マイクロ電子素子の前記縁部が第１の縁部と前記第１の縁部に対して垂直な第２の縁部とを含み、ステップ（ｄ）は、前記第２のサブアセンブリのマイクロ電子素子の前記第２の縁部が前記第１のサブアセンブリのマイクロ電子素子の第２の縁部に対して第２の横方向に更に変位されるように前記第２のサブアセンブリを前記第１のサブアセンブリに対してそれと垂直に位置合わせした状態で接合することを含み、前記第２の横方向が前記第１の横方向に対して垂直であり、前記方法は、前記第２の縁部に隣接する第２のトレースを露出させる傾斜壁を有する第２の開口を形成するステップと、前記第２のトレースに接続されるリード線を形成するステップとを更に含む、請求項３０に記載の方法。
  32. 積層マイクロ電子ユニットを製造する方法において、
    ａ）複数のマイクロ電子素子を積層して接合するステップであって、各前記マイクロ電子素子が、前面と、前記前面から離れる後面と、前記前面で露出される接点と、前記前面と前記後面との間で延びる縁部と、前記接点に接続されて前記前面に沿って前記縁部へ向けて延びるトレースとを有し、前記マイクロ電子素子のうちの少なくとも一部の前記前面が他のマイクロ電子素子の前記後面上にわたって位置して前記後面と対向する、ステップと、
    ｂ）前記トレースから、前記マイクロ電子素子の前記縁部に沿って、前記少なくとも一部のマイクロ電子素子のマイクロ電子素子の後面上にわたって位置して前記後面に隣接するユニット接点へと延びる複数の導体を形成するステップと、
    を含む方法。
  33. 前記複数のマイクロ電子素子のそれぞれは、配列を成して配置される複数のマイクロ電子素子を含むマイクロ電子サブアセンブリ中に含められ、ステップ（ａ）は、複数の前記マイクロ電子サブアセンブリを積層して接合するとともに、前記サブアセンブリ中の積層されたマイクロ電子素子の縁部間で延びる複数の開口を形成することを含む、請求項３２に記載の積層マイクロ電子ユニットを製造する方法。
  34. 上面と、前記上面で露出されるユニット接点と、前記上面から離れた下面とを有する積層マイクロ電子ユニットにおいて、
    ａ）前面と、後面と、前記前面で露出される接点と、前記前面と前記後面との間で延びる縁部と、前記接点に接続されて前記前面に沿って前記縁部へと延びるトレースとをそれぞれが有する複数の垂直に積層されるマイクロ電子素子であって、積層されたマイクロ電子素子のうちの少なくとも１つの後面がマイクロ電子ユニットの上面に隣接する、複数の垂直に積層されるマイクロ電子素子と、
    ｂ）前記トレースから前記マイクロ電子素子の前記縁部に沿って上面へと延びる複数の導体であって、前記上面に隣接する前記少なくとも１つのマイクロ電子素子の前記後面上にわたって前記ユニット接点が位置するようにユニット接点と導電接続される、複数の導体と、
    を備える積層マイクロ電子ユニット。
  35. 前記下面で露出される少なくとも幾つかのユニット接点を更に備え、前記ユニット接点は、前記下面に隣接する少なくとも１つのマイクロ電子素子の前面上の接点に接続される、請求項３２に記載の積層マイクロ電子ユニット。
  36. 積層マイクロ電子ユニットにおいて、
    第１および第２の垂直に積層されるマイクロ電子素子であって、それぞれの積層マイクロ電子素子が、横方向を規定する前面と、前記前面から離れて延びる少なくとも１つの縁部と、前記前面で露出される接点と、前記接点から前記縁部へ向けて延びるトレースとを有し、前記第２のマイクロ電子素子の前記前面が少なくとも部分的に前記第１のマイクロ電子素子の前記前面上にわたって位置し、前記第２のマイクロ電子素子が前記第１のマイクロ電子素子の隣接する縁部から前記横方向に変位される少なくとも１つの縁部を有する、第１および第２の垂直に積層されるマイクロ電子素子と、
    前記マイクロ電子素子の前記横方向に変位された縁部上にわたって位置し、前記積層ユニットの縁部を規定する前記誘電体層と、
    前記マイクロ電子素子の前面でトレースに接続され、前記マイクロ電子素子の前記縁部に沿ってユニット接点へと延びるリード線と、
    を備える、積層マイクロ電子ユニット。
  37. 前記横方向に変位される縁部が第１の方向に延びる第１の縁部であり、前記マイクロ電子素子の前記縁部は、前記第１の方向に対して垂直な第２の方向に延びる第２の縁部を含み、前記第１および第２のマイクロ電子素子のそれぞれは、前記第１および第２のマイクロ電子素子のうちの他方の隣接する第２の縁部から横方向に変位される少なくとも１つの第２の縁部を有し、前記誘電体層は、前記マイクロ電子素子の前記第２の縁部上にわたって位置するとともに、前記マイクロ電子素子の前記第２の縁部に沿ってユニット接点へと延びる、請求項３４に記載の積層マイクロ電子ユニット。
  38. 積層マイクロ電子ユニットにおいて、
    第１および第２の垂直に積層されるマイクロ電子素子であって、第１の高さにある前記第１のマイクロ電子素子の少なくとも１つの第１の縁部が、前記第１の高さの上側に位置する第２の高さにある前記第２のマイクロ電子素子の対応する第１の縁部を越えて延びる、第１および第２の垂直に積層されるマイクロ電子素子と、
    前記第１および第２のマイクロ電子素子の前記第１の縁部上にわたって位置し、前記積層ユニットの第１の縁部を規定する誘電体層と、
    前記誘電体層を貫通して延び、前記マイクロ電子素子の前面のトレースに接続される導電ビアと、
    を備える、積層マイクロ電子ユニット。
  39. 積層マイクロ電子ユニットにおいて、
    第１および第２の垂直に積層されるマイクロ電子素子であって、前記第１のマイクロ電子素子の前面が前記第２のマイクロ電子素子の前面または後面のうちの少なくとも一方の上にわたって位置し、前記第１および第２のマイクロ電子素子の前記前面の幅または長さのうちの少なくとも一方が異なる、第１および第２の垂直に積層されるマイクロ電子素子と、
    前記第１および第２のマイクロ電子素子の前記第１の縁部上にわたって位置する誘電体層と、
    前記マイクロ電子素子の前面のトレースに接続され、前記積層ユニットの第１の縁部に沿って延びるリード線と、
    を備える、積層マイクロ電子ユニット。
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