JPH08306724A - 半導体装置およびその製造方法ならびにその実装方法 - Google Patents
半導体装置およびその製造方法ならびにその実装方法Info
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Abstract
(57)【要約】
【目的】 小型で多機能な半導体チップサイズの半導体
装置を実現する。 【構成】 半導体チップ１０の回路パターン形成面の電
極パッド１１付近に設けられ、半導体チップ１０の裏面
まで貫通したエッチングホール部１２と、半導体チップ
１０の非回路パターン形成面である裏面に設けられ、エ
ッチングホール部１２と導電材１３により接続した外部
端子１４とにより構成されている。すなわち、この半導
体装置は、チップ状であり、そのチップ自体に貫通穴で
あるエッチングホール部１２が設けられているものであ
る。この構造により、フリップチップ実装する場合で
も、回路パターンと導通した電極パッド１１と外部端子
１４とが接続しているので、チップ面を基板側にして実
装する必要がなく、基板の配線とチップの裏面の外部電
極とを接合することで、実装できる。
装置を実現する。 【構成】 半導体チップ１０の回路パターン形成面の電
極パッド１１付近に設けられ、半導体チップ１０の裏面
まで貫通したエッチングホール部１２と、半導体チップ
１０の非回路パターン形成面である裏面に設けられ、エ
ッチングホール部１２と導電材１３により接続した外部
端子１４とにより構成されている。すなわち、この半導
体装置は、チップ状であり、そのチップ自体に貫通穴で
あるエッチングホール部１２が設けられているものであ
る。この構造により、フリップチップ実装する場合で
も、回路パターンと導通した電極パッド１１と外部端子
１４とが接続しているので、チップ面を基板側にして実
装する必要がなく、基板の配線とチップの裏面の外部電
極とを接合することで、実装できる。
Description
【０００１】
【産業上の利用分野】本発明は、貫通され導通されたト
ンネル（以下、エッチングホールという）、または側面
電極を有し、半導体チップの回路パターン形成面のアル
ミニウム電極と側面電極、または半導体チップの回路パ
ターン形成面のアルミニウム電極からエッチングホール
を通ってその裏面側の外部接続端子とを電気的に接続し
た構造の半導体装置およびその製造方法ならびにその実
装方法に関するものである。
ンネル（以下、エッチングホールという）、または側面
電極を有し、半導体チップの回路パターン形成面のアル
ミニウム電極と側面電極、または半導体チップの回路パ
ターン形成面のアルミニウム電極からエッチングホール
を通ってその裏面側の外部接続端子とを電気的に接続し
た構造の半導体装置およびその製造方法ならびにその実
装方法に関するものである。
【０００２】
【従来の技術】近年、半導体チップをそのまま基板等に
バンプにより接合するフリップチップ実装技術や、半導
体チップをリードフレームに搭載し、樹脂でモールドし
て、リードフレームのリードにより基板と接合するパッ
ケージ技術など、半導体装置と基板との接続、すなわち
半導体装置の実装技術において、開発が盛んに行なわれ
ている。
バンプにより接合するフリップチップ実装技術や、半導
体チップをリードフレームに搭載し、樹脂でモールドし
て、リードフレームのリードにより基板と接合するパッ
ケージ技術など、半導体装置と基板との接続、すなわち
半導体装置の実装技術において、開発が盛んに行なわれ
ている。
【０００３】従来の技術について、図面を参照しながら
説明する。図４に示すような半導体チップをリードフレ
ームに搭載し、樹脂でモールドして、リードフレームの
リードにより基板と接合するパッケージ技術について説
明する。
説明する。図４に示すような半導体チップをリードフレ
ームに搭載し、樹脂でモールドして、リードフレームの
リードにより基板と接合するパッケージ技術について説
明する。
【０００４】図４に示すように、従来の半導体装置は、
リードフレームのダイパッド部１上に半導体チップ２が
載置され、リードフレームのインナーリード部３と前記
半導体チップ２とは金属細線４により電気的に接続され
ている。そして前記半導体チップ２、インナーリード部
３の領域は、封止樹脂５によりモールドされているもの
である。そして基板等の被実装体に対して、リードフレ
ームのアウターリード部６を接合させて実装するもので
ある。なお、前記アウターリード部６は、実装しやすい
ように、その先端部は、平坦に加工されている。
リードフレームのダイパッド部１上に半導体チップ２が
載置され、リードフレームのインナーリード部３と前記
半導体チップ２とは金属細線４により電気的に接続され
ている。そして前記半導体チップ２、インナーリード部
３の領域は、封止樹脂５によりモールドされているもの
である。そして基板等の被実装体に対して、リードフレ
ームのアウターリード部６を接合させて実装するもので
ある。なお、前記アウターリード部６は、実装しやすい
ように、その先端部は、平坦に加工されている。
【０００５】次に図５に示すような半導体チップをその
まま基板等にバンプにより接合するフリップチップ実装
技術について説明する。
まま基板等にバンプにより接合するフリップチップ実装
技術について説明する。
【０００６】まず図５に示すように、半導体チップ２上
には電極パッド７が形成されており、そしてフリップチ
ップ実装は、図６に示すように前記電極パッド７上にバ
ンプ８を形成し、そのバンプ８によりプリント基板９の
配線上に接合するものである。すなわち、フリップチッ
プ実装技術は、半導体チップ２の表面（回路形成面）が
基板表面側に向いた状態で接合されるものである。
には電極パッド７が形成されており、そしてフリップチ
ップ実装は、図６に示すように前記電極パッド７上にバ
ンプ８を形成し、そのバンプ８によりプリント基板９の
配線上に接合するものである。すなわち、フリップチッ
プ実装技術は、半導体チップ２の表面（回路形成面）が
基板表面側に向いた状態で接合されるものである。
【０００７】
【発明が解決しようとする課題】しかしながら前記従来
のパッケージ技術では、リードフレームの使用、封止樹
脂によるモールド、アウターリードの突出などの要素を
有しており、構造的に小型化するには限界があり、今後
の多ピン化・小型化に対応できないという課題があっ
た。また製造工程での使用材料は、リードフレーム、接
合グルー剤、金属細線、封止樹脂（プラスチック樹脂）
と種類が多く、材料選定、評価等に多くの時間と費用を
必要としていた。また工程においても、ダイスボンド、
ワイヤーボンド、樹脂封止（プラスチックモールド）、
リードカットベンド（アウターリードの加工）など、多
くの工程、設備、人員を必要とするものであった。
のパッケージ技術では、リードフレームの使用、封止樹
脂によるモールド、アウターリードの突出などの要素を
有しており、構造的に小型化するには限界があり、今後
の多ピン化・小型化に対応できないという課題があっ
た。また製造工程での使用材料は、リードフレーム、接
合グルー剤、金属細線、封止樹脂（プラスチック樹脂）
と種類が多く、材料選定、評価等に多くの時間と費用を
必要としていた。また工程においても、ダイスボンド、
ワイヤーボンド、樹脂封止（プラスチックモールド）、
リードカットベンド（アウターリードの加工）など、多
くの工程、設備、人員を必要とするものであった。
【０００８】また従来のフリップチップ実装では、半導
体チップのチップサイズでの実装が可能であるが、一つ
のプリント基板の実装領域には、一つの半導体チップし
か実装できず、実装面積の縮小化には対応できないもの
であった。
体チップのチップサイズでの実装が可能であるが、一つ
のプリント基板の実装領域には、一つの半導体チップし
か実装できず、実装面積の縮小化には対応できないもの
であった。
【０００９】本発明は、前記課題を解決するものであ
り、工数の削減、簡易実装構造の実現およびプリント基
板への実装面積の縮小化を実現できる超小型で多機能な
半導体装置およびその製造方法ならびにその実装方法を
提供することを目的とする。
り、工数の削減、簡易実装構造の実現およびプリント基
板への実装面積の縮小化を実現できる超小型で多機能な
半導体装置およびその製造方法ならびにその実装方法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明の半導体装置は、半導体チップの回路パター
ン形成面の電極パッドと同一箇所、もしくは電極パッド
から離れた箇所に、幅数μｍ程度のエッチングホールを
有し、そして前記エッチングホールと内部導通した半導
体チップ裏面の外部電極を有するものである。また前記
エッチングホールの位置が半導体チップの端部付近であ
り、そのエッチングホールの一部とチップ側面で導通し
た半導体チップ裏面の外部電極を有するものである。
に、本発明の半導体装置は、半導体チップの回路パター
ン形成面の電極パッドと同一箇所、もしくは電極パッド
から離れた箇所に、幅数μｍ程度のエッチングホールを
有し、そして前記エッチングホールと内部導通した半導
体チップ裏面の外部電極を有するものである。また前記
エッチングホールの位置が半導体チップの端部付近であ
り、そのエッチングホールの一部とチップ側面で導通し
た半導体チップ裏面の外部電極を有するものである。
【００１１】またその製造方法では、エッチング技術を
用いて、半導体チップの回路パターン形成面の電極パッ
ドと同一箇所、もしくは電極パッドから離れた箇所に、
幅（直径）数十μｍ程度のエッチングホールを形成し、
前記半導体チップの回路パターン面の裏側まで貫通さ
せ、導電体により、前記回路パターン面の電極パッドと
前記裏面とを電気的に導通させ、裏面には接合用の外部
接続端子を形成するものである。また、エッチングホー
ルを半導体チップの端面付近に形成し、前記エッチング
ホールの一部分を残して切り取り、導電体を施すことに
より、半導体チップの側面に電極を形成させたり、側面
電極を通ってさらに裏面外部接続端子まで導通させるも
のである。
用いて、半導体チップの回路パターン形成面の電極パッ
ドと同一箇所、もしくは電極パッドから離れた箇所に、
幅（直径）数十μｍ程度のエッチングホールを形成し、
前記半導体チップの回路パターン面の裏側まで貫通さ
せ、導電体により、前記回路パターン面の電極パッドと
前記裏面とを電気的に導通させ、裏面には接合用の外部
接続端子を形成するものである。また、エッチングホー
ルを半導体チップの端面付近に形成し、前記エッチング
ホールの一部分を残して切り取り、導電体を施すことに
より、半導体チップの側面に電極を形成させたり、側面
電極を通ってさらに裏面外部接続端子まで導通させるも
のである。
【００１２】
【作用】前記手段を採用することにより、従来の半導体
装置に比べて、組立材料種類が少なくて済み、設備的に
も多くの工程を必要とせず、チップのままで半導体装置
を形成しているので、従来型の半導体装置よりもはるか
に小型化が実現可能である。さらに、前記構成を有した
一つの半導体装置に対して、別の前記構成を有した半導
体装置をエッチングホールと外部電極とで接合し、積層
して実装し、電気的に接続して何段も重ね合わせること
により、省サイズで高機能な立体的な半導体装置の実装
方法が実現する。
装置に比べて、組立材料種類が少なくて済み、設備的に
も多くの工程を必要とせず、チップのままで半導体装置
を形成しているので、従来型の半導体装置よりもはるか
に小型化が実現可能である。さらに、前記構成を有した
一つの半導体装置に対して、別の前記構成を有した半導
体装置をエッチングホールと外部電極とで接合し、積層
して実装し、電気的に接続して何段も重ね合わせること
により、省サイズで高機能な立体的な半導体装置の実装
方法が実現する。
【００１３】
【実施例】以下に本発明について実施例にもとづいて説
明する。
明する。
【００１４】図１は本発明の半導体装置における第１の
実施例の要部の構成を示す図であり、図１（ａ）は平面
図、図１（ｂ）はそのＡ−Ａ１の断面図である。
実施例の要部の構成を示す図であり、図１（ａ）は平面
図、図１（ｂ）はそのＡ−Ａ１の断面図である。
【００１５】図１に示すように、本実施例の半導体装置
は、半導体チップ１０の回路パターン形成面の電極パッ
ド１１付近に設けられ、前記半導体チップ１０の裏面ま
で貫通したエッチングホール部１２と、前記半導体チッ
プ１０の非回路パターン形成面である裏面に設けられ、
前記エッチングホール部１２と導電材１３により接続し
た外部端子１４とにより構成されている。すなわち、本
実施例の半導体装置は、チップ状であり、そのチップ自
体に貫通穴であるエッチングホール部１２が設けられて
いるものである。また前記エッチングホール部１２の径
としては、２０〜３０μｍである。この構造により、フ
リップチップ実装する場合でも、回路パターンと導通し
た電極パッド１１と外部端子１４とが接続しているの
で、チップ面を基板側にして実装（フェースダウン実
装）する必要がなく、基板の配線とチップの裏面の外部
電極とを接合することで実装することができる。
は、半導体チップ１０の回路パターン形成面の電極パッ
ド１１付近に設けられ、前記半導体チップ１０の裏面ま
で貫通したエッチングホール部１２と、前記半導体チッ
プ１０の非回路パターン形成面である裏面に設けられ、
前記エッチングホール部１２と導電材１３により接続し
た外部端子１４とにより構成されている。すなわち、本
実施例の半導体装置は、チップ状であり、そのチップ自
体に貫通穴であるエッチングホール部１２が設けられて
いるものである。また前記エッチングホール部１２の径
としては、２０〜３０μｍである。この構造により、フ
リップチップ実装する場合でも、回路パターンと導通し
た電極パッド１１と外部端子１４とが接続しているの
で、チップ面を基板側にして実装（フェースダウン実
装）する必要がなく、基板の配線とチップの裏面の外部
電極とを接合することで実装することができる。
【００１６】なお、本実施例の半導体装置の導電材１３
は、導電性接着剤、導電性金属のメッキなどの導電体を
用いることができる。また前記エッチングホール部１２
は、半導体チップ１０の回路パターン形成面の電極パッ
ド１１上に設けても、電極パッド１１を避けて、その付
近に設けてもよい。半導体チップ１０の電極パッド数や
電極パッド間隔などのチップ密度に応じて設ける。外部
端子１４としては、通常の金バンプ、導電性樹脂による
バンプ等、端子として機能するものであればよい。また
各エッチングホール部１２には、絶縁処理がなされてお
り、各エッチングホール部同士が短絡することがないよ
う処理されている。
は、導電性接着剤、導電性金属のメッキなどの導電体を
用いることができる。また前記エッチングホール部１２
は、半導体チップ１０の回路パターン形成面の電極パッ
ド１１上に設けても、電極パッド１１を避けて、その付
近に設けてもよい。半導体チップ１０の電極パッド数や
電極パッド間隔などのチップ密度に応じて設ける。外部
端子１４としては、通常の金バンプ、導電性樹脂による
バンプ等、端子として機能するものであればよい。また
各エッチングホール部１２には、絶縁処理がなされてお
り、各エッチングホール部同士が短絡することがないよ
う処理されている。
【００１７】次に本実施例の製造方法であるが、まず複
数個の半導体チップが形成された半導体ウェハーに対し
て、各半導体チップの回路パターン形成面の電極パッド
領域に対して、高密度エッチング装置を用いて、トレン
チエッチングにより、半導体チップの裏面まで貫通した
エッチングホール部を形成する。この場合、高密度エッ
チング装置により、半導体ウェハー厚約３５０μｍを貫
通するように行い、その際の径は２０〜３０μｍ程度に
なるようにする。
数個の半導体チップが形成された半導体ウェハーに対し
て、各半導体チップの回路パターン形成面の電極パッド
領域に対して、高密度エッチング装置を用いて、トレン
チエッチングにより、半導体チップの裏面まで貫通した
エッチングホール部を形成する。この場合、高密度エッ
チング装置により、半導体ウェハー厚約３５０μｍを貫
通するように行い、その際の径は２０〜３０μｍ程度に
なるようにする。
【００１８】装置の精度により、貫通するエッチングホ
ール部の径は小さくすることが可能であり、微細なホー
ルの形成も可能である。そして前記エッチングホール部
に導電材を塗布、蒸着、メッキなどにより形成する。そ
してその半導体ウェハーをダイシングにより分割し、エ
ッチングホール部を有した個々の半導体チップに分割す
る。そしてその半導体チップの裏面にエッチングホール
部と導通した外部端子を形成するものである。その外部
端子は、エッチングホール部上に形成してもよいし、エ
ッチングホール部から導電材により引き回して、目的と
する箇所に形成してもよい。なお、外部端子は、金バン
プ、導電性樹脂によるバンプにより形成したり、エッチ
ングホール部に形成した導電材と同一の導電材を用いて
形成してもよい。
ール部の径は小さくすることが可能であり、微細なホー
ルの形成も可能である。そして前記エッチングホール部
に導電材を塗布、蒸着、メッキなどにより形成する。そ
してその半導体ウェハーをダイシングにより分割し、エ
ッチングホール部を有した個々の半導体チップに分割す
る。そしてその半導体チップの裏面にエッチングホール
部と導通した外部端子を形成するものである。その外部
端子は、エッチングホール部上に形成してもよいし、エ
ッチングホール部から導電材により引き回して、目的と
する箇所に形成してもよい。なお、外部端子は、金バン
プ、導電性樹脂によるバンプにより形成したり、エッチ
ングホール部に形成した導電材と同一の導電材を用いて
形成してもよい。
【００１９】次に本発明の半導体装置における第２の実
施例について図面を参照しながら説明する。
施例について図面を参照しながら説明する。
【００２０】図２は本発明の半導体装置における第２の
実施例の要部の構成を示す図であり、図２（ａ）は平面
図、図２（ｂ）は斜視図である。
実施例の要部の構成を示す図であり、図２（ａ）は平面
図、図２（ｂ）は斜視図である。
【００２１】図２に示すように、本実施例の半導体装置
は、半導体チップ１０の回路パターン形成面の端部から
前記半導体チップ１０の側面を通り裏面まで設けられた
導電材１３と、前記半導体チップ１０の非回路パターン
形成面である裏面に設けられ、前記導電材１３と接続し
た外部端子１４とを有するものである。回路パターン形
成面の端部に設けられた導電材１３は、電極パッド１１
と接続しているものである。本実施例の半導体装置で
は、チップの側面の溝部１５を利用して電極パッド１１
とチップ裏面の外部端子１４とを接続しており、前記第
１の実施例と同様、チップ面を基板側にして実装（フェ
ースダウン実装）する必要がなく、基板の配線とチップ
の裏面の外部電極とを接合することで、実装できる。
は、半導体チップ１０の回路パターン形成面の端部から
前記半導体チップ１０の側面を通り裏面まで設けられた
導電材１３と、前記半導体チップ１０の非回路パターン
形成面である裏面に設けられ、前記導電材１３と接続し
た外部端子１４とを有するものである。回路パターン形
成面の端部に設けられた導電材１３は、電極パッド１１
と接続しているものである。本実施例の半導体装置で
は、チップの側面の溝部１５を利用して電極パッド１１
とチップ裏面の外部端子１４とを接続しており、前記第
１の実施例と同様、チップ面を基板側にして実装（フェ
ースダウン実装）する必要がなく、基板の配線とチップ
の裏面の外部電極とを接合することで、実装できる。
【００２２】なお、本実施例の半導体装置で示した導電
材１３、外部端子１４等の構成は、前記第１の実施例と
同様である。
材１３、外部端子１４等の構成は、前記第１の実施例と
同様である。
【００２３】次に本実施例の製造方法であるが、まず複
数の半導体チップが形成された半導体ウェハーの各半導
体チップのスクライブライン領域に対して、トレンチエ
ッチングにより前記半導体チップの裏面まで貫通したエ
ッチングホール部を形成する。そして前記エッチングホ
ール部から前記半導体チップの電極パッドに導電材を形
成する。また前記エッチングホール部内に導電材を形成
する。次いで、前記半導体ウェハーの前記エッチングホ
ール部が形成されたスクライブライン領域をダイシング
し、個々の半導体チップに分割する。この時、半導体チ
ップの端部（端面部）にエッチングホール部の一部が残
存するようにダイシングするとともに、スクライブライ
ン領域に形成するエッチングホール部の位置をダイシン
グ前に規定しておく必要がある。そして前記半導体チッ
プの非回路パターン形成面である裏面に前記エッチング
ホール部の残部と電気的に接続した外部端子を形成する
ものである。なお、エッチングホール部の形成は、高密
度エッチング装置を用いて、トレンチエッチングにより
行うものである。
数の半導体チップが形成された半導体ウェハーの各半導
体チップのスクライブライン領域に対して、トレンチエ
ッチングにより前記半導体チップの裏面まで貫通したエ
ッチングホール部を形成する。そして前記エッチングホ
ール部から前記半導体チップの電極パッドに導電材を形
成する。また前記エッチングホール部内に導電材を形成
する。次いで、前記半導体ウェハーの前記エッチングホ
ール部が形成されたスクライブライン領域をダイシング
し、個々の半導体チップに分割する。この時、半導体チ
ップの端部（端面部）にエッチングホール部の一部が残
存するようにダイシングするとともに、スクライブライ
ン領域に形成するエッチングホール部の位置をダイシン
グ前に規定しておく必要がある。そして前記半導体チッ
プの非回路パターン形成面である裏面に前記エッチング
ホール部の残部と電気的に接続した外部端子を形成する
ものである。なお、エッチングホール部の形成は、高密
度エッチング装置を用いて、トレンチエッチングにより
行うものである。
【００２４】以上のように、本実施例の半導体装置は、
トレンチエッチングにより半導体チップを貫通したエッ
チングホール部を形成し、その部分を切断することで、
半導体チップの側面に溝を設けることができ、その溝部
に導電材を付設することにより、電極の引き回しができ
るものである。
トレンチエッチングにより半導体チップを貫通したエッ
チングホール部を形成し、その部分を切断することで、
半導体チップの側面に溝を設けることができ、その溝部
に導電材を付設することにより、電極の引き回しができ
るものである。
【００２５】図３は本発明の半導体装置の実装方法にお
ける一実施例を示す図であり、図３（ａ）は断面図、図
３（ｂ）は斜視図である。
ける一実施例を示す図であり、図３（ａ）は断面図、図
３（ｂ）は斜視図である。
【００２６】図３に示すように、本実施例の半導体装置
の実装方法は、図１に示した実施例の構造を有する半導
体装置を三次元方向へ積層して接合した構造である。第
１の半導体チップ１０ａをプリント基板１６の配線部に
外部端子１４ａにより接合する。そして第２の半導体チ
ップ１０ｂの外部端子１４ｂを前記第１の半導体チップ
１０ａの電極パッドもしくはエッチングホール部に接続
させて接合させる。以下、同様に第３の半導体チップ１
０ｃ，第４の半導体チップ１０ｄを積層させて接合する
ことにより、三次元方向に積層して接合できるものであ
る。複数の半導体チップ１０を一つのプリント基板１６
の実装領域に接合できるので、高密度実装が実現する。
すなわち、２次元方向の実装領域は増加することなく、
複数の半導体装置を実装することができる。なお、図３
（ｂ）には、同様に三次元方向に複数の半導体装置を実
装して構造を示しているが、個々の半導体装置同士の接
合は、半導体装置の側面で導電材１３により接続してい
る構造を示している。
の実装方法は、図１に示した実施例の構造を有する半導
体装置を三次元方向へ積層して接合した構造である。第
１の半導体チップ１０ａをプリント基板１６の配線部に
外部端子１４ａにより接合する。そして第２の半導体チ
ップ１０ｂの外部端子１４ｂを前記第１の半導体チップ
１０ａの電極パッドもしくはエッチングホール部に接続
させて接合させる。以下、同様に第３の半導体チップ１
０ｃ，第４の半導体チップ１０ｄを積層させて接合する
ことにより、三次元方向に積層して接合できるものであ
る。複数の半導体チップ１０を一つのプリント基板１６
の実装領域に接合できるので、高密度実装が実現する。
すなわち、２次元方向の実装領域は増加することなく、
複数の半導体装置を実装することができる。なお、図３
（ｂ）には、同様に三次元方向に複数の半導体装置を実
装して構造を示しているが、個々の半導体装置同士の接
合は、半導体装置の側面で導電材１３により接続してい
る構造を示している。
【００２７】以上、本実施例に示したように、半導体チ
ップ１０をチップ状態で、かつチップを貫通したエッチ
ングホール部、チップ側面に設けた導電材により基板に
接合させることができ、大幅に実装密度を向上させるこ
とができる。
ップ１０をチップ状態で、かつチップを貫通したエッチ
ングホール部、チップ側面に設けた導電材により基板に
接合させることができ、大幅に実装密度を向上させるこ
とができる。
【００２８】
【発明の効果】本発明にかかる半導体チップを用いるこ
とにより、超小型で多機能な半導体装置の作成が実現で
きる。また工法的にも従来よりも工数を削減しているの
で、組立材料の少量化、工程の削減、少人員化が実現で
きる。また従来のフリップチップ工法と比較して、三次
元の立体的な半導体装置の実装が実現できる。
とにより、超小型で多機能な半導体装置の作成が実現で
きる。また工法的にも従来よりも工数を削減しているの
で、組立材料の少量化、工程の削減、少人員化が実現で
きる。また従来のフリップチップ工法と比較して、三次
元の立体的な半導体装置の実装が実現できる。
【図１】本発明の半導体装置における第１の実施例の要
部を示す図
部を示す図
【図２】本発明の半導体装置における第２の実施例の要
部を示す図
部を示す図
【図３】本発明の半導体装置の実装方法における一実施
例の要部を示す図
例の要部を示す図
【図４】従来の半導体装置の断面図
【図５】従来の半導体チップを示す平面図
【図６】従来のフリップチップ型半導体装置を示す断面
図
図
１ ダイパッド部 ２ 半導体チップ ３ インナーリード部 ４ 金属細線 ５ 封止樹脂 ６ アウターリード部 ７ 電極パッド ８ バンプ ９ プリント基板 １０ 半導体チップ １１ 電極パッド １２ エッチングホール部 １３ 導電材 １４ 外部端子 １５ 溝部 １６ プリント基板
Claims (10)
- 【請求項１】半導体チップの回路パターン形成面の電極
パッド領域に設けられ、前記半導体チップの裏面まで貫
通したエッチングホール部と、前記半導体チップの非回
路パターン形成面である裏面に設けられ、前記エッチン
グホール部と電気的に接続した外部端子とを有すること
を特徴とする半導体装置。 - 【請求項２】半導体チップの回路パターン形成面の電極
パッド領域に設けられ、前記半導体チップの裏面まで貫
通したエッチングホール部と、前記半導体チップの非回
路パターン形成面である裏面に設けられ、前記エッチン
グホール部と導電材により接続した外部端子とを有する
ことを特徴とする半導体装置。 - 【請求項３】エッチングホール部は、半導体チップの回
路パターン形成面の電極パッド領域以外に設けられたこ
とを特徴とする請求項１または請求項２記載の半導体装
置。 - 【請求項４】半導体チップの回路パターン形成面の端部
から前記半導体チップの側面を通り裏面まで設けられた
導電材と、前記半導体チップの非回路パターン形成面で
ある裏面に設けられ、前記導電材と接続した外部端子と
を有することを特徴とする半導体装置。 - 【請求項５】半導体チップの回路パターン形成面の電極
パッド領域に対して、トレンチエッチングにより前記半
導体チップの裏面まで貫通したエッチングホール部を形
成する工程と、前記エッチングホール部に導電材を形成
する工程と、前記半導体チップの非回路パターン形成面
である裏面に前記エッチングホール部と電気的に接続し
た外部端子を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項６】複数の半導体チップが形成された半導体ウ
ェハーの各半導体チップの回路パターン形成面の電極パ
ッド領域に対して、トレンチエッチングにより前記半導
体チップの裏面まで貫通したエッチングホール部を形成
する工程と、前記エッチングホール部に導電材を形成す
る工程と、前記半導体ウェハーをダイシングし、個々の
半導体チップに分割する工程と、前記半導体チップの非
回路パターン形成面である裏面に前記エッチングホール
部と電気的に接続した外部端子を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項７】複数の半導体チップが形成された半導体ウ
ェハーの各半導体チップのスクライブライン領域に対し
て、トレンチエッチングにより前記半導体チップの裏面
まで貫通したエッチングホール部を形成する工程と、前
記エッチングホール部から前記半導体チップの電極パッ
ドに導電材を形成する工程と、前記エッチングホール部
内に導電材を形成する工程と、前記半導体ウェハーの前
記エッチングホール部が形成されたスクライブライン領
域をダイシングし、個々の半導体チップに分割する工程
と、 前記半導体チップの非回路パターン形成面である裏面に
前記エッチングホール部の残部と電気的に接続した外部
端子を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項８】エッチングホール部を形成する工程が、高
密度エッチング装置を用いて行うことを特徴とする請求
項５〜請求項７のいずれかに記載の半導体装置の製造方
法。 - 【請求項９】半導体チップの回路パターン形成面の電極
パッド領域に設けられ、前記半導体チップの裏面まで貫
通したエッチングホール部と、前記半導体チップの非回
路パターン形成面である裏面に設けられ、前記エッチン
グホール部と電気的に接続した外部端子とを有する半導
体装置を基板の配線上に接合することを特徴とする半導
体装置の実装方法。 - 【請求項１０】半導体チップの回路パターン形成面の電
極パッド領域に設けられ、前記半導体チップの裏面まで
貫通したエッチングホール部と、前記半導体チップの非
回路パターン形成面である裏面に設けられ、前記エッチ
ングホール部と電気的に接続した外部端子とを有する半
導体装置を基板の配線上に接合する半導体装置の実装方
法において、第１の半導体装置を基板に接合した後、第
２の半導体装置の外部端子を前記第１の半導体装置の回
路パターン形成面の電極パッドに接合し、複数の半導体
装置をチップ単位で積層実装することを特徴とする半導
体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7105490A JPH08306724A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置およびその製造方法ならびにその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7105490A JPH08306724A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置およびその製造方法ならびにその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306724A true JPH08306724A (ja) | 1996-11-22 |
Family
ID=14409045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7105490A Pending JPH08306724A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置およびその製造方法ならびにその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306724A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005123904A (ja) * | 2003-10-16 | 2005-05-12 | Nippon Dempa Kogyo Co Ltd | 表面実装用の水晶発振器 |
| JP2007251188A (ja) * | 2007-04-27 | 2007-09-27 | Rohm Co Ltd | 半導体装置 |
| JP2009071095A (ja) * | 2007-09-14 | 2009-04-02 | Spansion Llc | 半導体装置の製造方法 |
| US7589415B2 (en) | 1999-02-23 | 2009-09-15 | Rohm Co., Ltd. | Semiconductor chip and semiconductor device using the same, and method of fabricating semiconductor chip |
| JP2010506426A (ja) * | 2006-10-10 | 2010-02-25 | テッセラ，インコーポレイテッド | エッジ接続ウエハレベル積層体 |
| JP2010515259A (ja) * | 2006-12-28 | 2010-05-06 | テッセラ，インコーポレイテッド | 積重ねパッケージ |
| US7884459B2 (en) | 2003-01-15 | 2011-02-08 | Fujitsu Semiconductor Limited | Semiconductor device suitable for a stacked structure |
| JP2012085101A (ja) * | 2010-10-12 | 2012-04-26 | Nippon Dempa Kogyo Co Ltd | 圧電発振器及びその製造方法 |
| US8883562B2 (en) | 2007-07-27 | 2014-11-11 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
| US8999810B2 (en) | 2006-10-10 | 2015-04-07 | Tessera, Inc. | Method of making a stacked microelectronic package |
| US9048234B2 (en) | 2006-10-10 | 2015-06-02 | Tessera, Inc. | Off-chip vias in stacked chips |
-
1995
- 1995-04-28 JP JP7105490A patent/JPH08306724A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7589415B2 (en) | 1999-02-23 | 2009-09-15 | Rohm Co., Ltd. | Semiconductor chip and semiconductor device using the same, and method of fabricating semiconductor chip |
| US8216934B2 (en) | 2003-01-15 | 2012-07-10 | Fujitsu Semiconductor Limited | Semiconductor device suitable for a stacked structure |
| US7884459B2 (en) | 2003-01-15 | 2011-02-08 | Fujitsu Semiconductor Limited | Semiconductor device suitable for a stacked structure |
| JP2005123904A (ja) * | 2003-10-16 | 2005-05-12 | Nippon Dempa Kogyo Co Ltd | 表面実装用の水晶発振器 |
| US9899353B2 (en) | 2006-10-10 | 2018-02-20 | Tessera, Inc. | Off-chip vias in stacked chips |
| JP2010506426A (ja) * | 2006-10-10 | 2010-02-25 | テッセラ，インコーポレイテッド | エッジ接続ウエハレベル積層体 |
| US9378967B2 (en) | 2006-10-10 | 2016-06-28 | Tessera, Inc. | Method of making a stacked microelectronic package |
| US8999810B2 (en) | 2006-10-10 | 2015-04-07 | Tessera, Inc. | Method of making a stacked microelectronic package |
| US9048234B2 (en) | 2006-10-10 | 2015-06-02 | Tessera, Inc. | Off-chip vias in stacked chips |
| JP2013058763A (ja) * | 2006-10-10 | 2013-03-28 | Tessera Inc | エッジ接続ウエハレベル積層体 |
| JP2010515259A (ja) * | 2006-12-28 | 2010-05-06 | テッセラ，インコーポレイテッド | 積重ねパッケージ |
| JP2007251188A (ja) * | 2007-04-27 | 2007-09-27 | Rohm Co Ltd | 半導体装置 |
| JP4495189B2 (ja) * | 2007-04-27 | 2010-06-30 | ローム株式会社 | 半導体装置 |
| US8883562B2 (en) | 2007-07-27 | 2014-11-11 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
| US8367466B2 (en) | 2007-09-14 | 2013-02-05 | Spansion Llc | Manufacturing stacked semiconductor device |
| JP2009071095A (ja) * | 2007-09-14 | 2009-04-02 | Spansion Llc | 半導体装置の製造方法 |
| JP2012085101A (ja) * | 2010-10-12 | 2012-04-26 | Nippon Dempa Kogyo Co Ltd | 圧電発振器及びその製造方法 |
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