JP5639052B2 - ウェハレベルでの縁部の積重ね - Google Patents

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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
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    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8236—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/82365—Shape, e.g. interlocking features
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/828—Bonding techniques
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    • H01L2224/82815—Reflow soldering
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
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Description

［関連出願の相互参照］
本願は、２００８年６月１６日出願の米国仮特許出願第６１／０６１，９５３号の出願日の利益を享受するものとし、この米国仮特許出願の開示内容を引用することにより本明細書の一部をなすものとする。
［発明の分野］
本発明は、パッケージ化された光電子装置とこれを製造する方法とに関し、詳細には、積重ね可能なパッケージ化された超小形電子ダイ組立体に関する。
通常、光電子チップは平たい形状であり、前面と後面は略平らであり互いに反対方向に向き、前面と後面と間に縁部が延びる。通常、チップは電気接点を有し、電気接点は、パッド又は結合パッドと呼ばれることもあり、電気接点は、チップ内の回路に電気的に接続された前面に配置されている。通常、チップはパッケージ化され、パッケージ化は、チップを適切な材料で包んでおり、端子を有する光電子パッケージを形成し、端子をチップの電気接点に電気的に接続して行う。そして、パッケージを試験装置に接続し、パッケージ化された装置が所望の性能基準に沿うかどうかを判定する。試験を終えると、パッケージは、例えば、コンピュータ又は携帯電話等の電子製品内の回路等の規模の大きい回路に接続することもあり、これは、はんだ付け等の適切な接続法によりパッケージの端子を印刷回路基板（ＰＣＢ）上のランドに接続することにより行われる。
超小形電子パッケージはウェハレベルで製造できる。即ち、パッケージの特徴である封入や成端等が、チップ又はダイがまだウェハの状態である間に行われる。ダイの形成後、ウェハは多数の付加的なステップにより処理され、これによりウェハ上にパッケージ構造体が形成され、そしてウェハは分離（ダイシング）され、これにより個々のパッケージ化されたダイがばらばらになる。ウェハレベルでの処理は好ましい製造法である。なぜならば、第１に、省コストであるからであり、第２に、前記ダイパッケージの設置寸法がダイ自身の寸法と同一又はほぼ同一であり、従ってパッケージ化されたダイが取付けられている印刷回路基板上の領域を非常に効率的に利用できるからである。このようにしてパッケージ化されたダイは、通常、ウェハレベルチップ規模パッケージ又はウェハレベルチップ寸法パッケージ（ＷＬＣＳＰ）と呼ばれる。
パッケージ化されたダイが実装されている基板上のスペースを更に節約するために、複数のチップが垂直に積重ねられて単一のパッケージに纏める。積重ね体における各ダイは、通常、積重ね体における１つ以上の別のダイもしくは積重ね体が実装されている基板又は両方に電気的に接続するための電気接続機構を有しなければならない。これにより、垂直に積重ねられたダイが基板上の表面で占める表面領域は、パッケージ内の全てのチップを合わせた全表面領域より小さくなる。一般に、パッケージ化された単一のダイよりダイ積重ね体の方が電気接続の数がはるかに多いので、積重ね体の種々のダイ間の電気接続は極めて頑丈で信頼性が極めて高くなければならない。
超小形電子組立体は、第１の超小形電子装置と第２の超小形電子装置とを有することもある。各超小形電子装置はダイ構造体を含む。ダイ構造体は少なくとも１つの半導体ダイを含む。各超小形電子装置は、第１の表面と、第１の表面から遠くに位置する第２の表面と、第１の表面及び第２の表面から遠ざかって直角以外の角度で延びる少なくとも１つの縁部表面とを有する。少なくとも１つの導電要素が、第１の表面に沿って延びて前記少なくとも１つの縁部表面のうちの少なくとも１つに達しかつ第２の表面に達する。第１の超小形電子装置の前記少なくとも１つの導電要素は、第２の超小形電子装置の前記少なくとも１つの導電要素に導電的に結合され、これにより導電路が、これらの導電要素との間に形成される。
一実施例では、各超小形電子装置の前記導電要素は、前記第１の表面と前記第２の表面とのうちの１つにめっきすることにより形成される第１の要素と、第１の表面と第２の表面とのうちの別の１つにめっきしかつ前記少なくとも１つの縁部表面にめっきすることにより形成される第２の要素とを含む。一実施例では、第２の要素は、第１の要素の一部にめっきされる。
第２の要素は、第１の要素の縁部に沿って延びており、これにより、第２の要素は第１の要素とこのような縁部で導電的に接合されることもある。
第１の超小形電子装置及び第２の超小形電子装置の導電要素は、例えば、可溶性金属又は導電性ペーストを用いて結合されることもある。一実施例では、第１の超小形電子装置の第１の表面と第２の表面とのうちの１つは、第２の超小形電子装置の第１の表面と第２の表面とのうちの１つと向き合い、これらの互いに向き合う表面で露出されている導電要素のそれぞれの一部が互いに結合される。例えば、導電要素は、各超小形電子装置の第１の表面と第２の表面とのうちの少なくとも１つで露出されている導電パッドを含み、これらの導電パッドは互いに結合される。
導電要素は微細配線及び導電パッドを含み、導電パッドのうちの少なくとも１つは、前記少なくとも１つの縁部表面から間隔を置いて配置されることもある。ある特定の実施例では、各超小形電子装置の導電要素は、前記少なくとも１つの縁部表面の近くに位置しこの縁部表面に達する場合も達しない場合もある縁部表面を導電パッドを含みうる。
ある特定の実施例では、前記ダイ構造体のうちの少なくとも１つは複数の半導体ダイを含むこともある。このような場合には、半導体ダイのうちの少なくとも２つの半導体ダイの結合パッド担持表面は、同一の方向に向く又は互いに異なる方向に向くこともある。
前記少なくとも１つの縁部表面であって、前記少なくとも１つの導電要素がこの縁部表面に沿って延びる前記少なくとも１つの縁部表面は、第１の表面と第２の表面とのうちの少なくとも１つに対して５０度と８９度との間の角度で延びることもある。
第１の超小形電子装置と記第２の超小形電子装置とは垂直方向に積重ねられることもあり、第１の超小形電子装置の少なくとも１つの縁部表面と、第２の超小形電子装置の少なくとも１つの縁部表面とは、垂直方向からずれる方向で互いからずれることもある。
第１の超小形電子装置の第１の表面と、第２の超小形電子装置の第１の表面とは、横方向に延び、かつ横方向で第１の寸法を有することもある。一実施例では、第１の超小形電子装置の第１の表面の第１の寸法と、第２の超小形電子装置の第１の表面の第１の寸法とは異なることもある。
一実施例では、第１の超小形電子装置と第２の超小形電子装置とを備える超小形電子組立体が提供される。これらの超小形電子装置は各々ダイ構造体を含み、ダイ構造体は少なくとも１つの半導体ダイを含みうる。これらの超小形電子装置の各々は、第１の表面と、第１の表面から遠くに位置する第２の表面と、第１の表面から遠ざかって延びる少なくとも１つの縁部表面とを有することもある。導電要素が第１の表面に沿って延びて縁部表面のうちの少なくとも１つに達することもある。第１の超小形電子装置が有する少なくとも１つのこのような導電要素は、第２の超小形電子装置が有する少なくとも１つのこのような導電要素に導電的に結合され、これにより、導電路がこれらの導電要素の間に形成されることもある。
一実施例では、前記少なくとも１つの縁部表面は、第１の表面及び第２の表面から遠ざかって直角以外の角度で延びる。各超小形電子装置の前記少なくとも１つの縁部表面で露出されている前記少なくとも１つの導電要素は、少なくともそれぞれの縁部が導電的に互いに結合され、これにより導電路が、これらの導電要素の間に形成されることもある。このような縁部は、可溶性金属又は導電性ペーストを用いて互いに結合されることもある。
一実施例では、超小形電子積重ね組立体を製造する方法が提供される。このような実施例では、第１の超小形電子装置の主表面が第２の超小形電子装置の主表面と向き合うように前記第１の超小形電子装置を配置することもある。前記第１の超小形電子装置の前記主表面で露出されている導電要素を、前記第２の超小形電子装置の前記主表面で露出されている導電要素と結合し、これにより、これらの導電要素の間に導電路を形成することもある。各超小形電子装置はダイ構造体を含み、ダイ構造体は少なくとも１つの半導体ダイを含み、前記超小形電子装置の各々は、第１の主表面と、前記第１の主表面から遠くに位置する第２の主表面と、少なくとも１つの縁部表面と、少なくとも１つの導電要素であって、第１の表面に沿って延び縁部表面のうちの少なくとも１つ及び第２の主表面に達する少なくとも１つの導電要素とを含みうる。
一実施例では、積重ね超小形電子組立体が製造されることもある。第１の超小形電子装置と第２の超小形電子装置とが積重ねられた積重ね体が形成されることもある。超小形電子装置の各々は、少なくとも１つの半導体ダイを含むダイ構造体を含みうる。超小形電子装置の各々は、第１の表面と、第１の表面から遠くに位置する第１の表面と、第１の表面から遠ざかって延びる少なくとも１つの縁部表面とを有することもある。少なくとも１つの導電要素が第１の表面に沿って延びて縁部表面の少なくとも１つに達することもある。縁部表面で露出されている導電要素のそれぞれの一部が、導電的に結合されて、導電路がこれらの導電要素の間に形成されることもある。
このような実施例では、第１の超小形電子装置は第２の超小形電子装置の上方に配置されることもあり、前記結合ステップは、第１の超小形電子装置の少なくとも１つの縁部表面で露出されている導電要素の近くに位置する可溶性金属を加熱することにより行われることもある。このようにして可溶性金属が流れて、第２の超小形電子装置の少なくとも１つの縁部表面で露出されている導電要素に達する。このような実施例では、可溶性金属は、第１の超小形電子装置の導電要素と第２の超小形電子装置の導電要素との間の間隙を橋絡する。
このような実施例では、第１の超小形電子装置は第２の超小形電子装置の上に配置されることもあり、結合ステップは、第１の超小形電子装置の少なくとも１つの縁部表面で露出されている導電要素に流動可能な導電材料を配置することにより行われることもある。そして、導電要素が流れて、第２の超小形電子装置の少なくとも１つの縁部表面で露出されている導電要素に達することもある。
本発明を実施例に基づいて図面を参照しながら以下に説明する。全ての図面において、同一の要素又は部分は、同一の参照番号を有する。図面の縮尺は、実施例の原理を分かり易くするために又は強調するために、実際の寸法に即していない場合もある。
多数の超小形電子チップを含むウェハの斜視図である。 ウェハの一部の断面図である。 結合パッドに上から重なる第１の金属化層を有するウェハの単一のダイの一実施例を示す斜視図である。 ウェハの図１Ｂに示す部分に類似の部分であって、付加的な処理ステップにより処理される部分の断面図である。 分離された超小形電子装置の一実施例を示す断面図である。 図２Ａの接合構造体の変形の一実施例を示す詳細図である。 図２Ａの超小形電子装置の斜視図である。 超小形電子装置を完成するための処理工程の一実施例を示す工程系統図である。 ダイ積重ね構造体を形成する幾つかのダイの一実施例を示す断面図である。 図３の装置を形成するための接合法のそれぞれ１つの変形実施例をそれぞれ示す断面図である。 異種の要素を含む積重ね構造体の一実施例を示す断面図である。 種々の寸法のダイを有する異種の要素を備えるダイ積重ね構造体の一実施例を示す断面図である。 結合パッドに上から重なる第１の金属化層を有するウェハの単一のダイの一実施例を示す斜視図である。 縁部へ延びる結合パッドを有するウェハの単一のダイの一実施例を示す斜視図である。 図６Ａのダイに類似のダイを有するウェハの一部であって、付加的な処理ステップにより処理される一部の一実施例を示す断面図である。 ダイ積重ね構造体の一実施例を示す断面図である。 ダイ構造体の一実施例を示す断面図である。 付加的な流動可能な金属を付けられたダイ積重ね体の一実施例を示す断面図である。 ダイ積重ね構造体の一実施例を示す断面図である。 装置ダイを完成するための処理工程の一実施例を示す工程系統図である。 ２つ以上のダイを備えるダイ積重ね体を形成するための処理ステップの一実施例を示す断面図である。 ２つ以上のダイを備えるダイ構造体の一実施例を示す断面図である。 図１０Ｆの複数のダイ構造体を備えるダイ積重ね構造体の一実施例を示す断面図である。 図１０Ａで始まった処理工程の流れの一部の一変形実施例を示す断面図である。 ダイ積重ね体を形成するための処理ステップの一実施例を示す断面図である。 ２つ以上のダイを備えるダイ構造体の一実施例を示す断面図である。 図１１Ｆの複数のダイ構造体を備えるダイ積重ね構造体の一実施例を示す断面図である。
本明細書において、導電構造体が誘電構造体の表面「で露出されている」との表現は、導電構造体が、誘電構造体の外部から誘電構造体の表面へ向かって誘電構造体の表面に垂直に動く交点との接触に利用可能であることを意味する。従って、誘電構造体の表面で露出されている端子又はその他の導電構造体は、このような表面から突出していることもあり、このような表面と同じ高さにあることもあり、又はこのような表面から引っ込み、誘電構造体内の穴もしくは凹部を通じて露出されていることもある。
図１Ａは、多数の超小形電子チップを含むウェハ１００の斜視図である。ウェハ基板１０２は、通常はシリコン等の半導体材料であるが、別の材料から成ることもあり、ある種の複合材料でありうる。ウェハは個々のダイ１０４に分割され、ダイ１０４は超小形電子チップの動作部の一部又は全部を備えて成る。付加的な処理の後、ダイ１０４は点線１０３に沿って互いから分離（ダイシング）される。各チップは１以上の機能を有することもあり、半導体処理分野の当業者によく知られた技術を使用して基板の表面上に形成されるか又は表面の下に形成される。これらの例は本願発明を制限するものではなく、処理ウェハ１００は、メモリやプロセッサや画像センサ等を含む任意の種類の装置を表す。結合パッド１０６は、基板上又は基板内の回路に電気的に接続されている。図１Ｂは、図１Ａに示すウェハ１００等のウェハの一部の断面図である。分かり易いように結合パッド１０６は、基板１０２の前面、即ち電気接点担持表面１０１で露出されている。結合パッド１０６は、表面１０１から突出していることもあり、表面１０１と同じ高さであることもあり、表面１０１から引っ込んでいることもある。点線１０３は各ダイ間の分離（ダイシング）線を示す。本明細書では、ウェハは、動作部が内部に形成されている半導体材料であるが、再構成ウェハ、即ち個々のダイを形成するように配置された多数の構成要素が接着剤により合わせられて形成されたウェハでありうる。ウェハ１００の代わりに、点線１０３で示す縁部で接合された複数のダイから成る構造体でもよく、この構造体はパネルなどの方形でありうる。ダイの縁部は破線の個所で合わせられることもあり、半導体材料は、切断されていない連続的な構造体であることもあり、ダイの縁部は、互いから間隔を置き、接着剤により接合されて再構成構造体を形成することもある。
図１Ｃ〜図１Ｉは、一実施例におけるウェハの複数の処理ステップから成る処理工程を示す。処理ステップは、図示の順序でも別の順序でもよい。この実施例を現実に実施する場合には２以上の処理ステップを１つにまとめることもあり、ある処理ステップを完全に除去することもあり、別の処理ステップの追加が必要となることもある。
図１Ｃは、ウェハ１００の内の１つのダイ１０８の斜視図であり、ダイ１０８は、結合パッドに接触する第１の金属化層１１０を有する。即ち、付着又はめっきにより金属薄膜をウェハの表面１０１に被せ、そして金属薄膜をパターン化して第１の金属化層１１０を得る。ある特定の実施例では、シード層を表面１０１に形成し、シード層をパターン化し、そしてめっきして第１の金属化層を得ることもある。更に、第１の金属化層１１０の一部は接続パッド１１２が形成され、接続パッド１１２は積重ね構成要素の接続に用いられる。第１の金属化層は再配分層として形成されることもある。第１の金属化層１１０の一部は例えば金属線等の導電線であり、導電線は結合パッド１０６からダイ１０８の縁部へ延びる。図１Ｄは、例えば図１Ａのウェハ１００等のウェハの断面図であるが、第１の金属化層１１０が付加されている。簡単のために、図１Ｄは、各ダイ上の各一組の結合パッド１０６と接触する接続パッド領域１１２のみを示す。所望の配置によっては断面図が、１以上の別々の接続領域を含みうる。
図１Ｅは、ウェハ処理工程の次の処理ステップを示す。図１Ｅでは、図１Ｄの組立体が裏返され、第１の金属化層１１０が下向きになって別個の暫定担体基板１１４に取付けられている。暫定基板１１４は、接着剤層１１６により一次基板１０２に付着されている。そして、一次基板１０２は、研削や研磨等の技術により所望の厚さにされる。その結果、図１Ｆの構造体１１７が得られる。
ウェハ処理工程の次のステップを図１Ｇに示す。図１Ｇでは、溝１１８が切断又はエッチングにより基板１０２内に形成され、溝１１８が形成する穴は第１の金属化層１１０の一部を露出する。一実施例では、このようなエッチング加工は、半導体基板と金属化層との間の中間層の直前で停止し、そして中間層の一部を除去し、第１の金属化層１１０を露出するように制御されることもある。中間層は誘電体層でありうる。溝１１８は、１以上のダイの複数の結合パッドに接続された複数の金属化層部分を露出する塹壕状の溝でありうる。図１Ｈは、基板１０２の表面上に誘電体層１２０を形成するステップを示す。誘電体層１２０の主目的は、基板１０２の新たに露出された表面を保護することにある。そして、誘電体層１２０は、形成される導電構造体から基板１０２を絶縁する。溝１１８の底部は、パターン化配置された不活性化層により覆われないか、又は第１の金属化層の金属線を被覆したままの材料が後のステップで露出される。いずれにしても、図１Ｈの構造体では、第１の金属化層の一部が露出される。
図１Ｉは、第２の金属化層１２２を形成するステップを示し、第２の金属化層１２２は基板１０２の後縁表面１３４及び後面１３２に沿って延びる。複数のダイ１０４の互いからの分離（ダイシング）が点線により示されている。第１の金属化層１１０と同様、第２の金化層１２２も接続パッド１２６及びその他の微細配線を含みうる。接続パッド１２６は、ダイ１０４の縁部表面から間隔１０７を置く。これは図１Ｃにも示されている。即ち、接続パッド１２６は縁部表面に達していない。導電要素１２４は重要である。即ち、導電要素１２４は、ダイ構造体の縁部に沿って延び、第１の金属化層の一部と第２の金属化層の一部とを電気的に互いに接続する。一実施例では、導電要素１２４は、第２の金属化層１２２の一部として形成され、接続パッド１２６及び第２の金属化層１２２の関連微細配線と同時に形成される。この実施例の代わりの実施例では、金属化層１２２と導電要素１２４とは、別々のステップで形成されることもある。導電要素１２４及び第２の金属化層１２２の形成後、基板を複数の個々のダイ構造体２００に分断する。このことを図２Ａ〜図２Ｄに基づいて以下に説明する。装置２００を形成する上述のステップを示す工程系統図を図２Ｅに示す。
第２の金属化層１２２の接続パッド１２６の寸法と形状と位置は、第１の金属化層１１０の接続パッド１１２の寸法と形状と位置とは同一であるか又は類似することもあり、そうでないこともある。種々の層にある接続パッドを予め適宜位置合せすると、後に個々のダイ構造体を積重ねて積重ね超小形電子組立体を形成するのが容易になる。このような積重ね超小形電子組立体の例を、図３に基づいて後述する。
図２Ａは、超小形電子装置２００が近隣の要素から分離されて得られた超小形電子装置２００の最終構造体の実施例の断面図である。図２Ｄは、図２Ａに対応する斜視図であり、超小形電子装置２００の表面２０１であって、結合パッド１０６が最初に露出された表面２０１と反対側の超小形電子装置２００の表面２０３へ向かって見た場合の図である。図２Ｂは、導電要素１２４と第１の金属化層１１０との間の接続の例を示す詳細図である。図２Ｂは、この実施例での前述の処理工程が終了した場合の層と層との間の接続部の構造を示す。同様の金属化層を形成し、金属化層と金属化層との間の接続部を形成する処理工程は、米国特許第６，９７２，４８０号公報及び米国特許第７，１９２，７９６号公報に開示されている。両方の米国特許公報の開示を引用することにより本明細書の一部をなすものとする。この例での導電要素１２４は、第１の金属化層が表面２０１に沿って水平に延びる方向に延びる。導電要素１２４は金属化層にめっきできる。導電要素１２４の縁部表面１３４を越えて延びる部分の長さは、如何に個々の単体に分離するための切断を行うか等の要因次第で異なる。この実施例の変形を図２Ｃに示す。この場合、導電要素１２４’と金属化層１１０’との間の接合部は金属化層１１０’の縁部２０８に沿って延び、縁部２０８は表面２０１から遠ざかって層１１０’の厚さ２１４の方向に延びる。導電要素間の同様の接合部を有する同様の構造体を形成する処理工程が、米国特許第６，６４６，２８９号公報及び米国特許第６，７７７，７６７号公報に開示されている。両方の米国特許公報の開示を引用することにより本明細書の一部をなすものとする。このような構造体は、溝１１８をより深くエッチングし、これにより溝１１８が、第１の金属化層の溝１１８と溝１１８とが交差する部分を貫通する間隙を形成することにより得られる。一実施例では、超小形電子装置が、図２Ａに示す超小形電子装置と同様、積重ねられ接続されて積重ねダイ装置を形成することもある。これの一例を図３に示す。この例では、ダイ積重ね組立体３００は、４つの実質的に同一の超小形電子装置２００から成る。このダイ積重ね組立体３００内の種々の超小形電子装置２００は、ただ１つのウェハから得ることも、異なる複数のウェハから得ることもある。信頼性及び歩留りを改善するために、積重ね工程の前に各ダイ装置は、完全に機能するかを試験する。積重ねを行う周知の優れた装置を用いることにより、ダイ積重ね体の歩留りに関する種々の複雑に絡み合った問題を緩和できる。前述のようにこの積重ね法は、ダイがウェハから分離され、そして積重ねられるダイレベルの処理工程とみなすことができる。
一実施例では、ダイ積重ね体３００は、完全に機能するが、これをパッケージ化する付加的なステップを必要とすることもある。如何なるパッケージ化ステップも、当業者にとっては周知の技術により実施する。
上記実施例の代わりの実施例では、接続部はウェハのレベルで行うこともある。ウェハを接合して積重ね体を形成した後、ダイ積重ね体を分離する。
１つのダイを次の層に実際に接合する方法は種々ある。図４Ａ及び図４Ｂにその２つの例を示す。図４Ａは、図２Ａと同様、超小形電子装置を示す。図４Ｂでは、例えば、可溶性で冶金学的な接合金属層等の導電性結合材料４１２が、上部の接続パッド４０２上に配置される。はんだ、錫、インジウム、もしくはこのような金属の共融混合物、合金、又はその他の適宜の組合せ等の接合金属は、異なる仕方によりめっき又は付着される。図示のように、接合金属が、後面４０３で露出されている接続パッド４０２のみに適用されこともあるが、接合金属が、側方の導電要素又はダイの表面にあるその他のパッドを含む露出された複数の金属表面のうちの１つ以上に配置されることもある。そして、いずれにしても、接合金属を有するダイは、位置合せされ積重ねられる。そして、積重ね体は、加熱されて、面と面の接合が行われる。この方法の代わりの方法では、銀ペーストや金ペーストやはんだペースト等の導電性ペーストを導電性結合材料として使用して、積重ね体内の超小形電子装置の導電要素間の導電性経路を形成する。図３に示すようにいくつかの超小形電子装置の前面２０１は、別の超小形電子装置の後面２０３と向かい合う。いくつかの超小形電子装置２００の前面２０１にある導電要素は、別の超小形電子装置２００の後面２０３にある導電要素に電気的に結合されている。ある特定の実施例では２つの超小形電子装置４００は、各前面４０１（図４Ａ）が向き合うように配置されることもある。そして、一方の超小形電子装置４００の前面４０１で露出されている接続パッドを、他方の超小形電子装置４００の前面４０１で露出されている接続パッドと接合する。別の実施例では、２つの超小形電子装置の各後面が互いに向き合い、各後面上の接続パッドを前述の方法で接合することもある。例えば、図１Ｉに示すように、ある特定の実施例では２つの導電要素の互いに向かい合う表面同士の接合が、超小形電子装置２００がウェハ内に付いたまま行われることもある。
ダイ積重ね体の別の実施例では、ダイ積重ね体は、異なる機能を有する異種のダイの組合せから成ることもある。図５Ａに、このようなダイ積重ね構造体５００を示す。ダイ積重ね構造体５００は、図３のダイ積重ね体に類似する。しかしながら、ダイ積重ね構造体５００内の個々の超小形電子装置は、互いに異なるものもある。この例では、ダイ積重ね構造体５００内の上から２つのダイ５０２は同一であるが、下から２つのダイ５０４及び５０６は互いに異なる。例えば、ダイ５０２はメモリ素子であり、ダイ５０４はメモリ制御装置であり、ダイ５０６は処理装置である。このダイ積重ね構造体では、個々のダイの横寸法は実質的に同一であり、１つのダイの１つの接着パッドと、別の１つのダイの１つの接着パッドであって、前記１つの接着パッドと縦方向で重なる１つの接着パッドとは、縦方向で実質的に同一の位置にある。この実施例では、ダイ積重ね構造体５００は、ダイレベルで組立てられることもある。この実施例の代わりの実施例では、ダイ積重ね構造体５００は、ウェハレベルで組立てられることもある。代わりの実施例では、如何なるウェハでもウェハ領域の無駄となる量は僅かである。ダイ寸法を制約する必要はない。実際、図５Ｂの実施例では、ダイ積重ね構造体５１０は、機能及び寸法双方が異なる異種のダイから成る。一実施例では、積重ねるダイに対する唯一の制約は、互いに隣接する面は同一の個所に接続パッドを有しなければならないことである。図５Ｂの例では、ダイ５１４は、上面の１つの接続パッドと、底面の１つの接続パッドであって、上面の前記１つの接続パッドに対応する接続パッドとが、縦方向で互いからずれていることもあるが、ダイ５１４の上面の１つの接続パッドと、ダイ５１２の上下２つの接続パッドであって、ダイ５１４の上面の前記１つの接続パッドと対応する上下２つの接続パッドとは、縦方向できちんと重なり、ダイ５１４の下面の１つの接続パッドと、ダイ５１６の上下２つの接続パッドであって、ダイ５１４の前記１つの接続パッドに対応する２つの接続パッドとは、縦方向できちんと重なる。
一実施例では、超小形電子装置の接続パッドは、チップの結合パッドの個所に配置されるか又は結合パッドの近くに配置される。ある形態では、これにより、ダイ積重ね体内の第２の超小形電子装置との接続を形成するのに十分な金属表面領域が得られる。図６Ａは、前面、即ち電気接点担持表面６０１で露出されている結合パッド６０６を有するダイ６００の斜視図である。図６Ａは、図１Ｃに類似する。ダイ６００は、図１Ａのウェハに同等の１以上のダイを有するウェハの一部である。金属化層は、チップの結合パッド６０６上に形成されるか又は結合パッド６０６と接触して形成される接続パッド６０４を含む。多くの場合、チップの結合パッド６０６と結合パッド６０６との間の間隔は、結合パッド６０６上の金属化層の幅が結合パッド６０６自体より実質的に広くなれない程既に十分に狭い。この実施例の図６Ｂに示す変形実施例では、金属化層が結合パッド６０６上に設けられていない。図６Ｂでは、結合パッド６０６の適宜の縁部をダイ領域の縁部まで延ばし、これにより第２の金属化ステップで、導電素子を介して各結合パッドをチップの他方の表面に接続できる。その他の点ではこの処理工程の後続のステップは、図６Ａの構造体のためのステップに類似する。
図６Ａでは、例えば、ウェハ等の基板６０２は、図２Ｅに類似して処理される。図６Ｃは、結合パッド６０６を上から覆う金属化層６０４を有するいくつかのダイ６００を含む基板６０２の断面図である。しかしながら、金属化層が結合パッドを覆ってない図６Ｂの場合、第１の金属化ステップは不要である。図６Ｄの実施例では、基板は、裏返され、接着剤層６０８により暫定基板６１０に結合される。図６Ｅは、ダイの厚さを薄くするようにダイ後面を加工した後の基板６０２を示す。図６Ｆは、基板６０２が切削又はエッチングされて第１の金属化層６０４（又は変形実施例では結合パッド）が露出された基板６０２を示す。そして、この実施例では、図６Ｇに示すように、薄くされエッチングされた基板６０２は、誘電体不活性化層６１４により被覆され、第１の金属化層６０４の一部が露出される。一実施例では、第２の金属化層が付着されて、接続パッド６１６及び導電素子６１８双方が第１の金属化層６０４と第２の金属化層とを互いに接続することもある。これは、図６Ｈに示されている。図６Ｉでは、点線に沿って分離（ダイシング）した後の超小形電子装置６２０の最終構造体が示されている。
複数の超小形電子装置６２０を接合して、前述の実施例に類似のダイ積重ね体を得ることができる。図７に、ダイ積重ね組立体７００の例を示す。ダイ積重ね体内の個々の超小形電子装置は、図４Ａ及び図４Ｂに示す方法等により接合し、これにより１つの超小形電子装置の前面にある接続パッド６０４が、前記１つの超小形電子装置の隣の超小形電子装置の後面で露出されている接続パッド６１６に接続される。この実施例の代わりの実施例では、適宜の超小形電子装置の前面とその隣の超小形電子装置の前面とが向き合うように配置され、これにより前者の前面にあるパッドと後者の前面にある接続パッドとが接合されることもある。この実施例の変形実施例では、適宜の超小形電子装置の後面とその隣の超小形電子装置の後面とが向き合うように配置され、前者の後面にある接続パッドと後者の後面にある接続パッドとが接合されることもある。超小形電子装置６２０の接続パッドにおける接合領域は、超小形電子装置２００（図２）の接続パッドにおける接合領域より通常小さいので、超小形電子装置と超小形電子装置との間の位置合せを適正に行うには付加的な対策が必要となることもある。図７のダイ積重ね体７００は同一の超小形電子装置から成る。しかし異なる寸法と異なる機能とのいずれか一方又は両方を持つ超小形電子装置から成ることもある。
別の実施例では、ダイ積重ね体内の接続は、接合ステップ後に行われることもある。図８Ａは、ただ１つの超小形電子装置８００を示す。超小形電子装置８００は、図２及び図７の超小形電子装置に類似する。縁部８０４で露出されている導電素子８１２は回り込んでダイの他方の面に橋絡結合せず、その代わりに、例えば、結合リボンや微細配線やパッド等の接続要素を用いて後にそのような結合を行う。図８Ｂは、超小形電子装置８００から形成されたダイ積重ね体８１０を示す。ダイ積重ね体８１０内の各超小形電子装置８００は、接着剤層８０２を用いてその隣の超小形電子装置８００に取付けられる。この段階では、超小形電子装置８００は、互いに電気的に接続されていない。超小形電子装置８００を互いに電気的に接続するには、はんだ球又はその他の再流動可能な材料８０６をダイ積重ね体８１０の側縁の近くでその上面に配置する。加熱すると再流動可能材料８０６は下方へ流れて、積重ね体内の超小形電子装置８００の縁部表面で露出されている接続要素を濡らして互いに接続する。その結果として得られたダイ積重ね体８１０が図８Ｂに示されている。
別の実施例では、前述の製造法（図１Ａ〜図１Ｉ）は、内部で積重ねられたダイを有する超小形電子装置を形成するように接合された２つ以上の基板に同時に適用できる。図９は、その工程系統図の例である。この実施例では、２つ以上の基板の後面が、側方導電要素を付加する前に接合される。これを行うために基板は、第１の金属化層によりパターン化されて、暫定担持ウェハに取付けられる。基板は、研削、研磨又はその他の方法で薄くされる。その結果として得られた構造体が図１０Ａに示される。この構造体は、図１Ｆの構造体１１７に類似する。図１０Ｂでは、第２の構造体１１７が裏返されて接着剤層１００２により第１の構造体１１７に取付けられる。図１０Ｃは、上部の暫定担持ウェハ及び上部の接着剤層が除去された後の中間ウェハ積重ね組立体１０００を示す。そして、図１０Ｄでは、基板及び中央接着剤層１００２を貫く溝１００４が、切削又はエッチングにより形成されて、下部の基板の第１の金属化層が露出される。
この実施例では、別個の不活性化層形成ステップは不要である。なぜならば、薄くされた基板の表面は、内方へ向かって中央接着剤層１００２に面するからである。しかしながら、このステップは、溝形成後に行うステップとして加えることもできる。なぜならば、溝の形成の仕方次第では溝内に保護されない領域があることもあるからである。図１０Ｅは、金属化層を付着しパターン化し、側方導電要素１０１２を縁部表面に形成した後のウェハ構造体１０１０を示し、側方導電要素１０１２は、各超小形電子装置１０２０の第１の表面１００１上の例えば微細配線や接続パッド等の導電体を、前記超小形電子装置１０２０の第２の表面１００３上の導電要素に接続する。第３の金属化層は、積重ね体の頂部を底部に接続する側方導電要素１０１２を形成し、他方、第３の金属化層は、上部基板のパターン化された金属化層と重なって、これら２つの金属化層間の導電路を形成する。これらの金属化層は重なる部分があるにもかかわらず、この方法により全処理工程を簡単かつ低コストにできる。なぜならば、互いに同一の構造体がこの処理工程で処理されるからである。図１０Ｆでは、破線に沿って分離した後、中間ダイ積重ね装置１０２０を形成する。前述の実施例と同様、中間ダイ積重ね装置１０２０は、例えば、図４Ｂや図７や図８Ａ〜図８Ｃに係わる方法等を用いて、複合積重ね体１０３０内の別の類似の装置に接合する。装置１０２０は、中間ダイ積重ね装置と呼ばれるにもかかわらず、この装置１０２０は、パッケージ化だけ行い、後続の積重ね工程を行わず、そのまま使用することもできる。
この実施例の変形実施例では、上部基板上の第１の金属化層を省くこともある。その結果として得られた構造体の一例である構造体１０４０を図１０Ｈに示す。この変形実施例では、構造体１０４０は、接着剤層を用いて下部基板に接合し、そして溝１００４を形成する。金属化層を付着してからパターン化すると、図１０Ｅの構造体１０１０と外観及び機能が実質的に同一の構造体が得られる。そして、図１０Ｅに係わる方法と同等の方法でこの構造体を処理し積重ねる。この変形実施例では、２つのウェハ基板は、図１０Ｅに係わる方法と少し異なる方法で形成する。これにより、金属化ステップのうちの１つのステップを省ける。
この実施例の別の変型実施例では、図示されていない第２のウェハ積重ね体１０００を裏返し、別の接着剤層を用いて第１のウェハ積重ね体１０００に取付け、そして上部担持ウェハを除去することもある。そして、この組立体を切断し金属化して、４レベルで接続され積重ね装置を形成することもある。
別の実施例では、両方の基板を下向きの状態で処理し、そして両基板を電気的に接続することもある。図１１Ａは、図１Ｃの構造体１１１及び図１Ｆの構造体１１７と実質的に同一の、接合する２つのウェハ構造体を示す。（図１Ｅに示すように）薄くする暫定担持ウェハに構造体１１１を取付けるのではなく、構造体１１７の後面に直接に構造体１１１を取付ける。これは、図１１Ｂに示されている。図１１Ｂでは、構造体１１１と構造体１１７とは、接着剤層１１０２を用いて互いに取付けられる。図１１Ｃは、上部基板を薄くした結果を示す。そして、図１１Ｄで両方の基板及び中央金属化層を貫く溝を形成する。そして、図１１Ｅで第３の金属化層を付着しパターン化して、構造体１１１０を形成する。第３の金属化層の縁部導電要素部１１１２は、残りの２つの金属化層と接触する。最後に図１１Ｆで下部担持体が除去され、装置１１２０が分離される。図１１Ｇに示す方法又はその他の方法によりこれらの装置を積重ねて、ダイ積重ね組立体１１３０を形成する。
本明細書において本発明を説明するために用いた実施例は、本発明を何ら制限するものではない。これらの実施例は、請求の範囲に記載の本発明の精神及び範囲から逸脱せずに様々に変更できる。

Claims (3)

  1. 第１の超小形電子装置と第２の超小形電子装置とを含む第１の積重ね体を形成する形成ステップであって、前記超小形電子装置の各々はダイ構造体を含み、該ダイ構造体は少なくとも１つの半導体ダイを含んでおり、前記超小形電子装置の各々は、第１の表面と、前記第１の表面に向かい合う第２の表面と、前記第１の表面から遠ざかって直角以外の角度で延びる少なくとも１つの縁部表面と、前記第１の表面に沿って延び前記縁部表面のうちの少なくとも１つへと達し、前記第２の表面に沿って延びる該少なくとも１つの第２の導電要素に接触する少なくとも１つの第１の導電要素とを含むものである、形成ステップと、
    ここで、前記第１の超小形電子装置及び前記第２の超小形電子装置の各々について、前記第１の導電要素は前記第２の導電要素の縁部に沿って延び、該縁部は前記第２の表面から離れるように前記第２の導電要素の厚さ方向に沿って延びており、
    前記第１の超小形電子装置の前記縁部表面に露出されている前記少なくとも１つの導電要素を前記第２の超小形電子装置の前記縁部表面に露出されている前記少なくとも１つの導電要素に電気的に結合することによって、前記第１の超小形電子装置と前記第２の超小形電子装置との間に導電路を形成する、結合ステップと
    を含んでなり、
    前記第１の超小形電子装置は、前記第２の超小形電子装置の上方に配置され、前記結合ステップは、第１の超小形電子装置の前記少なくとも１つの縁部表面で露出されている前記導電要素に流動可能な導電材料を適宜配置することにより該導電材料が流れて、前記第２の超小形電子装置の前記少なくとも１つの縁部表面で露出されている前記導電要素に達することにより行われるものである、超小形電子積重ね組立体の製造方法。
  2. 前記第１の超小形電子装置は、前記第２の超小形電子装置の上方に配置され、前記結合ステップは、前記第１の超小形電子装置の前記少なくとも１つの縁部表面で露出されている前記導電要素の近くの可溶性金属を加熱することにより行われ、前記加熱により前記可溶性金属が流れて、前記第２の超小形電子装置の前記少なくとも１つの縁部表面で露出されている前記導電要素に達するものである請求項１に記載の製造方法。
  3. 前記可溶性金属は、前記第１の超小形電子装置の前記導電要素と前記第２の超小形電子装置の前記導電要素との間の間隙を橋絡するものである請求項２に記載の製造方法。
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