JP2022049485A - 半導体記憶装置 - Google Patents

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semiconductor
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notch
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道雄 井戸
Michio Ido
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Kioxia Corp
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Abstract

【課題】半導体チップをより高集積化することができる半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置は、基板と、第１半導体チップと、第２半導体チップとを備える。第１半導体チップは、基板に接する第１面と、第１面の反対側の第２面と、第２面に設けられた第１パッドとを有する。第２半導体チップは、第２面に接する第３面と、第３面の反対側の第４面と、切り欠き部とを有する。切り欠き部は、第３面と第４面との間にある側面と第３面とが交差する角部に設けられる。切り欠き部は、第４面の上方から見て第１パッドの少なくとも一部と重なる。【選択図】図１

Description

本実施形態は、半導体記憶装置に関する。
ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等のような半導体記憶装置では、複数のメモリチップが基板上に積層される。積層されるメモリチップと基板との間は、金属ワイヤでボンディングされる。また、半導体記憶装置では、メモリチップの高集積化が望まれる。
米国特許公開第２０１３／０１６８８７１号公報
半導体チップをより高集積化することができる半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、基板と、第１半導体チップと、第２半導体チップとを備える。第１半導体チップは、基板に接する第１面と、第１面の反対側の第２面と、第２面に設けられた第１パッドとを有する。第２半導体チップは、第２面に接する第３面と、第３面の反対側の第４面と、切り欠き部とを有する。切り欠き部は、第３面と第４面との間にある側面と第３面とが交差する角部に設けられる。切り欠き部は、第４面の上方から見て第１パッドの少なくとも一部と重なる。
第１実施形態に係る半導体記憶装置の構成の一例を示す半導体記憶装置の断面図。 第１実施形態に係る半導体記憶装置の構成の一例を示す半導体記憶装置の拡大断面図。 第１実施形態に係る半導体記憶装置の構成の配置の一例を示す半導体記憶装置の平面図。 第１実施形態に係る半導体ウェハの個片化方法の一例を示す断面図。 第１実施形態に係る半導体チップの加工方法の一例を示す断面図。 第１比較例に係る半導体記憶装置の構成の一例を示す半導体記憶装置の断面図。 第２比較例に係る半導体記憶装置の構成の一例を示す半導体記憶装置の断面図。
以下、図面を参照して本発明に係る実施形態を説明する。以下の実施形態において、基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示す。図面は模式的または概念的なものである。明細書と図面において、同様の要素には同一の符号を付す。
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成の一例を示す半導体記憶装置１の断面図である。半導体記憶装置１は、配線基板１１と、接着層群３０と、接着層４０と、半導体チップ群ＣＨ１と、半導体チップＣＨ２と、ワイヤ群Ｗ１と、ワイヤＷ２と、樹脂２３と、金属バンプＢとを備える。
配線基板１１は、例えば、プリント基板等の基板である。配線基板１１は、シリコン基板であってもよい。配線基板１１は、ワイヤ群Ｗ１およびワイヤＷ２を介してそれぞれ半導体チップ群ＣＨ１および半導体チップＣＨ２と接続可能である。
接着層群３０には、複数の接着層が含まれる。接着層群３０に含まれる接着層および接着層４０は、例えば、フィルム状の樹脂（ＤＡＦ、Die Attach Film）である。接着層群３０および接着層４０は、配線基板１１の上方に設けられる。図１に示す例では、接着層群３０は、複数の接着層３１、３２、３３を含む。
半導体チップ群ＣＨ１は複数の半導体チップを重ね合わせて接着したものである。すなわち、半導体チップ群ＣＨ１は積層構造を持つ。半導体チップ群ＣＨ１の積層数は、メモリ容量に応じて設定される。半導体チップ群ＣＨ１は、接着層群３０によって、配線基板１１上に接着される。
半導体チップＣＨ２は、例えば、コントローラチップである。半導体チップＣＨ２は、半導体チップ群ＣＨ１と電気的に接続されて半導体チップ群ＣＨ１の動作を制御する。半導体チップＣＨ２は、例えば、図１に示すように、半導体チップ群ＣＨ１に隣接して設けられ、接着層４０によって配線基板１１に接着される。また、半導体チップＣＨ２は、例えば、半導体チップ群ＣＨ１の上方に設けられていてもよい。また、半導体チップＣＨ２は、ワイヤＷ２と接続するためのパッドＰ２を有する。
ワイヤ群Ｗ１は、配線基板１１と半導体チップ群ＣＨ１とを電気的に接続する。ワイヤ群Ｗ１には、複数のワイヤが含まれる。ワイヤ群Ｗ１に含まれるワイヤの素材は、例えば、金、銀または銅等の導電性金属である。
ワイヤＷ２は、配線基板１１と半導体チップＣＨ２とを電気的に接続する。ワイヤＷ２の素材は、例えば、金、銀または銅等の導電性金属である。
樹脂２３は、例えば、エポキシ樹脂である。樹脂２３は、半導体チップ群ＣＨ１、半導体チップＣＨ２、ワイヤ群Ｗ１およびワイヤＷ２を配線基板１１の上面において封止する。これにより、樹脂２３は、外部からの衝撃や外気から半導体チップ群ＣＨ１、半導体チップＣＨ２、ワイヤ群Ｗ１およびワイヤＷ２を保護する。
金属バンプＢは、例えば、はんだボールである。金属バンプＢは、半導体記憶装置１を外部の実装基板等（図示せず）に電気的に接続する。金属バンプＢの素材は、はんだ等の導電性金属である。金属バンプＢは、配線基板１１の下面に設けられている。金属バンプＢは、配線層Ｌ３に接続されている。
次に、配線基板１１の内部構成について説明する。配線基板１１は、配線１１１と、樹脂層１１２、１１３とを有する。
配線１１１は、配線基板１１の上面の電極パッド（パッド１１４、１１５）と、配線基板１１の下面の金属バンプＢとを電気的に接続する。配線１１１の素材は、例えば、銅またはタングステン等の導電性金属である。配線１１１は、積層された複数の配線層Ｌ１、Ｌ２、Ｌ３を含む。複数の配線層Ｌ１、Ｌ２、Ｌ３の間は、樹脂層１１３によって絶縁されている。また、複数の配線層Ｌ１、Ｌ２、Ｌ３は、例えば、ビアホールにより、一部において電気的に接続されていてもよい。パッド１１４、１１５は、例えば、配線層Ｌ１の一部である。
樹脂層１１２は、例えば、ソルダーレジスト等の絶縁材料である。樹脂層１１３は、例えば、プリプレグである。樹脂層１１３は、例えば、ガラスクロス等の繊維状補強材とエポキシ等の熱硬化性樹脂との複合材料である。樹脂層１１３は、樹脂層１１２よりも強度および剛性が高い。
次に、半導体チップ群ＣＨ１の内部構成について説明する。例えば、図1に示すように、半導体チップ群ＣＨ１は、複数の半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３を含む。
複数の半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３は、例えば、メモリチップである。複数の半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３は、例えば、ＮＡＮＤチップである。複数の半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３は、例えば、同一の構造である。半導体チップＣＨ１１は接着層３１を介して配線基板１１上に接着される。半導体チップＣＨ１２は接着層３２を介して半導体チップＣＨ１１上に接着される。半導体チップＣＨ１３は接着層３３を介して半導体チップＣＨ１２上に接着される。複数の半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３は、例えば、半導体素子を含む。半導体素子とは、例えば、メモリセルアレイまたはＣＭＯＳ回路（Complementary Metal-Oxide-Semiconductor circuit）である。
図２は、第１実施形態に係る半導体記憶装置の構成の一例を示す半導体記憶装置１の拡大断面図である。図２は、図１の点線枠Ｄの拡大図でもある。尚、図２では、樹脂２３は省略されている。
半導体チップＣＨ１１は、面Ｆ１と面Ｆ２とパッドＰ１１とを有する。面Ｆ１は配線基板１１側の面である。面Ｆ２は、面Ｆ１の反対側の面である。パッドＰ１１は、半導体チップＣＨ１１の配線の一部である。パッドＰ１１は、面Ｆ２上に設けられている。半導体チップＣＨ１１は、面Ｆ１側において、接着層３１を介して配線基板１１と接着されている。半導体チップＣＨ１１は、最下層のチップである。
半導体チップＣＨ１２は、面Ｆ３と面Ｆ４とパッドＰ１２と半導体基板とを有する。面Ｆ３は、配線基板１１側の面である。面Ｆ４は、面Ｆ３の反対側の面である。パッドＰ１２は、半導体チップＣＨ１２の配線の一部である。パッドＰ１２は、面Ｆ４上に設けられている。また、図２に示す例では、パッドＰ１２は、面Ｆ４の上方から見て、パッドＰ１２の一部がパッドＰ１１と重なるように配置される。半導体基板は、例えば、シリコン基板である。半導体基板上に、半導体素子が設けられる。半導体基板は、半導体チップＣＨ１２の面Ｆ３側に配置されている。また、半導体チップＣＨ１２は、面Ｆ３側において、接着層３２を介して半導体チップＣＨ１１の面Ｆ２と接着される。また、半導体チップＣＨ１２は、上方から見て、パッドＰ１１の少なくとも一部と重なるように半導体チップＣＨ１１と接着される。半導体チップＣＨ１２は、上方から見て、中心位置が半導体チップＣＨ１１の中心位置と略一致するように配置される。半導体チップＣＨ１２は、半導体チップＣＨ１１の直上に配置される。
半導体チップＣＨ１３は、面Ｆ５と面Ｆ６とパッドＰ１３とを有する。面Ｆ５は、配線基板１１側の面である。面Ｆ６は、面Ｆ５の反対側の面である。パッドＰ１３は、半導体チップＣＨ１３の配線の一部である。パッドＰ１３は、面Ｆ６上に設けられている。また、半導体チップＣＨ１３は、面Ｆ５側において、接着層３３を介して半導体チップＣＨ１２の面Ｆ４と接着される。また、半導体チップＣＨ１３は、上方から見て、パッドＰ１２の少なくとも一部と重なるように半導体チップＣＨ１２と接着される。半導体チップＣＨ１３は、上方から見て、中心位置が半導体チップＣＨ１２の中心位置と略一致するように配置される。半導体チップＣＨ１３は、半導体チップＣＨ１２の直上に配置される。
このように、半導体チップＣＨ１２の上方には、半導体チップＣＨ１２と同一構成の半導体チップＣＨ１３が積層される。尚、半導体チップが４層以上積層される場合、半導体チップＣＨ１３の上方に、半導体チップＣＨ１２と同一構成の半導体チップが繰り返し積層されてもよい。
次に、ワイヤ群Ｗ１の内部構成について説明する。図２に示すように、ワイヤ群Ｗ１は、ワイヤＷ１１、Ｗ１２、Ｗ１３を含む。ワイヤＷ１１は、半導体チップＣＨ１１に設けられるパッドＰ１１および配線基板１１に設けられるパッド１１４と電気的に接続する。同様に、ワイヤＷ１２は、半導体チップＣＨ１２に設けられるパッドＰ１２およびパッド１１４と電気的に接続する。ワイヤＷ１３は、半導体チップＣＨ１３に設けられるパッドＰ１３およびパッド１１４と電気的に接続する。
ワイヤＷ１１は、例えば、パッドＰ１１から上方に立ち上がるように設けられる。また、ワイヤＷ１１は、頂点を形成するように、下方に延伸する。下方に延伸するワイヤＷ１１は、図１に示す配線基板１１のパッド１１４と接続する。このように、半導体チップＣＨ１１のパッドＰ１１は、配線基板１１から延在するワイヤＷ１１と電気的に接続される。
次に、切り欠き部Ｃについて説明する。
半導体チップＣＨ１２は、面Ｆ３の外周部に、切り欠き部Ｃを有する。面Ｆ３の外周部とは、面Ｆ３と面Ｆ４との間にある側面ＦＳと、面Ｆ３とが交差する角部である。切り欠き部Ｃは、半導体チップＣＨ１２の側面ＦＳの下部に設けられる凹部でもある。切り欠き部Ｃは、パッドＰ１１と対向するように設けられる。
また、より詳細には、切り欠き部Ｃは、ワイヤＷ１１と半導体チップＣＨ１２の切り欠き面ＣＦとが離間するように設けられる。切り欠き面ＣＦとは、切り欠き部Ｃを形成することにより露出される半導体チップＣＨ１２の面である。切り欠き面ＣＦは、ワイヤＷ１１のうち、頂点を形成するように曲がった部分の横に位置する。切り欠き部Ｃにより、ワイヤＷ１１を半導体チップＣＨ１２と接触させないようにすることができる。これにより、接触によるワイヤＷ１１および半導体チップＣＨ１２の損傷を抑制することができる。この結果、半導体記憶装置１の信頼性の低下を抑制することができる。
また、より詳細には、切り欠き部Ｃは、面Ｆ３の中心部側から外周部側にかけて、切り欠き深さＣＤが徐々に大きくなるように設けられる。切り欠き深さＣＤとは、面Ｆ３に対する切り欠き部Ｃの深さである。図２に示す例では、切り欠き部Ｃは、切り欠き面ＣＦの面Ｆ３に対する傾斜角が略一定になるように設けられている。すなわち、切り欠き面ＣＦは、傾斜角が略一定の平面である。
また、切り欠き部Ｃは、半導体チップＣＨ１２の半導体基板に設けられる。切り欠き部Ｃは、半導体チップＣＨ１２内の半導体素子が設けられる領域よりも下方に設けられる。半導体チップＣＨ１２のうち最も薄い部分の厚さを示す距離Ｌは、半導体素子の厚さ以上であることが好ましい。距離Ｌには、必要に応じてマージンが加えられてもよい。これは、切り欠き部Ｃの形成により発生し得る半導体素子への損傷を抑制することができるためである。この結果、半導体チップＣＨ１２の動作の信頼性を向上させることができる。半導体素子の厚さは、例えば、約１０μｍである。
また、或る半導体チップ内において、切り欠き部の略直上にパッドが設けられることが好ましい。図２に示す例では、パッドＰ１２は、面Ｆ４の上方から見て、パッドＰ１２の一部が切り欠き部Ｃと重なるように配置される。パッドＰ１２の周辺には、例えば、保護素子等が設けられる。
また、例えば、半導体チップＣＨ１３にも、切り欠き部が設けられる。半導体チップＣＨ１３の切り欠き部の配置および形状等は、例えば、半導体チップＣＨ１２の切り欠き部Ｃと同一である。
また、例えば、最下層の半導体チップＣＨ１１には、切り欠き部を設けない。これにより、半導体素子への損傷の観点から、半導体チップＣＨ１１の動作の信頼性の低下を抑制することができる。
また、例えば、半導体チップ群ＣＨ１に含まれる全ての半導体チップに切り欠き部を設けてもよい。従って、全ての半導体チップに対して同じ製造プロセスを適用することができる。この結果、半導体記憶装置１の製造効率を向上させることできる。
切り欠き部Ｃは、パッドＰ１１の周辺において、約２５μｍの高さのスペースを得られるように設けられることが好ましい。ワイヤＷ１１の径は、例えば、約１５μｍである。パッドＰ１１からワイヤＷ１１の頂点までの高さ、すなわち、ループの高さは、例えば、約１０μｍである。よって、ワイヤＷ１１の径とループの高さとの和は約２５μｍである。また、切り欠き部Ｃは、切り欠き深さＣＤが約１５μｍ程度になるように設けられることが好ましい。接着層３２の厚さは、例えば、約１０μｍである。上記のスペースから接着層３２の厚さを引いた高さは、約１５μｍである。尚、上記の数値は一例であり、半導体チップＣＨ１２、接着層３２、パッドＰ１１およびワイヤＷ１１の寸法および形状等に応じて変更されてもよい。
次に、配線基板１１上における半導体チップＣＨ１３およびパッドＰ１３の配置を説明する。
図３は、第１実施形態に係る半導体記憶装置１の構成の配置の一例を示す半導体記憶装置１の平面図である。図３は、半導体チップ群ＣＨ１を上方から見た図である。尚、図３のＡ－Ａ線は、断面図である図１に対応する断面を示す。また、半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３は重なるように設けられている。
また、図３に示すように、パッドＰ１３は、半導体チップＣＨ１３の辺ＣＨｓに沿って複数個設けられる。辺ＣＨｓは、半導体チップＣＨ１３の辺の１つである。パッドＰ１３は、図３の紙面下方から、ワイヤＷ１３を介して配線基板１１上のパッド１１４と電気的に接続されている。
次に、半導体記憶装置１の製造方法について説明する。
図４は、第１実施形態に係る半導体ウェハＷの個片化方法の一例を示す断面図である。図５は、第１実施形態に係る半導体チップＣＨ１２、ＣＨ１３の加工方法の一例を示す断面図である。
まず、ダイシングブレードＤＢで半導体ウェハＷを切断する。これにより、半導体ウェハＷは、例えば、半導体チップＣＨ１２および半導体チップＣＨ１３に個片化される。
次に、加工用ブレードＰＢで、半導体チップＣＨ１１、ＣＨ１２の辺ＣＨｓを加工する。加工用ブレードＰＢは、例えば、ダイシングブレードＤＢよりも厚く、先端がテーパー状になっている。これにより、半導体チップＣＨ１２における接着層３２との接触面の外周部をテーパー状に加工することができる。同様に、半導体チップＣＨ１３における接着層３３との接触面の外周部をテーパー状に加工することができる。その後、半導体チップＣＨ１２、ＣＨ１３は、半導体チップＣＨ１１上に実装される。例えば、個片化された半導体チップＣＨ１２の設置と、ワイヤＷ１２のボンディングと、半導体チップＣＨ１３の設置と、ワイヤＷ１３のボンディングとを順番に行う。このようにして、半導体チップ群ＣＨ１を積層させる。
尚、加工用ブレードＰＢによる加工は、ダイシングブレードＤＢによる半導体チップＣＨ１２、ＣＨ１３の個片化前に行われてもよい。また、柔らかい接着層３２、３３の加工性を向上させるため、図５における接着層３２、３３上に、例えば、加工用のあて板として機能するダミーウェハ等を加工前に設けてもよい。また、加工方法は上記の例に限定されない。例えば、半導体チップＣＨ１２、ＣＨ１３の個片化および加工を同時に可能な形状のブレードが用いられてもよい。また、レーザにより半導体チップＣＨ１２、ＣＨ１３の加工が行われもよい。
以上のように、第１実施形態によれば、複数の半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３をずらすことなく積層することができる。この結果、半導体記憶装置１内における各構成の配置の自由度を向上させることができる。また、積層方向と垂直な方向に、複数の半導体チップをより高集積化することができる。
また、半導体チップＣＨ１２には、切り欠き部Ｃが設けられる。切り欠き部Ｃにより、半導体チップＣＨ１１と半導体チップＣＨ１２との間の空間を広げることができる。これにより、半導体チップＣＨ１２を、他の半導体チップＣＨ１１に対してずらすことなく、積層することができる。
また、第１実施形態では、半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３間にインターポーザおよびスペーサ等が設けられない。半導体チップＣＨ１１、ＣＨ１２間および半導体チップＣＨ１２、ＣＨ１３間には、それぞれ接着層３２、３３だけしか設けられていない。これにより、積層方向に、半導体チップ群ＣＨ１を高集積化することができる。
第１実施形態では、半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３をずらすことなく配置することができる。従って、半導体チップ群ＣＨ１の片側からワイヤ群Ｗ１を半導体チップ群ＣＨ１に接続することができる。これにより、半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３と半導体チップＣＨ２との間の配線長のばらつきを抑制することができる。また、半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３の電気的特性をより均一にすることができる。
尚、半導体チップ群ＣＨ１は、必ずしも半導体チップ群ＣＨ１の片側からワイヤ群Ｗ１が接続される必要はない。例えば、積層の偶数段と奇数段とで、パッド群Ｐ１がそれぞれ反対側に配置されていてもよい。また、パッド群Ｐ１が１つの半導体チップの２つの辺に設けられていてもよい。これらの場合であっても、ワイヤ群Ｗ１が半導体チップ群ＣＨ１と接触しないように、切り欠き部が設けられる。
複数の半導体チップをずらすことなく積層する他の方法として、複数の半導体チップ間に、インターポーザまたはスペーサ等をパッドと重ならないように設ける方法が知られている。しかし、この場合、積層数に応じて設けられるインターポーザまたはスペーサ等の厚さによって、高集積化が困難になってしまう。
図６は、第１比較例に係る半導体記憶装置１ａの構成の一例を示す半導体記憶装置１ａの断面図である。
一般に、ワイヤ群Ｗ１と接続されるパッド群Ｐ１上に半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３が重ならないようにするため、図６に示すように、半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３を階段状にずらして積層する方法が知られている。しかし、この場合、積層数が増加するほど、最下層の半導体チップＣＨ１１と最上層の半導体チップＣＨ１３との間のずれ量Ｏが大きくなる。大きなずれ量Ｏによって、積層方向に垂直な方向に広いスペースが必要になってしまう。従って、半導体記憶装置１ａ内における各構成の配置の自由度が低下してしまう可能性がある。また、例えば、製品等によっては、より小さな筐体に高密度で半導体チップを配置することが求められる場合もある。この場合、ずれ量Ｏのためのスペースを確保することができず、製品設計が困難になってしまう可能性がある。
図７は、第２比較例に係る半導体記憶装置１ｂの構成の一例を示す半導体記憶装置１ｂの断面図である。
第１比較例で説明したずれ量Ｏが大きくなることを抑制する方法として、図７に示すように、積層の途中から半導体チップＣＨ１４、ＣＨ１５、ＣＨ１６を半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３のずれ方向とは逆方向にずらして積層することが知られている。尚、半導体チップＣＨ１４、ＣＨ１５、ＣＨ１６は、半導体チップ群ＣＨ１に含まれる。しかし、この場合、例えば、半導体チップＣＨ１４、ＣＨ１５、ＣＨ１６のパッドＰ１４、Ｐ１５、Ｐ１６の位置を、半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３のパッドＰ１１、Ｐ１２、Ｐ１３とは反対側の位置にする必要がある。尚、パッドＰ１４、Ｐ１５、Ｐ１６は、パッド群Ｐ１に含まれる。従って、図７に示す例では、半導体チップ群ＣＨ１の左右からワイヤ群Ｗ１のボンディングが行われる。この場合、半導体チップＣＨ１１、ＣＨ１２、ＣＨ１３と半導体チップＣＨ２との間の配線長は、半導体チップＣＨ１４、ＣＨ１５、ＣＨ１６と半導体チップＣＨ２との間の配線長よりも大きくなってしまう。尚、実際に積層される半導体チップＣＨ１１～ＣＨ１６は、例えば、積層方向の厚みが１００μｍ以下である。一方、半導体チップＣＨ１１～ＣＨ１６の幅は、例えば、数ｍｍである。すなわち、配線長は、ワイヤ群Ｗ１の高さ方向の距離よりも配線１１１の距離に大きく影響を受ける。従って、半導体チップＣＨ１１～ＣＨ１６毎における、半導体チップＣＨ１１～ＣＨ１６と半導体チップＣＨ２との間の配線長のばらつきが大きくなってしまう。この結果、半導体チップＣＨ１１～ＣＨ１６毎の電気的特性のばらつきが大きくなってしまう可能性がある。
また、切り欠き面ＣＦの形状として、例えば、Ｌ字に曲がった形状も考えられる。すなわち、側面ＦＳと面Ｆ３とが交差する角部に、矩形状に切り欠けが形成される。しかし、Ｌ字の角が応力の特異点になってしまう可能性がある。例えば、Ｌ字の角に対応する位置で、半導体チップＣＨ１２が折れやすくなってしまう場合がある。
実施形態は例示であり、発明の範囲はそれらに限定されない。
１ 半導体記憶装置
１ａ 半導体記憶装置
１ｂ 半導体記憶装置
１１ 配線基板
１１１ 配線
１１２ 樹脂層
１１３ 樹脂層
１１４ パッド
１１５ パッド
２３ 樹脂
３０ 接着層群
３１ 接着層
３２ 接着層
３３ 接着層
４０ 接着層
Ｂ 金属バンプ
Ｃ 切り欠き部
ＣＤ 切り欠き深さ
ＣＦ 切り欠き面
ＣＨ１ 半導体チップ群
ＣＨ１１～ＣＨ１６ 半導体チップ
ＣＨ２ 半導体チップ
ＣＨｓ 辺
Ｄ 点線枠
ＤＢ ダイシングブレード
Ｆ１～Ｆ６ 面
ＦＳ 側面
Ｌ 距離
Ｌ１ 配線層
Ｌ２ 配線層
Ｌ３ 配線層
Ｏ ずれ量
Ｐ１ パッド群
Ｐ１１～Ｐ１６ パッド
Ｐ２ パッド
ＰＢ 加工用ブレード
Ｗ 半導体ウェハ
Ｗ１ ワイヤ群
Ｗ１１ ワイヤ
Ｗ１２ ワイヤ
Ｗ１３ ワイヤ

Claims (9)

  1. 基板と、第１半導体チップと、第２半導体チップとを備え、
    前記第１半導体チップは、前記基板に接する第１面と、前記第１面の反対側の第２面と、前記第２面に設けられた第１パッドとを有し、
    前記第２半導体チップは、前記第２面に接する第３面と、前記第３面の反対側の第４面と、切り欠き部とを有し、
    前記切り欠き部は、
    前記第３面と前記第４面との間にある側面と前記第３面とが交差する角部に設けられ、
    前記第４面の上方から見て前記第１パッドの少なくとも一部と重なる、
    半導体記憶装置。
  2. 前記第１半導体チップの前記第１パッドは、前記基板から延在するワイヤと電気的に接続され、
    前記ワイヤは、前記第２半導体チップの切り欠き面横を離間して設けられる、
    請求項１に記載の半導体記憶装置。
  3. 前記切り欠き部は、前記第３面の中心部側から外周部側にかけて、前記第３面に対する切り欠き深さが徐々に大きくなるように設けられる、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 前記第２半導体チップは、
    前記第３面側に配置される半導体基板と、
    前記第４面側に配置され、前記半導体基板上に設けられる半導体素子と、をさらに有し、
    前記切り欠き部は、前記半導体基板に設けられる、
    請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
  5. 前記切り欠き部は、前記半導体素子から離れて設けられる、
    請求項４に記載の半導体記憶装置。
  6. 前記第２半導体チップは、前記第４面に第２パッドを有し、
    前記第２パッドは、前記第４面の上方から見て、少なくとも一部が前記切り欠き部と重なるように配置される、
    請求項１から請求項５のいずれか一項に記載の半導体記憶装置。
  7. 前記第２半導体チップは、前記第４面に第２パッドを有し、
    前記第２パッドは、前記第４面の上方から見て、少なくとも一部が前記第１パッドと重なるように配置される、
    請求項１から請求項６のいずれか一項に記載の半導体記憶装置。
  8. 前記第２半導体チップは、前記第４面の上方から見て、中心位置が前記第１半導体チップの中心位置と一致するように配置される、
    請求項１から請求項７のいずれか一項に記載の半導体記憶装置。
  9. 前記第２半導体チップの前記第３面は、接着層を介して前記第１半導体チップの前記第２面と接着される、
    請求項１から請求項８のいずれか一項に記載の半導体記憶装置。
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