KR20110136297A - 적층형 반도체 패키지 - Google Patents

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KR20110136297A
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KR
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electrode
chip
electrode module
module
stacked
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KR1020100056189A
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이동헌
백형길
염근대
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삼성전자주식회사
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Abstract

본 발명은 적층형 반도체 패키지에 관한 것으로서, 기판; 상기 기판 위에 적층되고, 제 1 칩 및 상기 제 1 칩과 제 1 관통전극으로 연결된 제 2 칩을 포함하여 이루어지는 제 1 관통전극 모듈; 상기 제 1 관통전극 위에 적층되고, 제 3 칩 및 상기 제 3 칩과 제 2 관통전극으로 연결된 제 4 칩을 포함하여 이루어지는 제 2 관통전극 모듈; 및 상기 기판과, 상기 제 1 관통전극 모듈 및 제 2 관통전극 모듈을 전기적으로 각각 서로 연결시키는 신호전달 매체;를 포함하여 이루어지는 것을 특징으로 하기 때문에 패키지의 고밀도화를 가능하게 하는 동시에 칩의 강도를 크게 증대시켜서 제품의 신뢰도를 증대시키고, 고단의 적층을 가능하게 하며, 경박화 및 단소화를 가능하게 하고, 생산성을 크게 증대시킬 수 있는 효과를 갖는다.

Description

적층형 반도체 패키지{Stack type semiconductor package}
본 발명은 적층형 반도체 패키지에 관한 것으로서, 보다 상세하게는 집적도를 향상시키는 동시에 칩에 가해지는 외력에 의한 스트레스를 저감하여 생산성을 향상시키고, 내구성을 크게 증대시켜서 고품질의 제품을 생산할 수 있게 하는 적층형 반도체 패키지에 관한 것이다.
일반적으로 반도체 칩(semiconductor chip)은 반도체 제조 공정에 의해 웨이퍼 상에 형성되고, 개별 공정에 의해 웨이퍼로부터 분리된 후, 패키지 공정에 의해 반도체 패키지(semiconductor package)로 제작된다.
이러한 반도체 패키지는, 통상적으로 기판과, 상기 기판 위에 적층되는 칩과, 상기 칩을 보호하는 봉지재 및 상기 칩과 기판을 전기적으로 서로 연결시키는 와이어 등의 신호전달 매체를 포함하여 이루어지는 구성이다.
한편, 이러한 반도체 패키지는, 최근 고속화 및 고밀도의 실장을 필요로 하기 때문에 다수개의 칩들이 서로 적층되는 것은 물론, 반도체 패키지 장치들이 다수층을 이루어 회로기판 위에 적층되어 실장되는 경우가 많다.
또한, 전자 제품들의 슬림화를 위해 반도체 패키지 역시 점차로 경박화 및 단소화되는 시장의 요구에 부흥하여 적층되는 칩의 두께는 얇아지고, 적층되는 칩의 개수는 늘어나는 반면, 봉지재 및 패키지의 두께는 점점 얇아지고 있는 추세이다.
특히, 동일한 규격의 얇은 칩들이 와이어 본딩을 위해서 계단형상으로 적층되는 경우, 상부 칩의 일부분은 하부 칩으로부터 일정 부분 벗어나서 하부 칩의 지지를 충분히 받을 수 없는 오버행(overhang) 부분이 발생되기 때문에 외력에 대해 취약할 수밖에 없다.
즉, 적층되는 칩들의 개수가 늘면 늘수록 최상층 칩의 단부에서 외력이 지속적으로 작용하면 스트레스에 의해 칩 크랙(chip crack)이 발생되는 현상이 빈번했었다.
또한, 와이어 본딩시에도 본딩툴(bonding tool) 등 각종 장비들이 적층된 칩의 일측 단부를 빈번하게 누르게 되는 데, 이 때, 계단형상으로 적층된 칩의 단부에 작용하는 미약한 외력만으로도 얇은 칩들이 쉽게 파손되거나 그 기능을 상실하는 등의 많은 문제점이 있었다.
아울러, 이러한 문제점은 반도체 패키지의 고밀도화 및 경박화를 위해 적층되는 칩의 개수를 늘리거나, 칩의 두께를 얇게 하거나, 봉지재 및 패키지의 두께를 최소화하면 할수록 더욱 심각하게 나타났었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 관통전극으로 2개의 칩을 하나로 모듈화함으로써 고밀도화를 가능하게 하는 동시에 칩의 강도를 크게 증대시켜서 제품의 신뢰도를 증대시키고, 고단의 적층을 가능하게 하며, 경박화 및 단소화를 가능하게 하는 물론, 관통전극와 와이어를 모두 사용하여 생산성을 크게 증대시킬 수 있게 하는 적층형 반도체 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 적층형 반도체 패키지는, 기판; 상기 기판 위에 적층되고, 제 1 칩 및 상기 제 1 칩과 제 1 관통전극으로 연결된 제 2 칩을 포함하여 이루어지는 제 1 관통전극 모듈; 상기 제 1 관통전극 위에 적층되고, 제 3 칩 및 상기 제 3 칩과 제 2 관통전극으로 연결된 제 4 칩을 포함하여 이루어지는 제 2 관통전극 모듈; 상기 기판과, 상기 제 1 관통전극 모듈 및 제 2 관통전극 모듈을 전기적으로 각각 서로 연결시키는 신호전달 매체;를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따르면, 상기 신호전달 매체는 상기 기판과, 상기 제 1 관통전극 및 제 2 관통전극을 서로 연결시키는 와이어인 것이 바람직하다.
또한, 본 발명에 따르면, 상기 제 1 관통전극 모듈은, 상기 제 1 칩과 제 2 칩이 각각 활성층과 비활성층을 포함하여 이루어지고, 상기 제 1 관통전극이 상기 제 1 칩의 활성층과 비활성층 및 제 2 칩의 활성층을 관통하는 형상으로 형성되며, 상기 제 1 관통전극 모듈의 강도가 보강되도록 상기 제 2 칩의 비활성층의 두께가, 상기 제 상기 제 1 칩의 비활성층의 두께 보다 큰 것이 바람직하다.
또한, 본 발명에 따르면, 상기 제 1 관통전극 모듈은, 상기 제 1 칩 및 제 2 칩과 제 5 관통전극으로 연결되는 제 5 칩;을 더 포함하여 이루어지는 것이 바람직하다.
또한, 본 발명에 따르면, 상기 제 1 관통전극 모듈과, 제 2 관통전극 모듈은 신호전달 매체 연결시 상기 제 1 관통전극 및 제 2 관통전극의 일단이 노출되도록 일방향으로 경사진 계단식으로 적층될 수 있다.
또한, 본 발명에 따르면, 본 발명의 적층형 반도체 패키지는, 상기 제 2 관통전극 모듈 위에 적층되고, 제 6 칩 및 상기 제 6 칩과 제 3 관통전극으로 연결된 제 7 칩을 포함하여 이루어지는 제 3 관통전극 모듈; 상기 제 3 관통전극 모듈 위에 적층되고, 제 8 칩 및 상기 제 8 칩과 제 4 관통전극으로 연결된 제 9 칩을 포함하여 이루어지는 제 4 관통전극 모듈; 및 상기 기판과, 상기 제 3 관통전극 모듈 및 제 4 관통전극 모듈을 전기적으로 각각 서로 연결시키는 신호전달 매체;를 더 포함하여 이루어지는 것이 가능하다.
또한, 본 발명에 따르면, 상기 제 1 관통전극 모듈과, 제 2 관통전극 모듈과, 제 3 관통전극 모듈 및 제 4 관통전극 모듈은 신호전달 매체 연결시 상기 제 1 관통전극, 제 2 관통전극, 제 3 관통전극 및 제 4 관통전극의 일단이 노출되도록 상기 제 1 관통전극 모듈 및 제 2 관통전극 모듈은 일방향으로 경사진 계단식으로 적층되고, 제 3 관통전극 모듈 및 제 4 관통전극 모듈은 타방향으로 경사진 계단식으로 적층되는 것이 가능하다.
또한, 본 발명에 따르면, 상기 제 1 관통전극 모듈과, 제 2 관통전극 모듈은 신호전달 매체 연결시 상기 제 1 관통전극 및 제 2 관통전극의 일단이 노출되도록 상기 제 1 관통전극 모듈과 제 2 관통전극 모듈 사이에 스페이서가 설치되는 것이 가능하다.
또한, 본 발명에 따르면, 상기 기판은, 기판 코어(Core); 상기 신호전달 매체와 전기적으로 연결되는 패턴층; 및 상기 패턴층의 일부와 기판 코어를 덮어 보호하는 보호층;을 포함하여 이루어질 수 있다.
또한, 본 발명에 따르면, 본 발명의 적층형 반도체 패키지는, 상기 제 1 관통전극 모듈과, 제 2 관통전극 모듈 및 신호전달 매체를 덮어 보호하는 봉지재;를 더 포함하여 이루어지는 것이 바람직하다.
이상에서와 같이 본 발명의 적층형 반도체 패키지는, 패키지의 고밀도화를 가능하게 하는 동시에 칩의 강도를 크게 증대시켜서 제품의 신뢰도를 증대시키고, 고단의 적층을 가능하게 하며, 경박화 및 단소화를 가능하게 하고, 생산성을 크게 증대시킬 수 있는 효과를 갖는 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 평면도이다.
도 3은 도 1의 제 1 관통전극 모듈의 일례를 나타내는 확대 단면도이다.
도 4는 도 3의 제 1 관통전극 모듈의 다른 일례를 나타내는 확대 단면도이다.
도 5는 본 발명의 바람직한 다른 실시예에 따른 적층형 반도체 패키지를 나타내는 단면도이다.
도 6은 본 발명의 바람직한 또 다른 실시예에 따른 적층형 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 바람직한 또 다른 실시예에 따른 적층형 반도체 패키지를 나타내는 단면도이다.
이하, 본 발명의 바람직한 여러 실시예에 따른 적층형 반도체 패키지를 도면을 참조하여 상세히 설명한다. 본 발명의 실시예들은 첨부도면에 도시된 바에 국한되지 않고, 동일한 발명의 범주내에서 다양하게 변형될 수 있음을 밝혀둔다.
도 1은 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지를 나타내는 단면도이고, 도 2는 도 1의 평면도이다.
먼저, 도 1 및 도 2에 도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지(100)는, 크게 봉지재(1)와, 기판(2)과, 제 1 관통전극 모듈(10)과, 제 2 관통전극 모듈(20) 및 신호전달 매체(4)를 포함하여 이루어지는 구성이다.
여기서, 상기 봉지재(1)는, 상기 제 1 관통전극 모듈(10)과, 제 2 관통전극 모듈(20) 및 신호전달 매체(4)를 덮어 보호하는 것으로서, 절연성 재질의 각종 수지류가 적용될 수 있는 것이다.
또한, 상기 기판(2)은, 상기 제 1 관통전극 모듈(10)과, 제 2 관통전극 모듈(20)을 지지하는 동시에, 상기 제 1 관통전극 모듈(10)과, 제 2 관통전극 모듈(20)의 입출력 신호들이 외부로 입출력될 수 있도록 이들을 외부와 전기적으로 연결시키는 역할을 할 수 있다.
따라서, 도면에 도시되지 않았지만, 상기 기판(2)에는 외부의 장치들과 전기적으로 연결될 수 있는 솔더볼이나 범프나 리드 프레임 등이 설치될 수 있다.
또한, 상기 기판(2)은, 이러한 기능을 수행하기 위하여, 도 1에 도시된 바와 같이, 기판 코어(2b)(Core)와, 상기 기판 코어(2b)의 일면에 형성되고, 상기 신호전달 매체(4)와 전기적으로 연결되는 패턴층(3) 및 상기 패턴층(3)의 일부와 기판 코어(2b)를 덮어 보호하는 절연재질의 상측 보호층(2a) 및 하측 보호층(2c)을 포함하여 이루어질 수 있다.
도 3은 도 1의 제 1 관통전극 모듈의 일례를 나타내는 확대 단면도이다.
도 1 및 도 3에 도시된 바와 같이, 본 발명의 적층형 반도체 패키지(100)는, 외력(F1)에 대한 강도를 보강하기 위하여 2개 이상의 칩(11)(12)이 관통전극(13)에 의해 모듈화된 것으로서, 상기 제 1 관통전극 모듈(10)과, 제 2 관통전극 모듈(20)이 설치되는 구성이다.
즉, 도 1 및 도 3에 도시된 바와 같이, 상기 제 1 관통전극 모듈(10)은, 상기 기판(2) 위에 적층되고, 제 1 칩(11) 및 상기 제 1 칩(11)과 제 1 관통전극(13)으로 연결된 제 2 칩(12)을 포함하여 이루어지는 구성이다.
특히, 도 3에 도시된 바와 같이, 상기 제 1 관통전극 모듈(10)은, 상기 제 1 칩(11)과 제 2 칩(12)이 각각 활성층(11a)(12a)과 비활성층(11b)(12b)을 포함하여 이루어질 수 있다.
여기서, 상기 제 1 관통전극(13)은, 상기 제 1 칩(11)의 활성층(11a)과 비활성층(11b) 및 제 2 칩의 활성층(12a)을 관통하는 형상으로 형성될 수 있다.
아울러, 도 3에 도시된 바와 같이, 바람직하기로는, 상기 제 1 관통전극 모듈(10)의 전체적인 경박화를 위하여, 상기 제 1 칩(11)의 비활성층(11b)을 백그라인딩(back grinding) 등의 방법으로 얇게 하여 상기 제 1 칩(11)의 전체적인 두께를 줄이는 것이 바람직하다.
반면에, 상기 제 1 관통전극 모듈(10)의 강도를 증대시키기 위하여, 상기 제 2 칩(12)의 비활성층(12b)을 백그라인딩 하지 않거나 비교적 백그라인딩을 단시간만 실시하여 상기 제 2 칩(12)의 전체적인 두께를 늘리는 것이 바람직하다.
즉, 도 3에 도시된 바와 같이, 상기 제 1 관통전극 모듈(10)의 강도가 보강되도록 상기 제 2 칩(12)의 비활성층(12b)의 두께(T2)가, 상기 제 상기 제 1 칩(11)의 비활성층(11b)의 두께(T1) 보다 큰 것을 바람직하다.
따라서, 이러한 두께(T1)(T2)의 차이를 이용하여 경박화의 정도나 강도 보강의 정도를 적절하게 조절할 수 있는 것은 물론, 고집적화와 신뢰도를 모두 만족시킬 수 있도록 설계와 공정을 최적화할 수 있는 것이다.
이러한 상기 제 1 관통전극 모듈(10)의 제작 과정의 일례를 설명하면, 먼저, 제 1 칩(11)의 비활성층(11b)을 최대한 얇게 백그라인딩 하고, 제 2 칩(12)의 비활성층(12b)을 최대한 두껍게 백그라인딩 한 후, 제 1 칩(11)과 제 2 칩(12)을 접착물질을 이용하여 서로 접착한다.
이어서, 접착된 제 1 칩(11)과 제 2 칩(12)에 펀칭이나 레이저 천공이나 식각 등의 방법을 이용하여 관통전극용 비아홀을 형성한다.
이어서, 형성된 비아홀에 도금이나 스퍼터링(sputtering)이나 조립이나 도포 등의 방법으로 구리, 은, 금, 알루미늄 등의 전도성 물질을 채워서 제 1 관통전극(13)을 형성한다.
이외에도, 다른 다양한 방법으로 상기 제 1 관통전극 모듈(10)을 제작할 수 있는 것으로서, 먼저, 제 1 칩(11)과 제 2 칩(12) 각각에 펀칭이나 레이저 천공이나 식각 등의 방법을 이용하여 관통전극용 비아홀을 형성하고, 형성된 비아홀에 도금이나 스퍼터링 등의 방법으로 구리, 은, 금, 알루미늄 등의 전도성 물질을 채워서 제 1 칩(11)과 제 2 칩(12) 각각에 제 1 관통전극(13)을 부분적으로 형성한 후, 상기 제 1 칩(11)과 제 2 칩(12)을 서로 접착하여 각각의 부분적인 제 1 관통전극(13)이 서로 연결되어 하나의 제 1 관통전극(13)을 형성하게 하는 것도 가능하다.
한편, 상기 제 2 관통전극 모듈(20)은, 제 1 관통전극 모듈(10)과 동일한 방법으로 제작될 수 있다.
즉, 도 1에 도시된 바와 같이, 상기 제 2 관통전극 모듈(20)은, 상기 제 1 관통전극(10) 위에 적층되고, 제 3 칩(21) 및 상기 제 3 칩(21)과 제 2 관통전극(23)으로 연결된 제 4 칩(22)을 포함하여 이루어지는 구성이다.
그러므로, 도 1에 도시된 바와 같이, 이러한 제 1 관통전극 모듈(10)과 제 2 관통전극 모듈(20)은 4개의 칩(11)(12)(21)(22)들이 서로 쌍을 이루어 모듈 구조로 접착되어 견고하게 지지될 수 있기 때문에, 특히 상부에 적층된 제 2 관통전극 모듈(20)의 오버행 부분에서 발생되는 외력(F1)에 대하여 견딜 수 있는 충분한 강도를 구현할 수 있는 것이다.
한편, 도 1에 도시된 바와 같이, 상기 신호전달 매체(4)는, 상기 기판(2)과, 상기 제 1 관통전극 모듈(10) 및 제 2 관통전극 모듈(20)을 전기적으로 각각 서로 연결시키는 것으로서, 상기 신호전달 매체(4)는 상기 기판(2)과, 상기 제 1 관통전극(13) 및 제 2 관통전극(23)을 서로 연결시키는 와이어(14)(24)인 것이 바람직하다.
따라서, 도 1에 도시된 바와 같이, 상기 제 1 관통전극 모듈(10)과, 제 2 관통전극 모듈(20)은 상기 와이어(14)(24) 연결시, 상기 제 1 관통전극(13) 및 제 2 관통전극(23)의 일단이 노출되도록 일방향으로 경사진 계단식으로 적층되는 것이 바람직하다.
그러므로, 도 2에 도시된 바와 같이, 상기 와이어(14)(24)는 상기 기판(2)의 패턴층(3)과, 상기 제 1 관통전극 모듈(10)의 제 1 관통전극(13) 및 제 2 관통전극 모듈(20)의 제 2 관통전극(23)을 전기적으로 서로 연결할 수 있다.
아울러, 상기 기판(2)의 패턴층(3)은 제 1 칩(11)과 제 2 칩(12)을 선택하기 위한 칩선택라인(CE1)과, 제 3 칩과 제 4 칩을 선택하기 위한 칩선택라인(CE2)을 포함하여 이루어질 수 있는 것이다.
따라서, 상기 제 1 칩(11)과 제 2 칩(12)은 상기 칩선택라인(CE1)을 통해서 인가된 선택 신호에 의해 선택되어 작동될 수 있고, 상기 제 3 칩과 제 4 칩은 상기 칩선택라인(CE2)을 통해서 인가된 선택 신호에 의해 선택되어 작동될 수 있는 것이다.
한편, 도 4는 도 3의 제 1 관통전극 모듈의 다른 일례를 나타내는 확대 단면도이다.
도 4에 도시된 바와 같이, 다른 일례에 따른 상기 제 1 관통전극 모듈(50)은, 상기 제 1 칩(51) 및 제 2 칩(52)과 제 5 관통전극(53)으로 연결되는 제 5 칩(55)을 더 포함하여 총 3개의 칩(51)(52)(53)이 하나의 모듈을 이루는 것이 가능하다.
이외에도 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 적어도 하나 이상의 관통전극에 의해 총 N개의 칩이 하나의 모듈을 이루는 것이 가능하다.
한편, 도 5는 본 발명의 바람직한 다른 실시예에 따른 적층형 반도체 패키지(200)를 나타내는 단면도이다.
도 5에 도시된 바와 같이, 본 발명의 적층형 반도체 패키지(200)는, 기판(2)과, 제 1 관통전극 모듈(10)과, 제 2 관통전극 모듈(20)과, 제 3 관통전극 모듈(30) 및 제 4 관통전극 모듈(40) 및 신호전달 매체(4)(5)를 포함하여 이루어질 수 있는 구성이다.
여기서, 상기 제 1 관통전극 모듈(10)은, 상기 기판(2) 위에 적층되고, 제 1 칩(11) 및 상기 제 1 칩(11)과 제 1 관통전극(13)으로 연결된 제 2 칩(12)을 포함하여 이루어질 수 있는 구성이다.
또한, 상기 제 2 관통전극 모듈(20)은, 상기 제 1 관통전극(10) 위에 적층되고, 제 3 칩(21) 및 상기 제 3 칩(21)과 제 2 관통전극(23)으로 연결된 제 4 칩(22)을 포함하여 이루어질 수 있는 구성이다.
또한, 상기 제 3 관통전극 모듈(30)은, 상기 제 2 관통전극 모듈(20) 위에 적층되고, 제 6 칩(31) 및 상기 제 6 칩(21)과 제 3 관통전극(33)으로 연결된 제 7 칩(32)을 포함하여 이루어질 수 있는 구성이다.
또한, 상기 제 4 관통전극 모듈(40)은, 상기 제 3 관통전극 모듈(30) 위에 적층되고, 제 8 칩(41) 및 상기 제 8 칩(41)과 제 4 관통전극(43)으로 연결된 제 9 칩(42)을 포함하여 이루어질 수 있는 구성이다.
또한, 상기 신호전달 매체(4)는, 상기 기판(2)과, 상기 제 1 관통전극 모듈(10) 및 제 2 관통전극 모듈(20)을 전기적으로 각각 서로 연결시키는 것으로서, 와이어(14)(24)를 포함하여 이루어질 수 있고, 상기 신호전달 매체(5)는, 상기 기판(2)과, 상기 제 3 관통전극 모듈(30) 및 제 4 관통전극 모듈(40)을 전기적으로 각각 서로 연결시키는 것으로서, 와이어(34)(44)를 포함하여 이루어질 수 있다.
여기서, 도 5에 도시된 바와 같이, 상기 제 1 관통전극 모듈(10)과, 제 2 관통전극 모듈(20)과, 제 3 관통전극 모듈(30) 및 제 4 관통전극 모듈(40)은, 상기 와이어(14)(24)(34)(44) 연결시, 상기 제 1 관통전극(13), 제 2 관통전극(23), 제 3 관통전극(33) 및 제 4 관통전극(43)의 일단이 노출되도록 일방향으로 경사진 계단식으로 적층되는 것이 바람직하다.
그러므로, 본 발명의 적층형 반도체 패키지(100)(200)는, 도 1의 외력(F1)은 물론, 도 5의 외력(F2)에 대해서도 충분한 강도를 유지할 수 있는 것이다.
한편, 도 6은 본 발명의 바람직한 또 다른 실시예에 따른 적층형 반도체 패키지(300)를 나타내는 단면도이다.
도 6에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지(300)는, 상기 제 1 관통전극 모듈(10)과, 제 2 관통전극 모듈(20)과, 제 3 관통전극 모듈(60) 및 제 4 관통전극 모듈(70)이 신호전달 매체(4)(6) 연결시, 상기 제 1 관통전극(13), 제 2 관통전극(23), 제 3 관통전극(63) 및 제 4 관통전극(73)의 일단이 노출되도록 상기 제 1 관통전극 모듈(10) 및 제 2 관통전극 모듈(20)은 일방향으로 경사진 계단식으로 적층되고, 제 3 관통전극 모듈(60) 및 제 4 관통전극 모듈(70)은 타방향으로 경사진 계단식으로 적층되는 것이 가능하다.
이러한 상기 제 1 관통전극 모듈(10)과, 제 2 관통전극 모듈(20)과, 제 3 관통전극 모듈(60) 및 제 4 관통전극 모듈(70)의 다방향 지그재그 계단식 적층시, 상기 제 1 관통전극(13), 제 2 관통전극(23), 제 3 관통전극(63)은 상기 와이어(14)(24)(64)(74)와 근접되도록 배치되는 것이 바람직하다.
한편, 도 7은 본 발명의 바람직한 또 다른 실시예에 따른 적층형 반도체 패키지(400)를 나타내는 단면도이다.
도 7에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지(400)는, 상기 제 1 관통전극 모듈(80)과, 제 2 관통전극 모듈(90)은 와이어(84)(94) 연결시, 상기 제 1 관통전극(83) 및 제 2 관통전극(93)의 일단이 노출되도록 상기 제 1 관통전극 모듈(80)과 제 2 관통전극 모듈(90) 사이에 스페이서(7)(spacer)가 설치될 수 있다.
여기서, 상기 제 1 관통전극(83) 및 제 2 관통전극(93)은 복수개가 각 칩(11)(12)(21)(22)의 양단부에 각각 배치되는 것도 가능하다.
상술된 바와 같이, 이외에도 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 적어도 하나 이상의 총 N개의 모듈이 적층되어 하나의 패키지를 이루는 것이 가능하다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 사상을 해치지 않는 범위 내에서 당업자에 의한 변형이 가능함은 물론이다.
따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술되는 청구범위와 이의 기술적 사상에 의해 한정될 것이다.
1: 봉지재 2: 기판
2a, 2c: 보호층 2b: 기판 코어
3: 패턴층 10, 50, 80: 제 1 관통전극 모듈
11, 51: 제 1 칩 12, 52: 제 2 칩
13, 83: 제 1 관통전극 20, 90: 제 2 관통전극 모듈
21: 제 3 칩 22: 제 4 칩
23, 93: 제 2 관통전극 4, 5: 신호전달 매체
14, 24, 84, 94: 와이어 11a, 12a: 활성층
11b, 12b: 비활성층 T1, T2: 두께
53: 제 5 관통전극 55: 제 5 칩
30, 60: 제 3 관통전극 모듈 31: 제 6 칩
32: 제 7 칩 33, 63: 제 3 관통전극
40, 70: 제 4 관통전극 모듈 41: 제 8 칩
42: 제 9 칩 43, 73: 제 4 관통전극
7: 스페이서

Claims (10)

  1. 기판;
    상기 기판 위에 적층되고, 제 1 칩 및 상기 제 1 칩과 제 1 관통전극으로 연결된 제 2 칩을 포함하여 이루어지는 제 1 관통전극 모듈;
    상기 제 1 관통전극 위에 적층되고, 제 3 칩 및 상기 제 3 칩과 제 2 관통전극으로 연결된 제 4 칩을 포함하여 이루어지는 제 2 관통전극 모듈; 및
    상기 기판과, 상기 제 1 관통전극 모듈 및 제 2 관통전극 모듈을 전기적으로 각각 서로 연결시키는 신호전달 매체;
    를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 신호전달 매체는 상기 기판과, 상기 제 1 관통전극 및 제 2 관통전극을 서로 연결시키는 와이어인 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 관통전극 모듈은,
    상기 제 1 칩과 제 2 칩이 각각 활성층과 비활성층을 포함하여 이루어지고,
    상기 제 1 관통전극이 상기 제 1 칩의 활성층과 비활성층 및 제 2 칩의 활성층을 관통하는 형상으로 형성되며,
    상기 제 1 관통전극 모듈의 강도가 보강되도록 상기 제 2 칩의 비활성층의 두께가, 상기 제 상기 제 1 칩의 비활성층의 두께 보다 큰 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 관통전극 모듈은,
    상기 제 1 칩 및 제 2 칩과 제 5 관통전극으로 연결되는 제 5 칩;을 더 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 관통전극 모듈과, 제 2 관통전극 모듈은 신호전달 매체 연결시 상기 제 1 관통전극 및 제 2 관통전극의 일단이 노출되도록 일방향으로 경사진 계단식으로 적층되는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 2 관통전극 모듈 위에 적층되고, 제 6 칩 및 상기 제 6 칩과 제 3 관통전극으로 연결된 제 7 칩을 포함하여 이루어지는 제 3 관통전극 모듈;
    상기 제 3 관통전극 모듈 위에 적층되고, 제 8 칩 및 상기 제 8 칩과 제 4 관통전극으로 연결된 제 9 칩을 포함하여 이루어지는 제 4 관통전극 모듈; 및
    상기 기판과, 상기 제 3 관통전극 모듈 및 제 4 관통전극 모듈을 전기적으로 각각 서로 연결시키는 신호전달 매체;
    를 더 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 1 관통전극 모듈과, 제 2 관통전극 모듈과, 제 3 관통전극 모듈 및 제 4 관통전극 모듈은 신호전달 매체 연결시 상기 제 1 관통전극, 제 2 관통전극, 제 3 관통전극 및 제 4 관통전극의 일단이 노출되도록 상기 제 1 관통전극 모듈 및 제 2 관통전극 모듈은 일방향으로 경사진 계단식으로 적층되고, 제 3 관통전극 모듈 및 제 4 관통전극 모듈은 타방향으로 경사진 계단식으로 적층되는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 관통전극 모듈과, 제 2 관통전극 모듈은 신호전달 매체 연결시 상기 제 1 관통전극 및 제 2 관통전극의 일단이 노출되도록 상기 제 1 관통전극 모듈과 제 2 관통전극 모듈 사이에 스페이서가 설치되는 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 기판은,
    기판 코어(Core);
    상기 신호전달 매체와 전기적으로 연결되는 패턴층; 및
    상기 패턴층의 일부와 기판 코어를 덮어 보호하는 보호층;
    을 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 관통전극 모듈과, 제 2 관통전극 모듈 및 신호전달 매체를 덮어 보호하는 봉지재;를 더 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지.
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