JP4659488B2 - 半導体装置及びその製造方法 - Google Patents

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    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
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    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
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    • H01L2224/9222Sequential connecting processes
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    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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Description

この発明は、システム・イン・パッケージ(以下、単にSIPとも称する。)構造を有する半導体装置、及びその製造方法に関する。
SIPとは、複数の半導体チップを単一のパッケージとして封止して、システム化を実現したものであり、低消費電力、高性能、実装面積削減という特徴を有している。
特に、ウェハ状態のまま封止工程までを行った後、個片化して得られるSIPは、ウェハレベルSIPと称されている。
例えば、第1の半導体チップ上に第2の半導体チップを積層するSIPにおいて、第1の半導体チップ上に、第2の半導体チップの厚みよりも厚い表面保護膜を設け、この表面保護膜に第2の半導体チップと同等サイズの孔部を設け、半導体チップを孔部内に納める構成を具えた半導体装置が知られている。
この半導体装置は、第1及び第2の半導体チップに接続される配線層及び当該配線層に接続されている柱状電極を具えている。柱状電極の頂面は、配線層を含むチップ表面を被覆する封止樹脂層から露出している。この柱状電極の頂面には、ハンダボールが接続されている(特許文献1参照)。
また、外部端子同士のピッチを拡張することを目的として、例えば、有機材料により形成されている、開口部を有する基体枠と、この開口部内に納められていて、複数の電極パッドを有する半導体チップを含む半導体装置が知られている。
かかる半導体装置は、半導体チップの電極パッドから基体枠上へと導出される配線パターンと、基体枠の上側を含む領域の配線パターン上に外部端子を有している(特許文献2参照)。
同様に外部端子同士のピッチを拡張することを目的として、半導体チップの側面に接触してこれを囲む、例えば樹脂製の拡張部を有する半導体装置が知られている。この拡張部上には半導体チップの電極パッドから導出される配線パターン上に設けられている外部端子を具えている(特許文献3参照)。
また、半導体チップの側面に接触してこれを囲む、絶縁性の拡張部を有する半導体装置が知られている。この拡張部上には半導体チップの電極パッドから導出される配線パターン上に設けられている外部端子を具えている(特許文献4参照)。
特開2001−257310号公報 特開2004−165190号公報 特開2004−165192号公報 特開2004−165194号公報
しかしながら、上述した特許文献1に開示されているような複数の半導体チップが積層されている積層型のパッケージでは、各半導体チップの発する熱が放散されにくく、結果として、この熱が、半導体チップの動作等に悪影響を与えるおそれがある。
また、上述した特許文献2、3及び4に開示されているように、例えば、有機樹脂材料により形成されている基体枠又は拡張部を半導体チップの側面に接触して囲むように設ける構成によれば、半導体チップの放熱性及び高周波特性に悪影響を及ぼすおそれがある。
従って、パッケージのさらなる高機能化を図りつつ、放熱性及び高周波特性をより改善して、動作の安定性を高める技術が求められている。
この発明は、上述した問題点に鑑みなされたものである。従って、この発明の目的は、パッケージのさらなる高機能化を図りつつ、放熱性及び高周波特性に優れ、ノイズ等の影響を受けにくく、また、多段積層が容易な構成を具える半導体装置及びその製造方法を提供することにある。
この目的の達成を図るため、この発明の半導体装置は、下記のような構成上の特徴を有している。
の発明の半導体装置は、貫通孔としての開口部が形成されていて、当該開口部の周囲を画成する枠部を有する半導体基板、枠部に設けられていて、電極端子を有する複数個の電子素子、枠部の上面に設けられ、電極端子の一部分を、複数の第1電極パッドとして露出させる第1絶縁膜を有する枠状半導体チップと、複数の第2電極パッドを有する第1の主表面と、該第1の主表面と対向する第2の主表面とを有し、開口部内に当該開口部の側壁部から離間して配置されている、1個又は2個以上の搭載半導体チップと、第1及び第2電極パッドを露出させて、かつ開口部を埋め込んで埋め込み部を形成して、第1絶縁膜上及び第1の主表面上に設けられている第2絶縁膜と、第1及び第2電極パッドのいずれか一方又は両方に電気的に接続され、かつ第2絶縁膜上に延在する、複数の第1配線部を含む第1配線層と、複数の第1配線部に電気的に接続されている複数の第1外部端子と、第1配線層及び第2絶縁膜上に設けられていて、複数の第1外部端子を露出させる第1封止部とを具えており、開口部内の埋込み部を貫通するスルーホールと、スルーホールを埋め込み、一端が第1配線部に電気的に接続されている埋込み配線部と、埋込み配線部の他端を露出させ、搭載半導体チップの第2の主表面及び枠部の下面を覆う第3絶縁膜と、埋込み配線部の他端に電気的に接続され、第3絶縁膜上に延在する複数の第2配線部を含む第2配線層と、第2配線部の一部分を露出させて第3電極パッドとする第2封止部とを具える。
さらに、この発明の半導体装置の製造方法によれば、主として、下記の工程を含んでいる。
すなわち、まず、表面及び裏面を有し、複数のチップ領域が区画されている半導体基板を準備する。
複数のチップ領域であって、開口部形成領域を囲む領域内に、電極端子を有する1個又は2個以上の電子素子を作り込む。
電極端子の一部分を露出させて第1電極パッドとする、第1絶縁膜を形成する。
複数の開口部形成領域に、底面部及び側壁部を有する複数の開口部を形成する。
複数の第2電極パッドが露出している第1の主表面、及び第1の主表面に対向する第2の主表面を有する複数の搭載半導体チップを準備する。
複数の開口部内に、第2の主表面が底面部と対向するように、かつ開口部の側壁部から離間させて、1個又は2個以上の搭載半導体チップを納めて搭載する。
第1及び第2電極パッドの一部分を露出させて、かつ開口部を埋め込んで埋め込み部を形成し、かつ第1絶縁膜上及び第1の主表面上にわたる第2絶縁膜を形成する。
第1及び第2電極パッドのいずれか一方又は両方に電気的に接続されていて、かつ第2絶縁膜上に延在する複数の第1配線部を含む第1配線層を形成する。
複数の第1配線部に、電気的に接続されている複数の第1外部端子を形成する。
第1配線層及び第2絶縁膜上に設けられていて、複数の第1外部端子を露出させる第1封止部を形成する。
最後に、複数のチップ領域各々を切り出して、個片化を行う。
上述の枠状半導体チップの構成によれば、1個又は2個以上の他の半導体チップを開口部内に納めて搭載することができる。また、他の半導体チップを枠部の電子素子に接続できる。従って、パッケージ内に電子素子を取り込むことができるので、パッケージとして、搭載される半導体チップのさらなる高機能化を図ることができる。また、電子素子と搭載される半導体チップとは互いに離間させることができるので、ノイズ等の悪影響を防止して、動作の安定化を図ることができる。
上述の半導体装置の構成によれば、搭載半導体チップを、搭載半導体チップと開口部の側壁部とを離間させて、枠状半導体チップの開口部内に納めて搭載することができるので、搭載半導体チップが発生するノイズによる、電子素子の誤動作等の不具合を防止することができる。
また、電子素子をパッケージ内に取り込むことができるので、実装基板に電子素子を設ける必要がなくなる。従って、かかる半導体装置が実装される実装基板における実装密度を向上させることができる。
加えて、外部端子を枠状半導体チップの枠部上にも設けることができるので、外部端子の配置間隔及び配置位置等の設計の自由度を増大させることができる。
さらに、この発明の半導体装置の製造方法によれば、上述した構成を有する半導体装置を効率的に製造することができる。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の1つに過ぎず、従って、何らこれらに限定されない。また、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
<第1の実施の形態>
図1を参照して、この発明の第1の実施の形態につき説明する。この第1の実施の形態は、枠状半導体チップに関する。
(1)枠状半導体チップの構成
図1(A)は、枠状半導体チップの構成を説明するための上面からみた概略的な平面図であり、(B)図は、(A)図中に示すA−A’一点鎖線と同じ位置で切断した切断面を示す概略的な図である。
図1(A)及び(B)に示すように、この発明の枠状半導体チップ10は、例えば、シリコンウェハといった半導体基板1に作り込まれている。
すなわち、枠状半導体チップ10は、開口部10aと、開口部10aの周囲を画成する枠部10bを有する半導体基板を含んでいる。
この枠状半導体チップ10の形状は、一例として、四角形の枠状であって、枠部10bは、上面10ba及び、半導体基板1の裏面1bと一致する下面10bbを有している。
枠状半導体チップ10の中央部には、枠部10bによって囲まれる開口部10aが設けられている。この開口部10aは、半導体基板1の表面1a(図2(A)及び(C)参照。)から基板内部に至る深さで形成されている凹部である。この開口部10aは、上側からみた平面的な形状が、この例では矩形状であって、底面部10aaと側壁部10abが枠部10bにより画成されている。開口部10aは、所望により、底面部10aaを有しない貫通孔とすることもできる。
図示例では、開口部10aを1つだけ設ける例を示したが、1つの枠状半導体チップ10が2つ以上の開口部を有する構成としてもよい。
枠部10bには、1個又は2個以上の電子素子11が作り込まれて設けられている。電子素子11は、好ましくは、いわゆる受動素子とするのがよい。このような受動素子としては、例えば、アンテナ、インダクタ、抵抗、キャパシタといった複数の種類の素子の中から任意好適な品種を選択するか又は任意好適な品種の組み合わせを選択して作り込むのがよい。以下、電子素子を単に受動素子と称する場合もある。
電子素子11は、通常のウェハプロセスにより、枠部10bの特に上面10ba上に形成される。
例えば、抵抗素子、キャパシタ等の受動素子は、多層の構造体、すなわち、いわゆる集積回路として設けることもできる。
電子素子11は、上述したように、複数種類を設けるのがよい。また、好ましくは、これら複数種類の素子それぞれ1種について、複数通りの仕様の素子を、作り込んで設けることで、汎用化しておくこともできる。例えば電子素子11がキャパシタである場合には、互いに異なる静電容量のキャパシタを複数個、同様に電子素子11が抵抗素子である場合には、互いに異なる仕様、すなわち、互いに異なる抵抗値を有する抵抗素子を複数個、枠部10bに設ければよい。他の品種、例えば、インダクタ等の電子素子についても同様とすることができる。
このように枠状半導体チップ10に設けられる電子素子11を多種かつ多仕様化、すなわち汎用化して設けるものとすれば、開口部10a内に格納して搭載する搭載半導体チップ(詳細は後述する。)について、搭載可能な搭載半導体チップの品種及び仕様の選択の幅が広がる。すなわち、同一構成の複数の枠状半導体チップに、所望の異なる品種の搭載半導体チップをそれぞれの開口部内に納めて搭載し、選択された搭載半導体チップに適宜好適な品種及び仕様の電子素子11を選択して接続することができる。
枠部10bの上側全面には、第1絶縁膜14が設けられている。すなわち、この第1絶縁膜14は、電子素子11を覆っている。
枠部10bに作り込まれた電子素子11は、一般に、外部装置と接続するための電極端子12を有している。図示例では、電子素子11は、2つの電極端子12を有している。第1絶縁膜14は、この電極端子12の一部分を表面14aから露出させて、設けられている。この露出する電極端子12の一部分が、第1電極パッド12aとなる。この例では、第1電極パッド12aを、枠部10bの開口部10a側の端縁に沿って等間隔に配列してある。
枠状半導体チップ10は、図1に示したように、個片化した状態で使用することができる。枠状半導体チップ10の使用形態としては、後述するように、ウェハレベルでパッケージングまで行う、いわゆるウェハレベルチップサイズパッケージの製造工程を適用することが想定されている。
従って、ここでいう枠状半導体チップ10には、半導体基板に、複数個がマトリクス状に配置されて作り込まれている基板状の形態も含まれる。
(2)枠状半導体チップの製造方法
図2及び図3を参照して、上述した構成を有する枠状半導体チップの製造方法につき説明する。
図2(A)及び(B)は、枠状半導体チップの製造方法を説明するための製造途中の枠状半導体チップを上面側からみた概略的な平面図であり、(C)図は、(B)図中、A−A’一点鎖線により切断した切断面を示す概略的な図である。。
図3(A)、(B)及び(C)は、図2(C)に続く、製造方法の説明図である。
まず、任意好適な半導体基板1を準備する。この例では半導体基板1はシリコンウェハとする例につき説明する。
図2(A)及び(B)に示すように、半導体基板1には、複数のチップ領域2がマトリクス状に区画されている。チップ領域2同士を区画するラインをL1として示してある。このL1は、後の個片化工程において、スクライブラインとなるラインでもある。チップ領域2には、さらに、開口部形成領域2aを設定しておく。
図2(C)に示すように、半導体基板1は、表面1aと、この表面1aと対向する裏面1bを有している。
図3(A)に示すように、半導体基板1に、従来公知のウェハプロセスにより、電子素子11を作り込む。電子素子11は、半導体基板1のチップ領域2内の開口部形成領域2aより外側の領域に形成する。
例えば、スパイラルインダクタを形成する場合には、半導体基板1の上面、すなわち表面1a上に、渦巻き状の導体配線パターンを形成すればよい。また、例えば、抵抗素子を形成する場合には、TaN(窒化タンタル)、Ni−Cr(ニッケル−クロム)合金といった抵抗性を有する材料を選択し、選択された材料に応じて任意好適な工程を選択して形成すればよい。
抵抗素子は、従来公知の工程により、例えば、層間絶縁膜、ヴィア、ヴィアを埋め込む配線部等を含む、表面1a上に積層される多層配線構造として形成することができる。
図3(B)に示すように、作り込まれた電子素子11を覆うパッシベーション膜である、第1絶縁膜14を形成する。
このとき、第1絶縁膜14の表面14aから、電子素子11の電極端子12の一部分を露出させる。この工程は、一旦、電極端子12上全面を覆うように第1絶縁膜14を形成した後、例えばフォトリソグラフィ工程及びエッチング工程等を用いて、電極端子12の一部分を露出させる工程としてもよい。この露出された電極端子の一部分が第1電極パッド12aとされる。
第1絶縁膜14は、例えば、シリコン窒化膜といった絶縁膜として形成するのがよい。第1絶縁膜14を形成するに際しては、従来公知の絶縁材料を用いて、従来公知の工程により選択された絶縁材料に応じたパターニング工程を行えばよい。
図3(C)に示すように、複数のチップ領域2のそれぞれに、表面1aから半導体基板1内に至る開口部10aを形成する。上述したように、開口部10aは、表面1aから裏面1bに至る貫通孔として形成してもよい。
この開口部10aの形成工程は、従来公知の例えばドライエッチング工程を適用することができる。この開口部10aは、後述する搭載半導体チップを納めることが可能な形状及び深さで、すなわち、搭載される搭載半導体チップの形状及びサイズに応じた任意好適な形状及び深さで形成すればよい。
開口部10aは、いわゆるMEMS(Micro−Electrical−Mechanical−Systems)に適用される従来公知のパターニング工程を適用して、任意好適な形状に形成することができる。開口部10aの形成工程は、例えば、加速度センサチップの錘を形成する工程と同様にして行うことができる。
具体的には、半導体基板1の材質に応じたドライエッチング工程により、開口部10aを彫り込む工程とすればよい。開口部10aは、この例では直方体状の凹部として形成してある。すなわち、この例では開口部10aは、底面部10aa及び側壁部10abを有するように形成する。
このようにして、ウェハ状態の枠状半導体チップ10が完成する。また、所望により、図2(B)に示したスクライブラインL1に沿って、チップ領域2各々を切り出すことで、個片化して単一のチップとして使用することもできる。
以上の工程により、効率的に枠状半導体チップ10を形成することができる。
<第2の実施の形態>
図4から図7を参照して、この発明の第2の実施の形態につき説明する。この第2の実施の形態は、上述した枠状半導体チップを用いる半導体装置、すなわちSIPに関する。
(1)SIPの構成
図4(A)は、SIPの構成を説明するための上面からみた概略的な平面図である。なお、電極パッド及び配線層の配置関係の説明を容易にするため、実際には存在する封止部の図示は省略してある。(B)図は、図4(A)中、A−A’一点鎖線で示す位置で切断した切断面を示す概略的な図である。
図4(A)及び(B)に示すように、この発明の半導体装置100、すなわちSIPは、上述した構成を有する枠状半導体チップ10を含んでいる。
枠状半導体チップ10の開口部10aには、1個又は2個以上の搭載半導体チップ20が搭載されている。
搭載半導体チップ20は、複数の第2電極パッド22を露出する第1の主表面21aと、この第1の主表面21aと対向する第2の主表面21bとを有している。第2電極パッド22は、この例では、第1の主表面21aの周縁に沿って等間隔で配列させて設けられている。
具体的には、搭載半導体チップ20は、第2の主表面21bを、例えば、常法に従って、従来公知の絶縁性のダイスボンド材(図示しない。)により、底面部10aaに接着することで固定されている。
この例では2個の搭載半導体チップ20、すなわち第1及び第2搭載半導体チップ20a及び20bを搭載してある。搭載半導体チップ20の搭載個数は、この例に限定されず、1個又は3個以上であってももちろんよい。
これら第1及び第2搭載半導体チップ20a及び20bは、その厚さは互いに等しいが、平面的な形状及びサイズが異なるものとしてある。
1つの開口部10a内に搭載される複数個の搭載半導体チップ20同士は、互いに機能的に同一であるか、或いは異なる半導体チップであってよく、形状的にも、同一であるか又は異なる半導体チップであってよい。
搭載される搭載半導体チップ20の高さは、その第1の主表面21aが、枠部10bの第1絶縁膜14の表面14aと等しい高さとなるか、又は若干低くなる程度とするのがよい。
すなわち、開口部10aの深さ、すなわち底面部10aaから枠部10bの第1絶縁膜14の表面14aまでの高さは、搭載される搭載半導体チップ20の厚みの最大値と等しいか、又は若干深い程度に設定しておくのがよい。詳細は後述するが、このようにすれば第2絶縁膜の平坦化をより容易に行うことができる。
複数個の搭載半導体チップ20の搭載に際しては、搭載半導体チップ20を、好ましくは、例えば、メモリチップと、このメモリチップの動作を制御する制御チップといった、機能的に相補的な品種の組み合わせとして選択するのがよい。
第1及び第2搭載半導体チップ20a及び20bは、これらの側面21cが、開口部10aの側壁部10bbから、離間させて開口部10a内に、配置されて搭載されている。
搭載半導体チップ20の側面21cと、開口部10aの側壁部10abとは離間させる。従って、搭載半導体チップ20と枠状半導体チップに作り込まれる電子素子11とを離間させることができるので、搭載半導体チップが発生するノイズ等の悪影響を低減して、電子素子11の動作を安定させることができる。従って、パッケージとしての信頼性を高めることができる。
なお、この例では、複数個搭載される搭載半導体チップ20同士も互いに離間させて搭載してある。従って、搭載半導体チップ20同士の干渉をも低減することができる。
このようにすれば、例えば、機能的に相補的な機能を有するが、ノイズ等の不都合要因により、従来、積層構造としてパッケージングするのが困難であった複数の半導体チップを、単一パッケージとすることができる。
第2絶縁膜32は、第1絶縁膜14及び搭載半導体チップ20の第1の主表面21aにわたって、平坦な上面32aaを有するように設けられている。
すなわち、この第2絶縁膜32は、開口部10aを埋め込んでいる。従って、枠状半導体チップ10の側壁部10abと搭載半導体チップ20の側面21cとの間隙は、第2絶縁膜32により埋め込まれている。この埋め込まれた間隙を埋め込み部32aと称する。
また、第2絶縁膜32は、第1及び第2電極パッド12a及び22を露出させて、第1絶縁膜14の表面14a及び搭載半導体チップ20の第1の主表面21a上に設けられている。
第2絶縁膜32の材料は、好ましくは、例えば、ポリイミド、ポリベンゾシクロブテン、ポリベンズオキサゾール、及びエポキシといった高分子樹脂材料から選択するのがよい。
この第2絶縁膜32により、搭載半導体チップ20は、開口部10a内に固定される。
第2絶縁膜32上には、第1配線層34が設けられている。第1配線層34は、複数の第1配線部34aを含んでいる。
複数の第1配線部34aは、第2絶縁膜32上に延在している。複数の第1配線部34aは、搭載半導体チップ20を基準とすると、いわゆるファンイン方式及びファンアウト方式の両方の形態の配線を含んでいる。第1配線部34aそれぞれは、第1及び第2電極パッド12a及び22のいずれか一方又は両方に、電気的に接続されている。
この第1配線層34は、好ましくは、金(Au)、銀(Ag)、銅(Cu)及びアルミニウム(Al)等から選択される金属配線とするのがよい。
従って、第2絶縁膜32は、好ましくは、その上面32aaを平坦面として設けるのがよい。このようにすれば、第1配線層34の形成を、より容易に行える。
複数の第1配線部34aのうち、所定の第1配線部34aには、外部端子(第1外部端子)50が接続されている。複数の外部端子50は、実装基板への実装を考慮して、任意好適な配置とすることができる。複数の外部端子50は、例えば、マトリクス状に、かつ等間隔に配置することができる。この例では、複数の外部端子50は、開口部10a及び枠部10bの直上に配列して設けられている。
外部端子50は、この例では、第1配線部34aに、電気的に接続される柱状電極52と、この柱状電極52の頂面52aに接続される半田ボール54とから構成されている。柱状電極52は、例えば、銅を材料とする円柱状の電極である。
第2絶縁膜32上には、第1配線層34を覆い、かつ外部端子50を露出させる第1封止部40が設けられている。第1封止部40は、この例では、柱状電極52の頂面52aを露出させて設けてある。そして、この頂面52a上に、半田ボール54を電気的に接続して、外部端子50を構成してある。
このような半導体装置の構成によれば、搭載半導体チップを、搭載半導体チップと開口部の側壁部とを離間させて、枠状半導体チップの開口部内に納めて搭載することができるので、例えば、搭載半導体チップが発生するノイズによる、電子素子の誤動作といった不具合を防止することができる。
また、電子素子をパッケージ内に取り込むことができるので、実装基板に電子素子を設ける必要がなくなる。従って、かかる半導体装置が実装される実装基板における実装密度を向上させることができる。
さらに、外部端子を枠状半導体チップの枠部上にも設けることができるので、パッケージの外部端子の配置間隔及び配置位置等の設計の自由度を増大させることができる。
加えて、外部端子、電子素子及び搭載半導体チップ相互の配線による接続を、極めて短い距離で行うことができる。従って、パッケージの電気的な特性が向上し、動作の高速化を図ることができる。
(2)SIPの動作
ここで、この発明のSIPの動作の一例につき、図4(A)及び(B)を参照して、簡単に説明する。なお、半導体装置100は、外部端子50を、図示しない実装基板の電極パッドに接続する形態で実装されるものとする。
例えば、実装基板、すなわち外部から信号Aが入力される。信号Aは、外部端子50及び第1配線部34aを経て電子素子11に出力される。電子素子11は、信号Aに基づいて、所定の処理行い、信号Bを出力する。信号Bは、第1配線部34aを経て、第1搭載半導体チップ20aに入力される。第1搭載半導体チップ20aは、信号Bに基づいて、所定の処理を行い、信号Cを出力する。信号Cは、第1配線部34aを経て、第2搭載半導体チップ20bに入力される。第2搭載半導体チップ20bは、信号Cに基づいて、所定の処理を行い、信号Dを出力する。信号Dは、第1配線部34a及び外部端子50を経て、実装基板に出力される。
このように、実装基板、枠状半導体チップ10の電子素子11、第1及び第2搭載半導体チップ20a及び20bは、外部端子50、第1配線層34により、相互に信号の伝達を行うことができる。
(3)SIPの製造方法
図5〜図7を参照して、第2の実施の形態のSIPの製造方法につき説明する。
図5(A)は、SIPの製造方法を説明するための製造中途の半導体装置を上側からみた概略的な平面図であり、(B)図は、(A)図中、A−A’一点鎖線により示した位置で切断した切断面を示す概略的な図である(図6及び図7においても同様)。
図6は、図5に続く、製造方法の説明図である。
図7は、図6に続く、製造方法の説明図である。
図5(A)及び(B)に示すように、図1を用いて既に説明した構成を有する複数の枠状半導体チップ10が、マトリクス状に作り込まれている半導体基板1を準備する。
そして、枠状半導体チップ10に搭載される、複数個かつ所望により複数の品種の搭載半導体チップ20を準備する。
個々の搭載半導体チップ20は、既に説明したように、複数の第2電極パッド22が露出している第1の主表面21a、この第1の主表面21aに対向する第2の主表面21b及び第1の主表面21aと第2の主表面21bに挟まれる側面21cを有している。
半導体基板1の開口部10aそれぞれに、1個又は2個以上である所望の個数の搭載半導体チップ20を納めて搭載する。
具体的には、搭載半導体チップ20は、従来公知のダイスボンド材等を用いて、第2の主表面21bを底面部10aaと対向させて、かつ開口部10aの側壁部10abから離間させて、接着搭載される。このとき、搭載半導体チップ20の側面21cと、枠状半導体チップ10の側壁部10abとの離間距離は、搭載半導体チップ20と枠状半導体チップ10に作り込まれている電子素子11とが、互いの電気的特性を損なうことなく正常に動作できる程度の距離とすればよい。
また、1つの開口部10a内に搭載される複数の搭載半導体チップ20同士についても、好ましくは、互いの電気的特性を損なうことなく正常に動作できる程度の距離で離間させればよい。
次に、図6(A)及び(B)に示すように、第1絶縁膜14上及び第1の主表面21a上にわたる第2絶縁膜32を形成する。
上述したようなポリイミド等の有機絶縁材料を、常法に従って、設ける。具体的には、好ましくは、スピンコート法、印刷法又は直接塗布法等の手法により行うのがよい。これを、例えば、常法に従って、フォトリソグラフィ工程及びエッチング工程により、パターニングすることで、第1及び第2電極パッド12a及び22の一部分を露出させる膜パターンとして形成する。
この第2絶縁膜32の形成工程に際しては、併せて搭載半導体チップ20が搭載されている開口部10a内を埋め込んで、埋め込み部32aが形成される。
第2絶縁膜32の上面32aaは、平坦面とするのが好ましい。従って、例えば、開口部10a内に搭載される複数の搭載半導体チップ20同士の高さ、或いは搭載半導体チップ20と枠部10bの高さに段差が生じていた場合には、この第2絶縁膜32の形成工程において、第2絶縁膜32の上面32aaが平坦面となるようにするのがよい。
この第2絶縁膜32の形成工程は、先ず、埋め込み部32aを形成する第1工程と、形成された埋め込み部32a上、第1絶縁膜14上及び第1の主表面21a上にわたる平坦面を形成する第2工程とを含む工程としてもよい。
このような工程とすれば、第2絶縁膜32の上面32aaの平坦化がより容易に実現される。従って、後の工程、特に配線層の形成を、配線切れ等の不都合を防止しつつ精度よく行うことができるので、半導体装置の信頼性を向上させることができる。
次いで、第2絶縁膜32上に延在する、第1配線層34を形成する。第1配線層34は、複数の第1配線部34aを含む配線パターンとして第2絶縁膜32上に延在させて形成する。
第1配線層34は、適用可能な配線プロセスルールに従って、配線幅、配線間隔及び最適角度等を決定して、可能な限り最短距離となるように、形成すればよい。
第1配線部34aは、少なくとも第1配線部34aの一端を、第1及び第2電極パッド12a及び22のいずれかに電気的に接続する。また、第1配線部34aは、第1電極パッド12aと第2電極パッド22とを接続する配線部も含む。
第1配線層34は、既に説明した材料を用いて、従来公知のウェハレベルチップサイズパッケージ(以下、単にW−CSPとも称する。)の製造工程におけるスパッタ工程及びフォトリソグラフィ工程等の配線パターンの形成プロセスにより、行うことができる。
次いで、複数の第1配線部34aの第1及び第2電極パッド12a及び22のいずれにも接続されていない他端に電気的に接続されている、複数の外部端子50を形成する。
この例では、既に説明したように、外部端子50は、柱状電極52及びその頂面52aに搭載される半田ボール54で構成するので、まず、第1配線部34aの他端側に、柱状電極52を形成する。
柱状電極52は、所定の間隔で配列するように形成する。この間隔は、実装基板への実装を考慮した間隔とすればよい。所定の間隔とは、一定な、或いは不規則な間隔とすることができる。
この柱状電極52の形成工程は、メッキ工程及びフォトリソグラフィ工程等の従来公知のW−CSPの製造工程における柱状電極52の形成プロセスにより行うことができる。
次に、第1配線層34及び第2絶縁膜32上に、第1封止部40を形成する。
第1封止部40は、外部端子50、すなわち、この例では複数の柱状電極52の頂面52aを露出させて形成する。
この封止工程は、従来公知の方法により、従来公知の封止材料を使用して実施することができる。
図7(A)に示すように、一旦、柱状電極52の頂面52a上をも覆うように第1封止部40を形成する。
然る後、図7(B)に示すように、第1封止部40をその表面側から削り取って、柱状電極52の頂面(上面とも称する。)52aを、露出させればよい。
この工程は、従来公知の研削や、研磨工程を適用して行う。
また、第1封止部40の形成に、例えば、フィルム成形等の方法を適用することもできる。この場合には、柱状電極52に負荷をかけることがなく、また、研削工程を要せずに柱状電極52の頂面52aを第1封止部40の表面から露出するように直接的に形成することができる。
柱状電極52の頂面52aに対して設計上必要な任意好適な処理を行ってもよい。例えば柱状電極52の材料を銅とした場合には、その頂面52aに、例えば、薄いNi(ニッケル)膜及びAu(金)膜を形成してもよい。
次いで、第1封止部40の表面から露出している柱状電極52の頂面52aに半田ボール54を載せる。このようにして、外部端子50を形成する。
外部端子50は、平面的なランド、第1配線部34aから突出する突起電極等、任意好適な所望の形態とすることができる。
図7(C)に示すように、外部端子50は、柱状電極を用いずに、例えば平面的にランドとして形成することができる。例えば、外部端子50をランドとして形成する場合には、第1配線部34aの一部分を露出させて形成し、露出面に対して、例えば半田ペーストを塗布する等の任意好適な処理を行えばよい。なお、この例では、このランド上にさらに半田ボール54を接続している。
最後に、スクライブラインL1に沿って、チップ領域2それぞれを切り出すことで、所定の機能を発揮する単一の半導体装置100として個片化する。
この個片化工程は、好ましくは、従来公知の高速回転するブレードを具えるダイシング装置を用いて、切削することにより行うのがよい。
この製造方法によれば、いわゆるW−CSPの製造工程を適用できるので、半導体装置を製造するための特別な工程及びかかる工程に適用される特別な装置等を準備することなく、この発明の半導体装置を簡易な工程で効率的に製造することができる。
<第3の実施の形態>
図8を参照して、この発明の第3の実施の形態につき説明する。この第3の実施の形態は、第2の実施の形態で説明した構成を有するSIPの変形例であって、パッケージの下面側に、機能性の下地を具える構成例に関する。
従って、電子素子、配線層、絶縁膜、封止部、外部端子といった、半導体基板の上部に形成される構造は、第2の実施の形態となんら変わるところがない。従って、同一の構成については、平面図の図示は省略し、同一番号を付してその詳細な説明は省略する。
(1)SIPの構成
図8は、図4(A)における、A−A’一点鎖線により示した位置と同じ位置で半導体装置を切断した切断面を示す概略的な図である。
この例の半導体装置100は、その下面側、すなわち、第1及び第2搭載半導体チップ20a及び20bの第2の主表面21b及び枠部10bの下面10bbに接着固定される、下地60を具えている。
下地60は、表面60aと、この表面60aに対向する裏面60bを有する基板状の薄板状部材とすればよい。
下地60は、例えば、ガラスエポキシ、又はポリイミド等の有機材料からなる板状体又はシート状体とすることができる。あるいは、この下地60を、薄板状部材、例えば、セラミック基板、金属基板及びSi基板等の基板から、適宜選択した基板とすることができる。
下地60は、好ましくは、機能性を有する薄板状部材とするのがよい。下地60は、好ましくは、例えば、遮光性、放熱性、剛性に優れた薄板状部材とするのがよい。
例えば、下地60に遮光性を持たせる場合には、いわゆるカーボンブラックを含有させたエポキシ樹脂を材料とする基板を使用すればよい。
下地60に遮光性を有する基板といった機能性を有する薄板状部材を適用した場合には、搭載される搭載半導体チップが、例えば、シリコンオンサファイヤ(以下、単にSOSとも称する。)工程により製造されるような、パッケージ化に際して遮光が必要なチップであったとしてもパッケージ化することができる。
また、下地60に、例えば放熱性を持たせる場合には、放熱性の高い材料により形成される、例えば、セラミック基板、アルミニウム等の金属製の基板といった薄板状部材を適用すればよい。このような放熱性を有する基板は、好ましくは、従来公知のいわゆるヒートシンクが具えるフィン等といった、基板の表面積を増大させて、より放熱性を高めるための構造を有していてもよい。
さらに、電磁干渉(EMI)を防止することを目的として、下地60に、放射ノイズ遮蔽機能を持たせる場合には、例えば、従来公知のいわゆる電磁シールド樹脂、電磁シールドメッキ等の材料により形成される薄板状部材を適用すればよい。
さらにまた、薄板状部材を剛性の高い部材とすれば、パッケージ内に封入される搭載半導体チップ20を、外部から加わる応力から効果的に保護することができる。
このように、搭載半導体チップ20の下面側に、直接的に下地60を設ける構成とすれば、半導体装置のさらなる薄型化を達成することができる。
また、上述したような所望の機能性を発揮する薄板状部材を使用すれば、パッケージ化できる搭載半導体チップの選択の幅を広げることができる。従って、半導体装置のさらなる高機能化、高付加価値化が達成される。
この例の半導体装置の動作については、第2の実施の形態で説明した動作と何ら変わるところがないので、その説明は省略する。
(2)SIPの製造方法
図9を参照して、第3の実施の形態のSIPの製造方法につき説明する。
図9(A)、(B)及び(C)は、図8と同じ位置で切断した、製造途中の半導体装置の切断面を示す概略的な図である。なお各工程における実施要件については、特に説明する点を除き、第2の実施の形態と同様であるので、その詳細な説明は省略する。
まず、第2の実施の形態で、図7(A)を参照して説明した、第1封止部40の形成工程までを、同様にして行う。
引き続き、図9(A)に示すように、第1封止部40をその表面側から削り取って、外部端子50、すなわち、この例では複数の柱状電極52の頂面52aを露出させる。
さらに、図9(B)に示すように、半導体基板1の裏面1b全面を、少なくとも、搭載半導体チップ20の第2の主表面21bが露出するまで、削りとる。この工程により、枠部10bの下面10bb、搭載半導体チップ20の第2の主表面21bが、同一平面に含まれるように平坦にする。
搭載半導体チップ20の第2の主表面21b側を、さらに削り取ることができる場合には、搭載半導体チップ20の機能を損なわないことを条件として、単に露出させる程度以上に削り取ってもよい。このようにすれば、SIPのさらなる薄型化を図ることができる。
次に、複数の半導体装置100が作り込まれつつある半導体基板1の裏面1b全面、すなわち、枠部10bの下面10bb、搭載半導体チップ20の第2の主表面21bを含む平坦面に、好ましくは、上述した機能性を有する薄板状部材である下地60の表面60aを接合する。この接合工程は、任意好適な従来公知のダイスボンド材等を使用して行えばよい。
次いで、図9(C)に示すように、第1封止部40の表面から露出している柱状電極52の頂面52aに半田ボール54を載せる。このようにして、外部端子50を形成する。
最後に、スクライブラインL1に沿って、チップ領域2それぞれを切り出すことで、所定の機能を発揮する単一の半導体装置100として個片化する。
このようにすれば、下地60を有する半導体装置100を効率的に製造することができる。
<第4の実施の形態>
図10及び11を参照して、この発明の第4の実施の形態につき説明する。この第4の実施の形態のSIPは、埋め込み部にスルーホール及びこのスルーホールを埋め込む埋込み配線部を具える構成例に関する。
なお、この実施の形態の半導体装置は、スルーホール及びこのスルーホール内に形成される配線以外の構成については、第2及び第3の実施の形態と同一の構成を有している。従って、同一の構成成分については、同一番号を付してその詳細な説明は省略する。
図10(A)はSIPの構成を説明するための半導体装置を上側からみた概略的な平面図であり、(B)図は、(A)図中、A−A’一点鎖線により示した位置で切断した切断面を示す概略的な図である。
図11(A)は、図10(A)及び図11(B)中に示すB−B’一点鎖線により示した位置で切断した切断面を示す概略的な図であり、(B)図はSIPの構成を説明するための半導体装置を下側からみた概略的な平面図である。
図10(A)及び図11(A)に示すように、この実施の形態の半導体装置は、複数のスルーホール72を有している。スルーホール72は、埋め込み部32aに、その上面32aaから下面32abに至る貫通孔として設けられている。
スルーホール72は、枠状半導体チップ10と搭載半導体チップ20との間隙、及び搭載半導体チップ20が複数個搭載されている場合には、搭載半導体チップ20同士の間隙に設けられている。複数のスルーホール72は、この例では、搭載半導体チップ20を囲むように、等間隔に設けられている。
複数のスルーホール72それぞれは、アルミニウム、タングステン(W)等の導電性材料により埋め込まれて、埋込み配線部74とされる。埋込み配線部74は、埋め込み部32aを貫通して、埋め込み部32aの上面32aa及び下面32abからその両端が露出させてある。ここで、埋め込み部32の上面32aaから露出する露出面は、上端部(単に一端とも称する。)74aと称され、埋め込み部32aの下面32abから露出する露出面は、下端部(単に他端とも称する。)74bと称される。
上端部74aには、第1配線層34の第1配線部34aが接続されている。すなわち、埋込み配線部74は、第1配線層34を介して、搭載半導体チップ20の第1電極パッド12a、電子素子11の電極端子12、他のスルーホール72を埋め込む他の埋込み配線部74の上端部74a、外部端子50のいずれかに接続されている。
半導体装置100の裏面、すなわち、露出する枠部10bの下面10bb上及び埋め込み部32aの下面32ab上には、第3絶縁膜76が設けられている。第3絶縁膜76は、好ましくは、平坦面を形成するように設けられる。第3絶縁膜76からは、埋込み配線部74の下端部74bが露出している。第3絶縁膜76は、好ましくは、既に説明した第2絶縁膜32と同様の材料を用いて、同様の方法で形成すればよい。
埋込み配線部74の下端部74bには、第2配線層78が接続されている。第2配線層78は、複数の第2配線部78aを含んでいる。複数の第2配線部78aそれぞれは、第3絶縁膜76上に延在している。この第2配線層78は、既に説明した第1配線層34と、同様の材料を用いて、同様の方法で形成すればよい。
第3電極パッド79は、複数の第2配線部78aのうち、所定の第2配線部78aの一部分として設けられている。第3電極パッド79は、外部端子(第2外部端子)として機能する。第3電極パッド79は、第2配線部78aの延在形態を適宜変更することにより、任意好適な配置とすることができる。例えば、第3電極パッド79を、ボンディングワイヤに接続されるボンディングパッドとする場合には、ボンディング工程をより容易にするために、半導体装置100の端縁、すなわちチップ領域2の端縁に沿って配置するのがよい。また、第3電極パッド79は、規則的に、例えば、マトリクス状に、配置することもできる。この例では、第3電極パッド79の形成位置は、外部端子(第1外部端子)50の位置と対向する位置に合わせて、マトリクス状に複数が設定されている。なお、外部端子50に対向する位置を図11(B)に点線で示してある。
第3電極パッド79は、この例では、第2配線部78aの末端を露出させる平面的な電極として設けてある。第3電極パッド79は、いわゆる外部端子として機能させるので、その形状は、上述した平面的な構成に特に限定されず、既に説明した外部端子50と同様に、半田ボール等の突起電極を具える、いわゆるボールグリッドアレイといった種々の構成とすることができる。
第3絶縁膜76上には、第2配線層78を覆い、かつ外部端子である第3電極パッド79、すなわち、第2外部端子を露出させる第2封止部80が設けられている。第2封止部80は、この例では、第2配線層78の第2配線部78aの一部分を、第3電極パッド79として露出させて設けてある。この第2封止部80は、第1封止部40と同様の材料及び方法により形成して設けることができる。
すなわち、第2配線層78は、埋込み配線部74を介して、搭載半導体チップ20の第1電極パッド12a、電子素子11の電極端子12、外部端子50のいずれかに接続されている。
このように、スルーホール72及び埋込み配線部74を有する構成とすれば、既に説明した枠部10bに設けられている電子素子11及び搭載半導体チップ20との電気的な接続関係を、半導体装置100の裏面側、すなわち、搭載半導体チップ20の第2の主表面21b側にも構築することができる。従って、外部端子50を実装基板に対して接続した形態で実装したとしても、第3電極パッド79を用いて、電子素子11及び搭載半導体チップ20に電気的にアクセスすることが可能となる。従って、より柔軟な形態での実装が可能となる。例えば外部端子50による実装基板への実装に加えて、第3電極パッド79を使用するワイヤボンディングを行うこともできる(図示しない。)。
また、このような構成とすれば、詳細は後述するが、複数の半導体装置100を互いに3次元実装して積層することで、さらなるパッケージの高機能化を図ることができる。
埋込み配線部74は、搭載半導体チップ20を囲む埋め込み部32aに形成されるので、埋込み配線部74と第2電極パッド22とを接続する第1配線部34aの配線長を極めて短いものとできる。従って、搭載半導体チップに悪影響を与えるおそれなく、半導体装置100の電気的特性をより向上させることができるので、さらなる高速化を達成することができる。
(2)SIPの製造方法
図12及び図13を参照して、第4の実施の形態のSIPの製造方法につき説明する。図12(A)、(B)及び(C)は、製造途中の半導体装置を、図10(A)及び図11(A)中に示すB−B’一点鎖線により示した位置で切断した切断面を示す概略的な図である。
図13(A)及び(B)は、図12(C)に続く、製造工程の模式的な説明図である。
なお、以下に説明する各工程における実施要件については、特に説明する場合を除き、第2及び第3の実施の形態と同様であるので、その詳細な説明は省略する。
まず、図6(A)を参照して説明したように、第1絶縁膜14上及び第1の主表面21a上にわたる第2絶縁膜32を形成する。すなわち、図12(A)に示すように、開口部10b内を埋め込んで、埋め込み部32aを形成する。
次いで、図12(B)に示すように、複数のスルーホール72を形成する。スルーホール72は、埋め込み部32aの上面32aaから、開口部10aの底面部10aaに至るように形成する。
このスルーホール72の形成は、フォトリソグラフィ工程及びエッチング工程、又はレーザドリル等を用いる穿孔工程といった従来公知の技術により形成すればよい。
この発明のスルーホール72は、既に説明した有機絶縁材料により埋め込まれた埋め込み部32aに形成される。従って、例えば、従来公知のSIPの製造工程において一般的に行われているように、シリコン基板に同様のスルーホールを形成する工程と比較すると、極めて容易に、かつ精度よく、スルーホールを形成することができる。
スルーホール72は、一般的な水準で例示すると、その径を20μm程度として形成される。従って、搭載半導体チップ20を枠状半導体チップ10に搭載する際には、後に形成されるスルーホール72の径を考慮して、例えばスルーホール72の径を20μm程度とする場合には、搭載半導体チップ20の側面21cと開口部10aの側壁部10abとの離間距離、並びに搭載半導体チップ20同士の離間距離、すなわち埋め込み部32aの幅は、60μm程度とすればよい。
次に、スルーホール72内を、常法に従って、導電性材料により埋め込んで、埋込み配線部74を形成する。
次いで、既に説明したように、第2絶縁膜32上に延在する、第1配線層34を形成する。第1配線層34は、複数の第1配線部34aを含む配線パターンとして第2絶縁膜32上に延在させて形成する。
第1配線部34aは、少なくとも第1配線部34aの一端を、第1及び第2電極パッド12a及び22、並びに埋込み配線部74の上端部74aのいずれかに電気的に接続する。また、第1配線部34aは、第1電極パッド12aと第2電極パッド22とを接続する配線部も含む。
次に、第2の実施の形態と同様に、複数の第1配線部34aの第1及び第2電極パッド12a及び22のいずれにも接続されていない他端に電気的に接続されている、柱状電極52を形成する。
次に、図12(C)に示すように、第1配線層34及び第2絶縁膜32上に、第1封止部40を形成する。
次いで、第1封止部40をその表面側から削り取って、外部端子50、すなわち、この例では複数の柱状電極52の頂面52aを露出させる。
次いで、図13(A)に示すように、半導体基板1の裏面1b全面を、少なくとも、搭載半導体チップ20の第2の主表面21bが露出するまで、削りとる。この工程により、枠部10bの下面10bb、搭載半導体チップ20の第2の主表面21b及び埋込み配線部74の下端部74bが露出して、同一平面に含まれるように平坦にする。
次に、下端部74bの少なくとも一部分を露出させて第3絶縁膜76を形成する。
さらに、第3絶縁膜76上を延在する第2配線層78を形成する。この第2配線層78は、複数の第2配線部78aとして形成される。このとき、第2配線部78aの一端は、露出した埋込み配線部74の下端部74bに接続される。
次に、図13(B)に示すように、第2配線部78aの他端を露出させる第2封止部80を形成する。
第3絶縁膜76上には、第2配線層78を覆い、かつ第3電極パッド79を露出させる第2封止部80が設けられている。第2封止部80は、この例では、第2配線層78の第2配線部78aの一部分を、第3電極パッド79として露出させて設けてある。
次いで、第1封止部40の表面から露出している柱状電極52の頂面52aに半田ボール54を載せる。このようにして、外部端子50を形成する。
最後に、スクライブラインL1に沿って、チップ領域2それぞれを切り出すことで、所定の機能を発揮する単一の半導体装置100として個片化する。
<第5の実施の形態>
図14を参照して、この発明の第5の実施の形態につき説明する。この第5の実施の形態は、第4の実施の形態のSIPを複数個積層した構造体に関する。この例では2個のSIPを積層した例につき説明する。
図14は、第4の実施の形態の半導体装置を2個積層した構造体を、図10(A)及び図11(A)中に示すB−B’一点鎖線により示した位置で切断した切断面を示す概略的な図である。
図14に示すように、積層構造体200は、第1半導体装置100aと第2半導体装置100bとが積層されて構成されている。
第1及び第2半導体装置100a及び100bは、外部端子50の配置関係を除けば、ほぼ同様の形態を有している。なお、第1及び第2半導体装置100a及び100bそれぞれに搭載されている搭載半導体チップ20、この例では第1及び第2搭載半導体チップ20a及び20bは、互いに独立して、他の搭載半導体チップ、また異なる半導体装置に搭載される搭載半導体チップに対して同一であっても異なるものであってもよい。
第1半導体装置100aの露出している第3電極パッド79には、第2半導体装置100bの外部端子50が電気的に接続されている。このとき、第1半導体装置100aの側面と、対応する第2半導体装置100bの側面とが同一平面に含まれるように、すなわち、第1及び第2半導体装置100a及び100bの上面側からみた輪郭が一致するように積層してある。
この発明の半導体装置は、形状が同一である枠状半導体チップを構成要素としているので、複数の半導体装置を多段積層した積層構造とすることが容易である。従って、積層構造体の実装基板に対する実装面積をより減少させることができる。
これら第3電極パッド79と外部端子50とは、例えば、従来公知の導電性バンプ56を用いて、選択された導電性バンプ56に好適な方法で互いに接続すればよい。
この導電性バンプ56は、上述したように、第1半導体装置100aの第3電極パッド79上に、外部端子の一部として導電性バンプ56を予め載せておいてもよいし、第2半導体装置100bの外部端子50として設けられる半田ボールをそのまま用いてもよい。
積層される複数の半導体装置100それぞれの外部端子50と第3電極パッド79の位置は、予め位置合わせしておく。好ましくは、例えば、外部端子50に対向する位置に、第3電極パッド79が位置するように、外部端子50及び第3電極パッド79の位置合わせを行っておくのがよい。このように位置合わせを行っておけば、半導体装置100同士の積層がより容易になる。
上述した例では2つの半導体装置を積層する例を説明した。しかしながら、3個以上の半導体装置を同様にして積層することもできる。このような構成とすれば、パッケージのさらなる高機能化が達成される。
また、半導体装置同士の電気的な接続を、極めて短い配線で行うことができるので、パッケージのさらなる高速動作を達成することができる。
(A)は枠状半導体チップの構成を説明するための概略的な平面図であり、(B)は、(A)図中に示すA−A’一点鎖線と同じ位置で切断した切断面を示す概略的な図である。 (A)及び(B)は、枠状半導体チップの製造方法を説明するための概略的な平面図であり、(C)は、(B)図中、A−A’一点鎖線により切断した切断面を示す概略的な図である。 図2(C)に続く、製造方法の説明図である。 (A)は、SIPの構成を説明するための概略的な平面図であり、(B)は、(A)図中、A−A’一点鎖線により切断した切断面を示す概略的な図である。 (A)は、SIPの製造方法を説明するための製造中途の半導体装置の概略的な平面図であり、(B)は、(A)図中、A−A’一点鎖線により示した位置で切断した切断面を示す概略的な図である 図5に続く、製造方法の説明図である。 図6に続く、製造方法の説明図である。 図4(A)における、A−A’一点鎖線により示した位置と同じ位置で半導体装置を切断した切断面を示す概略的な図である。 図8と同じ位置で切断した、製造中途の半導体装置の切断面を示す概略的な図である。 (A)はSIPの構成を説明するための半導体装置の概略的な平面図であり、(B)は、(A)図中、A−A’一点鎖線により示した位置で切断した切断面を示す概略的な図である。 (A)は、(B)図中に示すB−B’一点鎖線により示した位置で切断した切断面を示す概略的な図であり、(B)は、SIPの構成を説明するための半導体装置を下側からみた概略的な平面図である。 製造中途の半導体装置を、図10(A)及び図11(B)中に示すB−B’一点鎖線により示した位置で切断した切断面を示す概略的な図である。 図12(C)に続く、製造工程の模式的な説明図である。 半導体装置を2個積層した構造体を示す概略的な図である。
符号の説明
1:半導体基板
1a:表面
1b:裏面
2:チップ領域
2a:開口部形成領域
10:枠状半導体チップ
10a:開口部
10aa:底面部
10ab:側壁部
10b:枠部
10ba:上面
10bb:下面
11:電子素子(受動素子)
12:電極端子
12a:第1電極パッド
14:第1絶縁膜
14a:表面
20:搭載半導体チップ
20a:第1搭載半導体チップ
20b:第2搭載半導体チップ
21a:第1の主表面
21b:第2の主表面
21c:側面
22:第2電極パッド
32:第2絶縁膜
32a:埋め込み部
32aa:上面
32ab:下面
34:第1配線層
34a:第1配線部
36:第3電極パッド
40:第1封止部
50:外部端子(第1外部端子)
52:柱状電極
52a:頂面
54:半田ボール
56:導電性バンプ
60:下地(薄板状部材)
60a:表面
60b:裏面
72:スルーホール
74:埋込み配線部
74a:上端部(一端)
74b:下端部(他端)
76:第3絶縁膜
78:第2配線層
78a:第2配線部
79:第3電極パッド(第2外部端子)
80:第2封止部
100:半導体装置
100a:第1半導体装置
100b:第2半導体装置
200:積層構造体

Claims (20)

  1. 貫通孔としての開口部が形成されていて、当該開口部の周囲を画成する枠部を有する半導体基板、当該枠部に設けられていて、電極端子を有する複数個の電子素子、当該枠部の上面に設けられ、前記電極端子の一部分を複数の第1電極パッドとして露出させる第1絶縁膜を有する枠状半導体チップと、
    第2電極パッドを有する第1の主表面と、該第1の主表面と対向する第2の主表面とを有し、前記開口部内に、当該開口部の側壁部から離間して配置されている、1個又は2個以上の搭載半導体チップと、
    前記第1及び第2電極パッドを露出させて、かつ前記開口部を埋め込んで埋め込み部を形成して、前記第1絶縁膜上及び前記第1の主表面上に設けられている第2絶縁膜と、
    前記第1及び第2電極パッドのいずれか一方又は両方に電気的に接続され、かつ前記第2絶縁膜上に延在している、複数の第1配線部を含む第1配線層と、
    複数の前記第1配線部に、電気的に接続されている複数の第1外部端子と、
    前記第1配線層及び前記第2絶縁膜上に設けられていて、複数の前記第1外部端子を露出させる第1封止部と
    を具えており、
    前記開口部内の前記埋込み部を貫通するスルーホールと、当該スルーホールを埋め込み、一端が前記第1配線部に電気的に接続されている埋込み配線部と、
    前記埋込み配線部の他端を露出させ、前記搭載半導体チップの第2の主表面及び前記枠部の下面を覆う第3絶縁膜と、
    前記埋込み配線部の前記他端に電気的に接続され、前記第3絶縁膜上に延在する複数の第2配線部を含む第2配線層と、
    前記第2配線部の一部分を露出させて第3電極パッドとする第2封止部と
    を具えることを特徴とする半導体装置。
  2. 前記電子素子は、受動素子であることを特徴とする請求項に記載の半導体装置。
  3. 前記第1外部端子は、前記第1封止部からその頂面が露出する柱状電極であることを特徴とする請求項又はに記載の半導体装置。
  4. 前記第1外部端子は、前記柱状電極及び当該柱状電極の頂面に接続された半田ボールであることを特徴とする請求項に記載の半導体装置。
  5. 前記開口部は、前記半導体基板の表面から当該半導体基板の内部に至って形成されていて、底面部及び側壁部を有する凹部であることを特徴とする請求項のいずれか一項に記載の半導体装置。
  6. 1個又は2個以上の前記搭載半導体チップの前記第2の主表面及び前記枠部の下面を支持する下地を具えていることを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。
  7. 前記下地は、遮光性を有する薄板状部材であることを特徴とする請求項に記載の半導体装置。
  8. 前記下地は、放熱性を有する薄板状部材であることを特徴とする請求項に記載の半導体装置。
  9. 前記下地は、放射ノイズを遮蔽する薄板状部材であることを特徴とする請求項に記載の半導体装置。
  10. 開口部が形成されていて、当該開口部の周囲を画成する枠部を有する半導体基板、当該枠部に設けられていて、電極端子を有する複数個の電子素子、当該枠部の上面に設けられ、前記電極端子の一部分を複数の第1電極パッドとして露出させる第1絶縁膜を有する枠状半導体チップと、
    第2電極パッドを有する第1の主表面と、該第1の主表面と対向する第2の主表面とを有し、前記開口部内に、当該開口部の側壁部から離間して配置されているとともに、互いに離間して設けられている、複数個の搭載半導体チップと、
    前記第1及び第2電極パッドを露出させて、かつ前記開口部を埋め込んで埋め込み部を形成して、前記第1絶縁膜上及び前記第1の主表面上に設けられているとともに、それぞれの前記搭載半導体チップの側面を覆って設けられた第2絶縁膜と、
    前記第1及び第2電極パッドのいずれか一方又は両方に電気的に接続され、かつ前記第2絶縁膜上に延在している、複数の第1配線部を含む第1配線層と、
    複数の前記第1配線部に、電気的に接続されている複数の第1外部端子と、
    前記第1配線層及び前記第2絶縁膜上に設けられていて、複数の前記第1外部端子を露出させる第1封止部と
    を具えていることを特徴とする半導体装置。
  11. 複数個の前記搭載半導体チップ同士の間隙を埋め込む前記埋め込み部には、前記スルーホール及び前記埋込み配線部が設けられていることを特徴とする請求項10に記載の半導体装置。
  12. 貫通孔である開口部が形成されていて、当該開口部の周囲を画成する枠部を有する半導体基板と、当該枠部に設けられていて、電極端子を有する複数の電子素子、前記枠部の上面に設けられている第1絶縁膜、前記電極端子の一部分を、複数の第1電極パッドとして露出させて、前記枠部上に設けられている第1絶縁膜を有する、同一形状の複数の枠状半導体チップ、複数の第2電極パッドを露出する第1の主表面、該第1の主表面と対向する第2の主表面を有し、前記開口部内に当該開口部の側壁部から離間して配置されている、1個又は2個以上の搭載半導体チップ、前記第1及び第2電極パッドを露出させて、かつ前記開口部を埋め込んで埋め込み部を形成して、前記第1絶縁膜上及び前記第1の主表面上に設けられている第2絶縁膜、前記第1及び第2電極パッドのいずれか一方又は両方に電気的に接続されていて、前記第2絶縁膜上に延在している複数の第1配線部を含む第1配線層、複数の前記第1配線部に、電気的に接続されている複数の第1外部端子、前記第1配線層及び前記第2絶縁膜上に設けられていて、複数の前記第1外部端子を露出させる第1封止部、前記開口部内の前記埋込み部を貫通するスルーホール、当該スルーホールを埋め込み、上端部が前記第1配線部に電気的に接続されている埋込み配線部、前記埋込み配線部の下端部を露出させ、前記搭載半導体チップの第2の主表面及び前記枠部の下面を覆う第3絶縁膜、前記埋込み配線部の前記他端に電気的に接続され、前記第3絶縁膜上に延在する第2配線部を含む第2配線層、前記第2配線部の一部分を露出させて第3電極パッドとする第2封止部を具えている複数の半導体装置を積層してある積層構造体であって、
    複数個の前記半導体装置を、下側に位置する前記半導体装置の前記第1外部端子及び上側に位置する前記半導体装置の前記第3電極パッドを互いに対向させ、これらを電気的に接続して、順次に積層してあることを特徴とする積層構造体。
  13. 前記電子素子は、受動素子であることを特徴とする請求項12に記載の積層構造体。
  14. 表面及び裏面を有し、開口部形成領域を各々に含む複数のチップ領域が区画されている半導体基板を準備する工程と、
    複数の前記チップ領域内であって、前記開口部形成領域を囲む領域内に、電極端子を有する1個又は2個以上の電子素子を作り込む工程と、
    前記電極端子の一部分を露出させて第1電極パッドとする、第1絶縁膜を形成する工程と、
    複数の前記開口部形成領域に、前記半導体基板の表面から当該半導体基板の内部に至って形成されていて、底面部及び側壁部を有する複数の開口部を形成する工程と、
    複数の第2電極パッドが露出している第1の主表面、及び該第1の主表面に対向する第2の主表面を有する複数の搭載半導体チップを準備する工程と、
    複数の前記開口部内に、前記第2の主表面が前記底面部と対向するように、かつ前記開口部の側壁部から離間させて、1個又は2個以上の前記搭載半導体チップを納めて搭載する工程と、
    前記第1及び第2電極パッドの一部分を露出させて、かつ前記開口部を埋め込んで埋め込み部を形成し、かつ前記第1絶縁膜上及び前記第1の主表面上にわたる第2絶縁膜を形成する工程と、
    前記第1及び第2電極パッドのいずれか一方又は両方に電気的に接続されていて、かつ前記第2絶縁膜上に延在する複数の第1配線部を含む第1配線層を形成する工程と、
    複数の前記第1配線部に、電気的に接続されている複数の第1外部端子を形成する工程と、
    前記第1配線層及び前記第2絶縁膜上に設けられていて、複数の前記第1外部端子を露出させる第1封止部を形成する工程と、
    複数の前記チップ領域各々を切り出して、個片化を行う工程と
    を含むことを特徴とする半導体装置の製造方法。
  15. 表面及び裏面を有し、当該表面に複数のチップ領域が区画されている半導体基板を準備する工程と、
    複数の前記チップ領域であって、前記開口部形成領域を囲む領域内に、電極端子を有する1個又は2個以上の電子素子を作り込む工程と、
    前記電極端子の一部分を露出させて第1電極パッドとする、第1絶縁膜を形成する工程と、
    複数の前記開口部形成領域各々に、前記半導体基板の表面から当該半導体基板の内部に至って形成されていて、底面部及び側壁部を有する開口部を形成する工程と、
    複数の第2電極パッドが露出している第1の主表面、該第1の主表面に対向する第2の主表面を有する複数の搭載半導体チップを準備する工程と、
    複数の前記開口部内に、前記第2の主表面が前記底面部と対向するように、かつ前記開口部の側壁部から離間させて、1個又は2個以上の前記搭載半導体チップを納めて搭載する工程と、
    前記開口部を埋め込んで埋め込み部を形成し、かつ前記第1及び第2電極パッドの一部分を露出させて、前記第1絶縁膜上及び前記第1の主表面上にわたる第2絶縁膜を形成する工程と、
    前記埋め込み部の表面から前記開口部の前記底面部に至るスルーホールを形成する工程と、
    前記スルーホールを導電性材料で埋め込んで埋込み配線部を形成する工程と、
    前記埋込み配線部の上端部、前記第1及び第2電極パッドのいずれか又はこれらの任意の組み合わせに電気的に接続されていて、かつ前記第2絶縁膜上に延在する複数の第1配線部を含む第1配線層を形成する工程と、
    複数の前記第1配線部に電気的に接続されている、複数の第1外部端子を形成する工程と、
    前記第1配線層及び前記第2絶縁膜上に設けられていて、複数の前記第1外部端子を露出させる第1封止部を形成する工程と、
    前記半導体基板の裏面を削って、前記搭載半導体チップの第2の主表面及び前記埋込み配線部の下端部を露出させる工程と、
    前記埋込み配線部の下端部を露出させ、前記搭載半導体チップの第2の主表面及び前記枠部の下面を覆う第3絶縁膜を形成する工程と、
    前記埋込み配線部の前記下端部に電気的に接続され、前記第3絶縁膜上に延在する第2配線部を含む第2配線層を形成する工程と、
    複数の前記第2配線部の一部分を露出して、複数の第2外部端子とする第2封止部を形成する工程と、
    複数の前記チップ領域各々を切り出して、個片化を行う工程と
    を含むことを特徴とする半導体装置の製造方法。
  16. 前記電子素子を作り込む工程は、受動素子を作り込む工程であることを特徴とする請求項14又は15に記載の半導体装置の製造方法。
  17. 複数の前記搭載半導体チップを前記開口部内に搭載する工程は、複数の前記搭載半導体チップ同士を、互いに離間して前記開口部内に搭載する工程であることを特徴とする請求項1416のいずれか一項に記載の半導体装置の製造方法。
  18. 複数の前記搭載半導体チップを前記開口部内に搭載する工程は、複数の前記搭載半導体チップ同士を、互いに離間して前記開口部内に搭載する工程であり、
    前記スルーホールを形成する工程は、複数の前記搭載半導体チップ同士の間隙を埋め込む前記埋め込み部に、前記スルーホールを形成する工程であることを特徴とする請求項15に記載の半導体装置の製造方法。
  19. 前記第1外部端子を形成する工程は、前記第1配線層を形成した後に、複数の前記第1配線部上に、複数の柱状電極を形成する工程であり、
    前記第1封止部を形成する工程は、前記第1配線層及び前記第2絶縁膜上に、前記柱状電極の頂面を露出させて第1封止部を形成する工程であることを特徴とする請求項1418のいずれか一項に記載の半導体装置の製造方法。
  20. 前記第1封止部を形成する工程の後に、露出した前記柱状電極の頂面上に半田ボールを搭載する工程をさらに含むことを特徴とする請求項19に記載の半導体装置の製造方法。
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