JP4659488B2 - 半導体装置及びその製造方法 - Google Patents

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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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Description

この発明は、システム・イン・パッケージ（以下、単にＳＩＰとも称する。）構造を有する半導体装置、及びその製造方法に関する。
ＳＩＰとは、複数の半導体チップを単一のパッケージとして封止して、システム化を実現したものであり、低消費電力、高性能、実装面積削減という特徴を有している。
特に、ウェハ状態のまま封止工程までを行った後、個片化して得られるＳＩＰは、ウェハレベルＳＩＰと称されている。
例えば、第１の半導体チップ上に第２の半導体チップを積層するＳＩＰにおいて、第１の半導体チップ上に、第２の半導体チップの厚みよりも厚い表面保護膜を設け、この表面保護膜に第２の半導体チップと同等サイズの孔部を設け、半導体チップを孔部内に納める構成を具えた半導体装置が知られている。
この半導体装置は、第１及び第２の半導体チップに接続される配線層及び当該配線層に接続されている柱状電極を具えている。柱状電極の頂面は、配線層を含むチップ表面を被覆する封止樹脂層から露出している。この柱状電極の頂面には、ハンダボールが接続されている（特許文献１参照）。
また、外部端子同士のピッチを拡張することを目的として、例えば、有機材料により形成されている、開口部を有する基体枠と、この開口部内に納められていて、複数の電極パッドを有する半導体チップを含む半導体装置が知られている。
かかる半導体装置は、半導体チップの電極パッドから基体枠上へと導出される配線パターンと、基体枠の上側を含む領域の配線パターン上に外部端子を有している（特許文献２参照）。
同様に外部端子同士のピッチを拡張することを目的として、半導体チップの側面に接触してこれを囲む、例えば樹脂製の拡張部を有する半導体装置が知られている。この拡張部上には半導体チップの電極パッドから導出される配線パターン上に設けられている外部端子を具えている（特許文献３参照）。
また、半導体チップの側面に接触してこれを囲む、絶縁性の拡張部を有する半導体装置が知られている。この拡張部上には半導体チップの電極パッドから導出される配線パターン上に設けられている外部端子を具えている（特許文献４参照）。
特開２００１−２５７３１０号公報 特開２００４−１６５１９０号公報 特開２００４−１６５１９２号公報 特開２００４−１６５１９４号公報
しかしながら、上述した特許文献１に開示されているような複数の半導体チップが積層されている積層型のパッケージでは、各半導体チップの発する熱が放散されにくく、結果として、この熱が、半導体チップの動作等に悪影響を与えるおそれがある。
また、上述した特許文献２、３及び４に開示されているように、例えば、有機樹脂材料により形成されている基体枠又は拡張部を半導体チップの側面に接触して囲むように設ける構成によれば、半導体チップの放熱性及び高周波特性に悪影響を及ぼすおそれがある。
従って、パッケージのさらなる高機能化を図りつつ、放熱性及び高周波特性をより改善して、動作の安定性を高める技術が求められている。
この発明は、上述した問題点に鑑みなされたものである。従って、この発明の目的は、パッケージのさらなる高機能化を図りつつ、放熱性及び高周波特性に優れ、ノイズ等の影響を受けにくく、また、多段積層が容易な構成を具える半導体装置及びその製造方法を提供することにある。
この目的の達成を図るため、この発明の半導体装置は、下記のような構成上の特徴を有している。
この発明の半導体装置は、貫通孔としての開口部が形成されていて、当該開口部の周囲を画成する枠部を有する半導体基板、枠部に設けられていて、電極端子を有する複数個の電子素子、枠部の上面に設けられ、電極端子の一部分を、複数の第１電極パッドとして露出させる第１絶縁膜を有する枠状半導体チップと、複数の第２電極パッドを有する第１の主表面と、該第１の主表面と対向する第２の主表面とを有し、開口部内に当該開口部の側壁部から離間して配置されている、１個又は２個以上の搭載半導体チップと、第１及び第２電極パッドを露出させて、かつ開口部を埋め込んで埋め込み部を形成して、第１絶縁膜上及び第１の主表面上に設けられている第２絶縁膜と、第１及び第２電極パッドのいずれか一方又は両方に電気的に接続され、かつ第２絶縁膜上に延在する、複数の第１配線部を含む第１配線層と、複数の第１配線部に電気的に接続されている複数の第１外部端子と、第１配線層及び第２絶縁膜上に設けられていて、複数の第１外部端子を露出させる第１封止部とを具えており、開口部内の埋込み部を貫通するスルーホールと、スルーホールを埋め込み、一端が第１配線部に電気的に接続されている埋込み配線部と、埋込み配線部の他端を露出させ、搭載半導体チップの第２の主表面及び枠部の下面を覆う第３絶縁膜と、埋込み配線部の他端に電気的に接続され、第３絶縁膜上に延在する複数の第２配線部を含む第２配線層と、第２配線部の一部分を露出させて第３電極パッドとする第２封止部とを具える。
さらに、この発明の半導体装置の製造方法によれば、主として、下記の工程を含んでいる。
すなわち、まず、表面及び裏面を有し、複数のチップ領域が区画されている半導体基板を準備する。
複数のチップ領域であって、開口部形成領域を囲む領域内に、電極端子を有する１個又は２個以上の電子素子を作り込む。
電極端子の一部分を露出させて第１電極パッドとする、第１絶縁膜を形成する。
複数の開口部形成領域に、底面部及び側壁部を有する複数の開口部を形成する。
複数の第２電極パッドが露出している第１の主表面、及び第１の主表面に対向する第２の主表面を有する複数の搭載半導体チップを準備する。
複数の開口部内に、第２の主表面が底面部と対向するように、かつ開口部の側壁部から離間させて、１個又は２個以上の搭載半導体チップを納めて搭載する。
第１及び第２電極パッドの一部分を露出させて、かつ開口部を埋め込んで埋め込み部を形成し、かつ第１絶縁膜上及び第１の主表面上にわたる第２絶縁膜を形成する。
第１及び第２電極パッドのいずれか一方又は両方に電気的に接続されていて、かつ第２絶縁膜上に延在する複数の第１配線部を含む第１配線層を形成する。
複数の第１配線部に、電気的に接続されている複数の第１外部端子を形成する。
第１配線層及び第２絶縁膜上に設けられていて、複数の第１外部端子を露出させる第１封止部を形成する。
最後に、複数のチップ領域各々を切り出して、個片化を行う。
上述の枠状半導体チップの構成によれば、１個又は２個以上の他の半導体チップを開口部内に納めて搭載することができる。また、他の半導体チップを枠部の電子素子に接続できる。従って、パッケージ内に電子素子を取り込むことができるので、パッケージとして、搭載される半導体チップのさらなる高機能化を図ることができる。また、電子素子と搭載される半導体チップとは互いに離間させることができるので、ノイズ等の悪影響を防止して、動作の安定化を図ることができる。
上述の半導体装置の構成によれば、搭載半導体チップを、搭載半導体チップと開口部の側壁部とを離間させて、枠状半導体チップの開口部内に納めて搭載することができるので、搭載半導体チップが発生するノイズによる、電子素子の誤動作等の不具合を防止することができる。
また、電子素子をパッケージ内に取り込むことができるので、実装基板に電子素子を設ける必要がなくなる。従って、かかる半導体装置が実装される実装基板における実装密度を向上させることができる。
加えて、外部端子を枠状半導体チップの枠部上にも設けることができるので、外部端子の配置間隔及び配置位置等の設計の自由度を増大させることができる。
さらに、この発明の半導体装置の製造方法によれば、上述した構成を有する半導体装置を効率的に製造することができる。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、何らこれらに限定されない。また、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
＜第１の実施の形態＞
図１を参照して、この発明の第１の実施の形態につき説明する。この第１の実施の形態は、枠状半導体チップに関する。
（１）枠状半導体チップの構成
図１（Ａ）は、枠状半導体チップの構成を説明するための上面からみた概略的な平面図であり、（Ｂ）図は、（Ａ）図中に示すＡ−Ａ’一点鎖線と同じ位置で切断した切断面を示す概略的な図である。
図１（Ａ）及び（Ｂ）に示すように、この発明の枠状半導体チップ１０は、例えば、シリコンウェハといった半導体基板１に作り込まれている。
すなわち、枠状半導体チップ１０は、開口部１０ａと、開口部１０ａの周囲を画成する枠部１０ｂを有する半導体基板を含んでいる。
この枠状半導体チップ１０の形状は、一例として、四角形の枠状であって、枠部１０ｂは、上面１０ｂａ及び、半導体基板１の裏面１ｂと一致する下面１０ｂｂを有している。
枠状半導体チップ１０の中央部には、枠部１０ｂによって囲まれる開口部１０ａが設けられている。この開口部１０ａは、半導体基板１の表面１ａ（図２（Ａ）及び（Ｃ）参照。）から基板内部に至る深さで形成されている凹部である。この開口部１０ａは、上側からみた平面的な形状が、この例では矩形状であって、底面部１０ａａと側壁部１０ａｂが枠部１０ｂにより画成されている。開口部１０ａは、所望により、底面部１０ａａを有しない貫通孔とすることもできる。
図示例では、開口部１０ａを１つだけ設ける例を示したが、１つの枠状半導体チップ１０が２つ以上の開口部を有する構成としてもよい。
枠部１０ｂには、１個又は２個以上の電子素子１１が作り込まれて設けられている。電子素子１１は、好ましくは、いわゆる受動素子とするのがよい。このような受動素子としては、例えば、アンテナ、インダクタ、抵抗、キャパシタといった複数の種類の素子の中から任意好適な品種を選択するか又は任意好適な品種の組み合わせを選択して作り込むのがよい。以下、電子素子を単に受動素子と称する場合もある。
電子素子１１は、通常のウェハプロセスにより、枠部１０ｂの特に上面１０ｂａ上に形成される。
例えば、抵抗素子、キャパシタ等の受動素子は、多層の構造体、すなわち、いわゆる集積回路として設けることもできる。
電子素子１１は、上述したように、複数種類を設けるのがよい。また、好ましくは、これら複数種類の素子それぞれ１種について、複数通りの仕様の素子を、作り込んで設けることで、汎用化しておくこともできる。例えば電子素子１１がキャパシタである場合には、互いに異なる静電容量のキャパシタを複数個、同様に電子素子１１が抵抗素子である場合には、互いに異なる仕様、すなわち、互いに異なる抵抗値を有する抵抗素子を複数個、枠部１０ｂに設ければよい。他の品種、例えば、インダクタ等の電子素子についても同様とすることができる。
このように枠状半導体チップ１０に設けられる電子素子１１を多種かつ多仕様化、すなわち汎用化して設けるものとすれば、開口部１０ａ内に格納して搭載する搭載半導体チップ（詳細は後述する。）について、搭載可能な搭載半導体チップの品種及び仕様の選択の幅が広がる。すなわち、同一構成の複数の枠状半導体チップに、所望の異なる品種の搭載半導体チップをそれぞれの開口部内に納めて搭載し、選択された搭載半導体チップに適宜好適な品種及び仕様の電子素子１１を選択して接続することができる。
枠部１０ｂの上側全面には、第１絶縁膜１４が設けられている。すなわち、この第１絶縁膜１４は、電子素子１１を覆っている。
枠部１０ｂに作り込まれた電子素子１１は、一般に、外部装置と接続するための電極端子１２を有している。図示例では、電子素子１１は、２つの電極端子１２を有している。第１絶縁膜１４は、この電極端子１２の一部分を表面１４ａから露出させて、設けられている。この露出する電極端子１２の一部分が、第１電極パッド１２ａとなる。この例では、第１電極パッド１２ａを、枠部１０ｂの開口部１０ａ側の端縁に沿って等間隔に配列してある。
枠状半導体チップ１０は、図１に示したように、個片化した状態で使用することができる。枠状半導体チップ１０の使用形態としては、後述するように、ウェハレベルでパッケージングまで行う、いわゆるウェハレベルチップサイズパッケージの製造工程を適用することが想定されている。
従って、ここでいう枠状半導体チップ１０には、半導体基板に、複数個がマトリクス状に配置されて作り込まれている基板状の形態も含まれる。
（２）枠状半導体チップの製造方法
図２及び図３を参照して、上述した構成を有する枠状半導体チップの製造方法につき説明する。
図２（Ａ）及び（Ｂ）は、枠状半導体チップの製造方法を説明するための製造途中の枠状半導体チップを上面側からみた概略的な平面図であり、（Ｃ）図は、（Ｂ）図中、Ａ−Ａ’一点鎖線により切断した切断面を示す概略的な図である。。
図３（Ａ）、（Ｂ）及び（Ｃ）は、図２（Ｃ）に続く、製造方法の説明図である。
まず、任意好適な半導体基板１を準備する。この例では半導体基板１はシリコンウェハとする例につき説明する。
図２（Ａ）及び（Ｂ）に示すように、半導体基板１には、複数のチップ領域２がマトリクス状に区画されている。チップ領域２同士を区画するラインをＬ１として示してある。このＬ１は、後の個片化工程において、スクライブラインとなるラインでもある。チップ領域２には、さらに、開口部形成領域２ａを設定しておく。
図２（Ｃ）に示すように、半導体基板１は、表面１ａと、この表面１ａと対向する裏面１ｂを有している。
図３（Ａ）に示すように、半導体基板１に、従来公知のウェハプロセスにより、電子素子１１を作り込む。電子素子１１は、半導体基板１のチップ領域２内の開口部形成領域２ａより外側の領域に形成する。
例えば、スパイラルインダクタを形成する場合には、半導体基板１の上面、すなわち表面１ａ上に、渦巻き状の導体配線パターンを形成すればよい。また、例えば、抵抗素子を形成する場合には、ＴａＮ（窒化タンタル）、Ｎｉ−Ｃｒ（ニッケル−クロム）合金といった抵抗性を有する材料を選択し、選択された材料に応じて任意好適な工程を選択して形成すればよい。
抵抗素子は、従来公知の工程により、例えば、層間絶縁膜、ヴィア、ヴィアを埋め込む配線部等を含む、表面１ａ上に積層される多層配線構造として形成することができる。
図３（Ｂ）に示すように、作り込まれた電子素子１１を覆うパッシベーション膜である、第１絶縁膜１４を形成する。
このとき、第１絶縁膜１４の表面１４ａから、電子素子１１の電極端子１２の一部分を露出させる。この工程は、一旦、電極端子１２上全面を覆うように第１絶縁膜１４を形成した後、例えばフォトリソグラフィ工程及びエッチング工程等を用いて、電極端子１２の一部分を露出させる工程としてもよい。この露出された電極端子の一部分が第１電極パッド１２ａとされる。
第１絶縁膜１４は、例えば、シリコン窒化膜といった絶縁膜として形成するのがよい。第１絶縁膜１４を形成するに際しては、従来公知の絶縁材料を用いて、従来公知の工程により選択された絶縁材料に応じたパターニング工程を行えばよい。
図３（Ｃ）に示すように、複数のチップ領域２のそれぞれに、表面１ａから半導体基板１内に至る開口部１０ａを形成する。上述したように、開口部１０ａは、表面１ａから裏面１ｂに至る貫通孔として形成してもよい。
この開口部１０ａの形成工程は、従来公知の例えばドライエッチング工程を適用することができる。この開口部１０ａは、後述する搭載半導体チップを納めることが可能な形状及び深さで、すなわち、搭載される搭載半導体チップの形状及びサイズに応じた任意好適な形状及び深さで形成すればよい。
開口部１０ａは、いわゆるＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍｓ）に適用される従来公知のパターニング工程を適用して、任意好適な形状に形成することができる。開口部１０ａの形成工程は、例えば、加速度センサチップの錘を形成する工程と同様にして行うことができる。
具体的には、半導体基板１の材質に応じたドライエッチング工程により、開口部１０ａを彫り込む工程とすればよい。開口部１０ａは、この例では直方体状の凹部として形成してある。すなわち、この例では開口部１０ａは、底面部１０ａａ及び側壁部１０ａｂを有するように形成する。
このようにして、ウェハ状態の枠状半導体チップ１０が完成する。また、所望により、図２（Ｂ）に示したスクライブラインＬ１に沿って、チップ領域２各々を切り出すことで、個片化して単一のチップとして使用することもできる。
以上の工程により、効率的に枠状半導体チップ１０を形成することができる。
＜第２の実施の形態＞
図４から図７を参照して、この発明の第２の実施の形態につき説明する。この第２の実施の形態は、上述した枠状半導体チップを用いる半導体装置、すなわちＳＩＰに関する。
（１）ＳＩＰの構成
図４（Ａ）は、ＳＩＰの構成を説明するための上面からみた概略的な平面図である。なお、電極パッド及び配線層の配置関係の説明を容易にするため、実際には存在する封止部の図示は省略してある。（Ｂ）図は、図４（Ａ）中、Ａ−Ａ’一点鎖線で示す位置で切断した切断面を示す概略的な図である。
図４（Ａ）及び（Ｂ）に示すように、この発明の半導体装置１００、すなわちＳＩＰは、上述した構成を有する枠状半導体チップ１０を含んでいる。
枠状半導体チップ１０の開口部１０ａには、１個又は２個以上の搭載半導体チップ２０が搭載されている。
搭載半導体チップ２０は、複数の第２電極パッド２２を露出する第１の主表面２１ａと、この第１の主表面２１ａと対向する第２の主表面２１ｂとを有している。第２電極パッド２２は、この例では、第１の主表面２１ａの周縁に沿って等間隔で配列させて設けられている。
具体的には、搭載半導体チップ２０は、第２の主表面２１ｂを、例えば、常法に従って、従来公知の絶縁性のダイスボンド材（図示しない。）により、底面部１０ａａに接着することで固定されている。
この例では２個の搭載半導体チップ２０、すなわち第１及び第２搭載半導体チップ２０ａ及び２０ｂを搭載してある。搭載半導体チップ２０の搭載個数は、この例に限定されず、１個又は３個以上であってももちろんよい。
これら第１及び第２搭載半導体チップ２０ａ及び２０ｂは、その厚さは互いに等しいが、平面的な形状及びサイズが異なるものとしてある。
１つの開口部１０ａ内に搭載される複数個の搭載半導体チップ２０同士は、互いに機能的に同一であるか、或いは異なる半導体チップであってよく、形状的にも、同一であるか又は異なる半導体チップであってよい。
搭載される搭載半導体チップ２０の高さは、その第１の主表面２１ａが、枠部１０ｂの第１絶縁膜１４の表面１４ａと等しい高さとなるか、又は若干低くなる程度とするのがよい。
すなわち、開口部１０ａの深さ、すなわち底面部１０ａａから枠部１０ｂの第１絶縁膜１４の表面１４ａまでの高さは、搭載される搭載半導体チップ２０の厚みの最大値と等しいか、又は若干深い程度に設定しておくのがよい。詳細は後述するが、このようにすれば第２絶縁膜の平坦化をより容易に行うことができる。
複数個の搭載半導体チップ２０の搭載に際しては、搭載半導体チップ２０を、好ましくは、例えば、メモリチップと、このメモリチップの動作を制御する制御チップといった、機能的に相補的な品種の組み合わせとして選択するのがよい。
第１及び第２搭載半導体チップ２０ａ及び２０ｂは、これらの側面２１ｃが、開口部１０ａの側壁部１０ｂｂから、離間させて開口部１０ａ内に、配置されて搭載されている。
搭載半導体チップ２０の側面２１ｃと、開口部１０ａの側壁部１０ａｂとは離間させる。従って、搭載半導体チップ２０と枠状半導体チップに作り込まれる電子素子１１とを離間させることができるので、搭載半導体チップが発生するノイズ等の悪影響を低減して、電子素子１１の動作を安定させることができる。従って、パッケージとしての信頼性を高めることができる。
なお、この例では、複数個搭載される搭載半導体チップ２０同士も互いに離間させて搭載してある。従って、搭載半導体チップ２０同士の干渉をも低減することができる。
このようにすれば、例えば、機能的に相補的な機能を有するが、ノイズ等の不都合要因により、従来、積層構造としてパッケージングするのが困難であった複数の半導体チップを、単一パッケージとすることができる。
第２絶縁膜３２は、第１絶縁膜１４及び搭載半導体チップ２０の第１の主表面２１ａにわたって、平坦な上面３２ａａを有するように設けられている。
すなわち、この第２絶縁膜３２は、開口部１０ａを埋め込んでいる。従って、枠状半導体チップ１０の側壁部１０ａｂと搭載半導体チップ２０の側面２１ｃとの間隙は、第２絶縁膜３２により埋め込まれている。この埋め込まれた間隙を埋め込み部３２ａと称する。
また、第２絶縁膜３２は、第１及び第２電極パッド１２ａ及び２２を露出させて、第１絶縁膜１４の表面１４ａ及び搭載半導体チップ２０の第１の主表面２１ａ上に設けられている。
第２絶縁膜３２の材料は、好ましくは、例えば、ポリイミド、ポリベンゾシクロブテン、ポリベンズオキサゾール、及びエポキシといった高分子樹脂材料から選択するのがよい。
この第２絶縁膜３２により、搭載半導体チップ２０は、開口部１０ａ内に固定される。
第２絶縁膜３２上には、第１配線層３４が設けられている。第１配線層３４は、複数の第１配線部３４ａを含んでいる。
複数の第１配線部３４ａは、第２絶縁膜３２上に延在している。複数の第１配線部３４ａは、搭載半導体チップ２０を基準とすると、いわゆるファンイン方式及びファンアウト方式の両方の形態の配線を含んでいる。第１配線部３４ａそれぞれは、第１及び第２電極パッド１２ａ及び２２のいずれか一方又は両方に、電気的に接続されている。
この第１配線層３４は、好ましくは、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）及びアルミニウム（Ａｌ）等から選択される金属配線とするのがよい。
従って、第２絶縁膜３２は、好ましくは、その上面３２ａａを平坦面として設けるのがよい。このようにすれば、第１配線層３４の形成を、より容易に行える。
複数の第１配線部３４ａのうち、所定の第１配線部３４ａには、外部端子（第１外部端子）５０が接続されている。複数の外部端子５０は、実装基板への実装を考慮して、任意好適な配置とすることができる。複数の外部端子５０は、例えば、マトリクス状に、かつ等間隔に配置することができる。この例では、複数の外部端子５０は、開口部１０ａ及び枠部１０ｂの直上に配列して設けられている。
外部端子５０は、この例では、第１配線部３４ａに、電気的に接続される柱状電極５２と、この柱状電極５２の頂面５２ａに接続される半田ボール５４とから構成されている。柱状電極５２は、例えば、銅を材料とする円柱状の電極である。
第２絶縁膜３２上には、第１配線層３４を覆い、かつ外部端子５０を露出させる第１封止部４０が設けられている。第１封止部４０は、この例では、柱状電極５２の頂面５２ａを露出させて設けてある。そして、この頂面５２ａ上に、半田ボール５４を電気的に接続して、外部端子５０を構成してある。
このような半導体装置の構成によれば、搭載半導体チップを、搭載半導体チップと開口部の側壁部とを離間させて、枠状半導体チップの開口部内に納めて搭載することができるので、例えば、搭載半導体チップが発生するノイズによる、電子素子の誤動作といった不具合を防止することができる。
また、電子素子をパッケージ内に取り込むことができるので、実装基板に電子素子を設ける必要がなくなる。従って、かかる半導体装置が実装される実装基板における実装密度を向上させることができる。
さらに、外部端子を枠状半導体チップの枠部上にも設けることができるので、パッケージの外部端子の配置間隔及び配置位置等の設計の自由度を増大させることができる。
加えて、外部端子、電子素子及び搭載半導体チップ相互の配線による接続を、極めて短い距離で行うことができる。従って、パッケージの電気的な特性が向上し、動作の高速化を図ることができる。
（２）ＳＩＰの動作
ここで、この発明のＳＩＰの動作の一例につき、図４（Ａ）及び（Ｂ）を参照して、簡単に説明する。なお、半導体装置１００は、外部端子５０を、図示しない実装基板の電極パッドに接続する形態で実装されるものとする。
例えば、実装基板、すなわち外部から信号Ａが入力される。信号Ａは、外部端子５０及び第１配線部３４ａを経て電子素子１１に出力される。電子素子１１は、信号Ａに基づいて、所定の処理行い、信号Ｂを出力する。信号Ｂは、第１配線部３４ａを経て、第１搭載半導体チップ２０ａに入力される。第１搭載半導体チップ２０ａは、信号Ｂに基づいて、所定の処理を行い、信号Ｃを出力する。信号Ｃは、第１配線部３４ａを経て、第２搭載半導体チップ２０ｂに入力される。第２搭載半導体チップ２０ｂは、信号Ｃに基づいて、所定の処理を行い、信号Ｄを出力する。信号Ｄは、第１配線部３４ａ及び外部端子５０を経て、実装基板に出力される。
このように、実装基板、枠状半導体チップ１０の電子素子１１、第１及び第２搭載半導体チップ２０ａ及び２０ｂは、外部端子５０、第１配線層３４により、相互に信号の伝達を行うことができる。
（３）ＳＩＰの製造方法
図５〜図７を参照して、第２の実施の形態のＳＩＰの製造方法につき説明する。
図５（Ａ）は、ＳＩＰの製造方法を説明するための製造中途の半導体装置を上側からみた概略的な平面図であり、（Ｂ）図は、（Ａ）図中、Ａ−Ａ’一点鎖線により示した位置で切断した切断面を示す概略的な図である（図６及び図７においても同様）。
図６は、図５に続く、製造方法の説明図である。
図７は、図６に続く、製造方法の説明図である。
図５（Ａ）及び（Ｂ）に示すように、図１を用いて既に説明した構成を有する複数の枠状半導体チップ１０が、マトリクス状に作り込まれている半導体基板１を準備する。
そして、枠状半導体チップ１０に搭載される、複数個かつ所望により複数の品種の搭載半導体チップ２０を準備する。
個々の搭載半導体チップ２０は、既に説明したように、複数の第２電極パッド２２が露出している第１の主表面２１ａ、この第１の主表面２１ａに対向する第２の主表面２１ｂ及び第１の主表面２１ａと第２の主表面２１ｂに挟まれる側面２１ｃを有している。
半導体基板１の開口部１０ａそれぞれに、１個又は２個以上である所望の個数の搭載半導体チップ２０を納めて搭載する。
具体的には、搭載半導体チップ２０は、従来公知のダイスボンド材等を用いて、第２の主表面２１ｂを底面部１０ａａと対向させて、かつ開口部１０ａの側壁部１０ａｂから離間させて、接着搭載される。このとき、搭載半導体チップ２０の側面２１ｃと、枠状半導体チップ１０の側壁部１０ａｂとの離間距離は、搭載半導体チップ２０と枠状半導体チップ１０に作り込まれている電子素子１１とが、互いの電気的特性を損なうことなく正常に動作できる程度の距離とすればよい。
また、１つの開口部１０ａ内に搭載される複数の搭載半導体チップ２０同士についても、好ましくは、互いの電気的特性を損なうことなく正常に動作できる程度の距離で離間させればよい。
次に、図６（Ａ）及び（Ｂ）に示すように、第１絶縁膜１４上及び第１の主表面２１ａ上にわたる第２絶縁膜３２を形成する。
上述したようなポリイミド等の有機絶縁材料を、常法に従って、設ける。具体的には、好ましくは、スピンコート法、印刷法又は直接塗布法等の手法により行うのがよい。これを、例えば、常法に従って、フォトリソグラフィ工程及びエッチング工程により、パターニングすることで、第１及び第２電極パッド１２ａ及び２２の一部分を露出させる膜パターンとして形成する。
この第２絶縁膜３２の形成工程に際しては、併せて搭載半導体チップ２０が搭載されている開口部１０ａ内を埋め込んで、埋め込み部３２ａが形成される。
第２絶縁膜３２の上面３２ａａは、平坦面とするのが好ましい。従って、例えば、開口部１０ａ内に搭載される複数の搭載半導体チップ２０同士の高さ、或いは搭載半導体チップ２０と枠部１０ｂの高さに段差が生じていた場合には、この第２絶縁膜３２の形成工程において、第２絶縁膜３２の上面３２ａａが平坦面となるようにするのがよい。
この第２絶縁膜３２の形成工程は、先ず、埋め込み部３２ａを形成する第１工程と、形成された埋め込み部３２ａ上、第１絶縁膜１４上及び第１の主表面２１ａ上にわたる平坦面を形成する第２工程とを含む工程としてもよい。
このような工程とすれば、第２絶縁膜３２の上面３２ａａの平坦化がより容易に実現される。従って、後の工程、特に配線層の形成を、配線切れ等の不都合を防止しつつ精度よく行うことができるので、半導体装置の信頼性を向上させることができる。
次いで、第２絶縁膜３２上に延在する、第１配線層３４を形成する。第１配線層３４は、複数の第１配線部３４ａを含む配線パターンとして第２絶縁膜３２上に延在させて形成する。
第１配線層３４は、適用可能な配線プロセスルールに従って、配線幅、配線間隔及び最適角度等を決定して、可能な限り最短距離となるように、形成すればよい。
第１配線部３４ａは、少なくとも第１配線部３４ａの一端を、第１及び第２電極パッド１２ａ及び２２のいずれかに電気的に接続する。また、第１配線部３４ａは、第１電極パッド１２ａと第２電極パッド２２とを接続する配線部も含む。
第１配線層３４は、既に説明した材料を用いて、従来公知のウェハレベルチップサイズパッケージ（以下、単にＷ−ＣＳＰとも称する。）の製造工程におけるスパッタ工程及びフォトリソグラフィ工程等の配線パターンの形成プロセスにより、行うことができる。
次いで、複数の第１配線部３４ａの第１及び第２電極パッド１２ａ及び２２のいずれにも接続されていない他端に電気的に接続されている、複数の外部端子５０を形成する。
この例では、既に説明したように、外部端子５０は、柱状電極５２及びその頂面５２ａに搭載される半田ボール５４で構成するので、まず、第１配線部３４ａの他端側に、柱状電極５２を形成する。
柱状電極５２は、所定の間隔で配列するように形成する。この間隔は、実装基板への実装を考慮した間隔とすればよい。所定の間隔とは、一定な、或いは不規則な間隔とすることができる。
この柱状電極５２の形成工程は、メッキ工程及びフォトリソグラフィ工程等の従来公知のＷ−ＣＳＰの製造工程における柱状電極５２の形成プロセスにより行うことができる。
次に、第１配線層３４及び第２絶縁膜３２上に、第１封止部４０を形成する。
第１封止部４０は、外部端子５０、すなわち、この例では複数の柱状電極５２の頂面５２ａを露出させて形成する。
この封止工程は、従来公知の方法により、従来公知の封止材料を使用して実施することができる。
図７（Ａ）に示すように、一旦、柱状電極５２の頂面５２ａ上をも覆うように第１封止部４０を形成する。
然る後、図７（Ｂ）に示すように、第１封止部４０をその表面側から削り取って、柱状電極５２の頂面（上面とも称する。）５２ａを、露出させればよい。
この工程は、従来公知の研削や、研磨工程を適用して行う。
また、第１封止部４０の形成に、例えば、フィルム成形等の方法を適用することもできる。この場合には、柱状電極５２に負荷をかけることがなく、また、研削工程を要せずに柱状電極５２の頂面５２ａを第１封止部４０の表面から露出するように直接的に形成することができる。
柱状電極５２の頂面５２ａに対して設計上必要な任意好適な処理を行ってもよい。例えば柱状電極５２の材料を銅とした場合には、その頂面５２ａに、例えば、薄いＮｉ（ニッケル）膜及びＡｕ（金）膜を形成してもよい。
次いで、第１封止部４０の表面から露出している柱状電極５２の頂面５２ａに半田ボール５４を載せる。このようにして、外部端子５０を形成する。
外部端子５０は、平面的なランド、第１配線部３４ａから突出する突起電極等、任意好適な所望の形態とすることができる。
図７（Ｃ）に示すように、外部端子５０は、柱状電極を用いずに、例えば平面的にランドとして形成することができる。例えば、外部端子５０をランドとして形成する場合には、第１配線部３４ａの一部分を露出させて形成し、露出面に対して、例えば半田ペーストを塗布する等の任意好適な処理を行えばよい。なお、この例では、このランド上にさらに半田ボール５４を接続している。
最後に、スクライブラインＬ１に沿って、チップ領域２それぞれを切り出すことで、所定の機能を発揮する単一の半導体装置１００として個片化する。
この個片化工程は、好ましくは、従来公知の高速回転するブレードを具えるダイシング装置を用いて、切削することにより行うのがよい。
この製造方法によれば、いわゆるＷ−ＣＳＰの製造工程を適用できるので、半導体装置を製造するための特別な工程及びかかる工程に適用される特別な装置等を準備することなく、この発明の半導体装置を簡易な工程で効率的に製造することができる。
＜第３の実施の形態＞
図８を参照して、この発明の第３の実施の形態につき説明する。この第３の実施の形態は、第２の実施の形態で説明した構成を有するＳＩＰの変形例であって、パッケージの下面側に、機能性の下地を具える構成例に関する。
従って、電子素子、配線層、絶縁膜、封止部、外部端子といった、半導体基板の上部に形成される構造は、第２の実施の形態となんら変わるところがない。従って、同一の構成については、平面図の図示は省略し、同一番号を付してその詳細な説明は省略する。
（１）ＳＩＰの構成
図８は、図４（Ａ）における、Ａ−Ａ’一点鎖線により示した位置と同じ位置で半導体装置を切断した切断面を示す概略的な図である。
この例の半導体装置１００は、その下面側、すなわち、第１及び第２搭載半導体チップ２０ａ及び２０ｂの第２の主表面２１ｂ及び枠部１０ｂの下面１０ｂｂに接着固定される、下地６０を具えている。
下地６０は、表面６０ａと、この表面６０ａに対向する裏面６０ｂを有する基板状の薄板状部材とすればよい。
下地６０は、例えば、ガラスエポキシ、又はポリイミド等の有機材料からなる板状体又はシート状体とすることができる。あるいは、この下地６０を、薄板状部材、例えば、セラミック基板、金属基板及びＳｉ基板等の基板から、適宜選択した基板とすることができる。
下地６０は、好ましくは、機能性を有する薄板状部材とするのがよい。下地６０は、好ましくは、例えば、遮光性、放熱性、剛性に優れた薄板状部材とするのがよい。
例えば、下地６０に遮光性を持たせる場合には、いわゆるカーボンブラックを含有させたエポキシ樹脂を材料とする基板を使用すればよい。
下地６０に遮光性を有する基板といった機能性を有する薄板状部材を適用した場合には、搭載される搭載半導体チップが、例えば、シリコンオンサファイヤ（以下、単にＳＯＳとも称する。）工程により製造されるような、パッケージ化に際して遮光が必要なチップであったとしてもパッケージ化することができる。
また、下地６０に、例えば放熱性を持たせる場合には、放熱性の高い材料により形成される、例えば、セラミック基板、アルミニウム等の金属製の基板といった薄板状部材を適用すればよい。このような放熱性を有する基板は、好ましくは、従来公知のいわゆるヒートシンクが具えるフィン等といった、基板の表面積を増大させて、より放熱性を高めるための構造を有していてもよい。
さらに、電磁干渉（ＥＭＩ）を防止することを目的として、下地６０に、放射ノイズ遮蔽機能を持たせる場合には、例えば、従来公知のいわゆる電磁シールド樹脂、電磁シールドメッキ等の材料により形成される薄板状部材を適用すればよい。
さらにまた、薄板状部材を剛性の高い部材とすれば、パッケージ内に封入される搭載半導体チップ２０を、外部から加わる応力から効果的に保護することができる。
このように、搭載半導体チップ２０の下面側に、直接的に下地６０を設ける構成とすれば、半導体装置のさらなる薄型化を達成することができる。
また、上述したような所望の機能性を発揮する薄板状部材を使用すれば、パッケージ化できる搭載半導体チップの選択の幅を広げることができる。従って、半導体装置のさらなる高機能化、高付加価値化が達成される。
この例の半導体装置の動作については、第２の実施の形態で説明した動作と何ら変わるところがないので、その説明は省略する。
（２）ＳＩＰの製造方法
図９を参照して、第３の実施の形態のＳＩＰの製造方法につき説明する。
図９（Ａ）、（Ｂ）及び（Ｃ）は、図８と同じ位置で切断した、製造途中の半導体装置の切断面を示す概略的な図である。なお各工程における実施要件については、特に説明する点を除き、第２の実施の形態と同様であるので、その詳細な説明は省略する。
まず、第２の実施の形態で、図７（Ａ）を参照して説明した、第１封止部４０の形成工程までを、同様にして行う。
引き続き、図９（Ａ）に示すように、第１封止部４０をその表面側から削り取って、外部端子５０、すなわち、この例では複数の柱状電極５２の頂面５２ａを露出させる。
さらに、図９（Ｂ）に示すように、半導体基板１の裏面１ｂ全面を、少なくとも、搭載半導体チップ２０の第２の主表面２１ｂが露出するまで、削りとる。この工程により、枠部１０ｂの下面１０ｂｂ、搭載半導体チップ２０の第２の主表面２１ｂが、同一平面に含まれるように平坦にする。
搭載半導体チップ２０の第２の主表面２１ｂ側を、さらに削り取ることができる場合には、搭載半導体チップ２０の機能を損なわないことを条件として、単に露出させる程度以上に削り取ってもよい。このようにすれば、ＳＩＰのさらなる薄型化を図ることができる。
次に、複数の半導体装置１００が作り込まれつつある半導体基板１の裏面１ｂ全面、すなわち、枠部１０ｂの下面１０ｂｂ、搭載半導体チップ２０の第２の主表面２１ｂを含む平坦面に、好ましくは、上述した機能性を有する薄板状部材である下地６０の表面６０ａを接合する。この接合工程は、任意好適な従来公知のダイスボンド材等を使用して行えばよい。
次いで、図９（Ｃ）に示すように、第１封止部４０の表面から露出している柱状電極５２の頂面５２ａに半田ボール５４を載せる。このようにして、外部端子５０を形成する。
最後に、スクライブラインＬ１に沿って、チップ領域２それぞれを切り出すことで、所定の機能を発揮する単一の半導体装置１００として個片化する。
このようにすれば、下地６０を有する半導体装置１００を効率的に製造することができる。
＜第４の実施の形態＞
図１０及び１１を参照して、この発明の第４の実施の形態につき説明する。この第４の実施の形態のＳＩＰは、埋め込み部にスルーホール及びこのスルーホールを埋め込む埋込み配線部を具える構成例に関する。
なお、この実施の形態の半導体装置は、スルーホール及びこのスルーホール内に形成される配線以外の構成については、第２及び第３の実施の形態と同一の構成を有している。従って、同一の構成成分については、同一番号を付してその詳細な説明は省略する。
図１０（Ａ）はＳＩＰの構成を説明するための半導体装置を上側からみた概略的な平面図であり、（Ｂ）図は、（Ａ）図中、Ａ−Ａ’一点鎖線により示した位置で切断した切断面を示す概略的な図である。
図１１（Ａ）は、図１０（Ａ）及び図１１（Ｂ）中に示すＢ−Ｂ’一点鎖線により示した位置で切断した切断面を示す概略的な図であり、（Ｂ）図はＳＩＰの構成を説明するための半導体装置を下側からみた概略的な平面図である。
図１０（Ａ）及び図１１（Ａ）に示すように、この実施の形態の半導体装置は、複数のスルーホール７２を有している。スルーホール７２は、埋め込み部３２ａに、その上面３２ａａから下面３２ａｂに至る貫通孔として設けられている。
スルーホール７２は、枠状半導体チップ１０と搭載半導体チップ２０との間隙、及び搭載半導体チップ２０が複数個搭載されている場合には、搭載半導体チップ２０同士の間隙に設けられている。複数のスルーホール７２は、この例では、搭載半導体チップ２０を囲むように、等間隔に設けられている。
複数のスルーホール７２それぞれは、アルミニウム、タングステン（Ｗ）等の導電性材料により埋め込まれて、埋込み配線部７４とされる。埋込み配線部７４は、埋め込み部３２ａを貫通して、埋め込み部３２ａの上面３２ａａ及び下面３２ａｂからその両端が露出させてある。ここで、埋め込み部３２の上面３２ａａから露出する露出面は、上端部（単に一端とも称する。）７４ａと称され、埋め込み部３２ａの下面３２ａｂから露出する露出面は、下端部（単に他端とも称する。）７４ｂと称される。
上端部７４ａには、第１配線層３４の第１配線部３４ａが接続されている。すなわち、埋込み配線部７４は、第１配線層３４を介して、搭載半導体チップ２０の第１電極パッド１２ａ、電子素子１１の電極端子１２、他のスルーホール７２を埋め込む他の埋込み配線部７４の上端部７４ａ、外部端子５０のいずれかに接続されている。
半導体装置１００の裏面、すなわち、露出する枠部１０ｂの下面１０ｂｂ上及び埋め込み部３２ａの下面３２ａｂ上には、第３絶縁膜７６が設けられている。第３絶縁膜７６は、好ましくは、平坦面を形成するように設けられる。第３絶縁膜７６からは、埋込み配線部７４の下端部７４ｂが露出している。第３絶縁膜７６は、好ましくは、既に説明した第２絶縁膜３２と同様の材料を用いて、同様の方法で形成すればよい。
埋込み配線部７４の下端部７４ｂには、第２配線層７８が接続されている。第２配線層７８は、複数の第２配線部７８ａを含んでいる。複数の第２配線部７８ａそれぞれは、第３絶縁膜７６上に延在している。この第２配線層７８は、既に説明した第１配線層３４と、同様の材料を用いて、同様の方法で形成すればよい。
第３電極パッド７９は、複数の第２配線部７８ａのうち、所定の第２配線部７８ａの一部分として設けられている。第３電極パッド７９は、外部端子（第２外部端子）として機能する。第３電極パッド７９は、第２配線部７８ａの延在形態を適宜変更することにより、任意好適な配置とすることができる。例えば、第３電極パッド７９を、ボンディングワイヤに接続されるボンディングパッドとする場合には、ボンディング工程をより容易にするために、半導体装置１００の端縁、すなわちチップ領域２の端縁に沿って配置するのがよい。また、第３電極パッド７９は、規則的に、例えば、マトリクス状に、配置することもできる。この例では、第３電極パッド７９の形成位置は、外部端子（第１外部端子）５０の位置と対向する位置に合わせて、マトリクス状に複数が設定されている。なお、外部端子５０に対向する位置を図１１（Ｂ）に点線で示してある。
第３電極パッド７９は、この例では、第２配線部７８ａの末端を露出させる平面的な電極として設けてある。第３電極パッド７９は、いわゆる外部端子として機能させるので、その形状は、上述した平面的な構成に特に限定されず、既に説明した外部端子５０と同様に、半田ボール等の突起電極を具える、いわゆるボールグリッドアレイといった種々の構成とすることができる。
第３絶縁膜７６上には、第２配線層７８を覆い、かつ外部端子である第３電極パッド７９、すなわち、第２外部端子を露出させる第２封止部８０が設けられている。第２封止部８０は、この例では、第２配線層７８の第２配線部７８ａの一部分を、第３電極パッド７９として露出させて設けてある。この第２封止部８０は、第１封止部４０と同様の材料及び方法により形成して設けることができる。
すなわち、第２配線層７８は、埋込み配線部７４を介して、搭載半導体チップ２０の第１電極パッド１２ａ、電子素子１１の電極端子１２、外部端子５０のいずれかに接続されている。
このように、スルーホール７２及び埋込み配線部７４を有する構成とすれば、既に説明した枠部１０ｂに設けられている電子素子１１及び搭載半導体チップ２０との電気的な接続関係を、半導体装置１００の裏面側、すなわち、搭載半導体チップ２０の第２の主表面２１ｂ側にも構築することができる。従って、外部端子５０を実装基板に対して接続した形態で実装したとしても、第３電極パッド７９を用いて、電子素子１１及び搭載半導体チップ２０に電気的にアクセスすることが可能となる。従って、より柔軟な形態での実装が可能となる。例えば外部端子５０による実装基板への実装に加えて、第３電極パッド７９を使用するワイヤボンディングを行うこともできる（図示しない。）。
また、このような構成とすれば、詳細は後述するが、複数の半導体装置１００を互いに３次元実装して積層することで、さらなるパッケージの高機能化を図ることができる。
埋込み配線部７４は、搭載半導体チップ２０を囲む埋め込み部３２ａに形成されるので、埋込み配線部７４と第２電極パッド２２とを接続する第１配線部３４ａの配線長を極めて短いものとできる。従って、搭載半導体チップに悪影響を与えるおそれなく、半導体装置１００の電気的特性をより向上させることができるので、さらなる高速化を達成することができる。
（２）ＳＩＰの製造方法
図１２及び図１３を参照して、第４の実施の形態のＳＩＰの製造方法につき説明する。図１２（Ａ）、（Ｂ）及び（Ｃ）は、製造途中の半導体装置を、図１０（Ａ）及び図１１（Ａ）中に示すＢ−Ｂ’一点鎖線により示した位置で切断した切断面を示す概略的な図である。
図１３（Ａ）及び（Ｂ）は、図１２（Ｃ）に続く、製造工程の模式的な説明図である。
なお、以下に説明する各工程における実施要件については、特に説明する場合を除き、第２及び第３の実施の形態と同様であるので、その詳細な説明は省略する。
まず、図６（Ａ）を参照して説明したように、第１絶縁膜１４上及び第１の主表面２１ａ上にわたる第２絶縁膜３２を形成する。すなわち、図１２（Ａ）に示すように、開口部１０ｂ内を埋め込んで、埋め込み部３２ａを形成する。
次いで、図１２（Ｂ）に示すように、複数のスルーホール７２を形成する。スルーホール７２は、埋め込み部３２ａの上面３２ａａから、開口部１０ａの底面部１０ａａに至るように形成する。
このスルーホール７２の形成は、フォトリソグラフィ工程及びエッチング工程、又はレーザドリル等を用いる穿孔工程といった従来公知の技術により形成すればよい。
この発明のスルーホール７２は、既に説明した有機絶縁材料により埋め込まれた埋め込み部３２ａに形成される。従って、例えば、従来公知のＳＩＰの製造工程において一般的に行われているように、シリコン基板に同様のスルーホールを形成する工程と比較すると、極めて容易に、かつ精度よく、スルーホールを形成することができる。
スルーホール７２は、一般的な水準で例示すると、その径を２０μｍ程度として形成される。従って、搭載半導体チップ２０を枠状半導体チップ１０に搭載する際には、後に形成されるスルーホール７２の径を考慮して、例えばスルーホール７２の径を２０μｍ程度とする場合には、搭載半導体チップ２０の側面２１ｃと開口部１０ａの側壁部１０ａｂとの離間距離、並びに搭載半導体チップ２０同士の離間距離、すなわち埋め込み部３２ａの幅は、６０μｍ程度とすればよい。
次に、スルーホール７２内を、常法に従って、導電性材料により埋め込んで、埋込み配線部７４を形成する。
次いで、既に説明したように、第２絶縁膜３２上に延在する、第１配線層３４を形成する。第１配線層３４は、複数の第１配線部３４ａを含む配線パターンとして第２絶縁膜３２上に延在させて形成する。
第１配線部３４ａは、少なくとも第１配線部３４ａの一端を、第１及び第２電極パッド１２ａ及び２２、並びに埋込み配線部７４の上端部７４ａのいずれかに電気的に接続する。また、第１配線部３４ａは、第１電極パッド１２ａと第２電極パッド２２とを接続する配線部も含む。
次に、第２の実施の形態と同様に、複数の第１配線部３４ａの第１及び第２電極パッド１２ａ及び２２のいずれにも接続されていない他端に電気的に接続されている、柱状電極５２を形成する。
次に、図１２（Ｃ）に示すように、第１配線層３４及び第２絶縁膜３２上に、第１封止部４０を形成する。
次いで、第１封止部４０をその表面側から削り取って、外部端子５０、すなわち、この例では複数の柱状電極５２の頂面５２ａを露出させる。
次いで、図１３（Ａ）に示すように、半導体基板１の裏面１ｂ全面を、少なくとも、搭載半導体チップ２０の第２の主表面２１ｂが露出するまで、削りとる。この工程により、枠部１０ｂの下面１０ｂｂ、搭載半導体チップ２０の第２の主表面２１ｂ及び埋込み配線部７４の下端部７４ｂが露出して、同一平面に含まれるように平坦にする。
次に、下端部７４ｂの少なくとも一部分を露出させて第３絶縁膜７６を形成する。
さらに、第３絶縁膜７６上を延在する第２配線層７８を形成する。この第２配線層７８は、複数の第２配線部７８ａとして形成される。このとき、第２配線部７８ａの一端は、露出した埋込み配線部７４の下端部７４ｂに接続される。
次に、図１３（Ｂ）に示すように、第２配線部７８ａの他端を露出させる第２封止部８０を形成する。
第３絶縁膜７６上には、第２配線層７８を覆い、かつ第３電極パッド７９を露出させる第２封止部８０が設けられている。第２封止部８０は、この例では、第２配線層７８の第２配線部７８ａの一部分を、第３電極パッド７９として露出させて設けてある。
次いで、第１封止部４０の表面から露出している柱状電極５２の頂面５２ａに半田ボール５４を載せる。このようにして、外部端子５０を形成する。
最後に、スクライブラインＬ１に沿って、チップ領域２それぞれを切り出すことで、所定の機能を発揮する単一の半導体装置１００として個片化する。
＜第５の実施の形態＞
図１４を参照して、この発明の第５の実施の形態につき説明する。この第５の実施の形態は、第４の実施の形態のＳＩＰを複数個積層した構造体に関する。この例では２個のＳＩＰを積層した例につき説明する。
図１４は、第４の実施の形態の半導体装置を２個積層した構造体を、図１０（Ａ）及び図１１（Ａ）中に示すＢ−Ｂ’一点鎖線により示した位置で切断した切断面を示す概略的な図である。
図１４に示すように、積層構造体２００は、第１半導体装置１００ａと第２半導体装置１００ｂとが積層されて構成されている。
第１及び第２半導体装置１００ａ及び１００ｂは、外部端子５０の配置関係を除けば、ほぼ同様の形態を有している。なお、第１及び第２半導体装置１００ａ及び１００ｂそれぞれに搭載されている搭載半導体チップ２０、この例では第１及び第２搭載半導体チップ２０ａ及び２０ｂは、互いに独立して、他の搭載半導体チップ、また異なる半導体装置に搭載される搭載半導体チップに対して同一であっても異なるものであってもよい。
第１半導体装置１００ａの露出している第３電極パッド７９には、第２半導体装置１００ｂの外部端子５０が電気的に接続されている。このとき、第１半導体装置１００ａの側面と、対応する第２半導体装置１００ｂの側面とが同一平面に含まれるように、すなわち、第１及び第２半導体装置１００ａ及び１００ｂの上面側からみた輪郭が一致するように積層してある。
この発明の半導体装置は、形状が同一である枠状半導体チップを構成要素としているので、複数の半導体装置を多段積層した積層構造とすることが容易である。従って、積層構造体の実装基板に対する実装面積をより減少させることができる。
これら第３電極パッド７９と外部端子５０とは、例えば、従来公知の導電性バンプ５６を用いて、選択された導電性バンプ５６に好適な方法で互いに接続すればよい。
この導電性バンプ５６は、上述したように、第１半導体装置１００ａの第３電極パッド７９上に、外部端子の一部として導電性バンプ５６を予め載せておいてもよいし、第２半導体装置１００ｂの外部端子５０として設けられる半田ボールをそのまま用いてもよい。
積層される複数の半導体装置１００それぞれの外部端子５０と第３電極パッド７９の位置は、予め位置合わせしておく。好ましくは、例えば、外部端子５０に対向する位置に、第３電極パッド７９が位置するように、外部端子５０及び第３電極パッド７９の位置合わせを行っておくのがよい。このように位置合わせを行っておけば、半導体装置１００同士の積層がより容易になる。
上述した例では２つの半導体装置を積層する例を説明した。しかしながら、３個以上の半導体装置を同様にして積層することもできる。このような構成とすれば、パッケージのさらなる高機能化が達成される。
また、半導体装置同士の電気的な接続を、極めて短い配線で行うことができるので、パッケージのさらなる高速動作を達成することができる。
（Ａ）は枠状半導体チップの構成を説明するための概略的な平面図であり、（Ｂ）は、（Ａ）図中に示すＡ−Ａ’一点鎖線と同じ位置で切断した切断面を示す概略的な図である。 （Ａ）及び（Ｂ）は、枠状半導体チップの製造方法を説明するための概略的な平面図であり、（Ｃ）は、（Ｂ）図中、Ａ−Ａ’一点鎖線により切断した切断面を示す概略的な図である。 図２（Ｃ）に続く、製造方法の説明図である。 （Ａ）は、ＳＩＰの構成を説明するための概略的な平面図であり、（Ｂ）は、（Ａ）図中、Ａ−Ａ’一点鎖線により切断した切断面を示す概略的な図である。 （Ａ）は、ＳＩＰの製造方法を説明するための製造中途の半導体装置の概略的な平面図であり、（Ｂ）は、（Ａ）図中、Ａ−Ａ’一点鎖線により示した位置で切断した切断面を示す概略的な図である 図５に続く、製造方法の説明図である。 図６に続く、製造方法の説明図である。 図４（Ａ）における、Ａ−Ａ’一点鎖線により示した位置と同じ位置で半導体装置を切断した切断面を示す概略的な図である。 図８と同じ位置で切断した、製造中途の半導体装置の切断面を示す概略的な図である。 （Ａ）はＳＩＰの構成を説明するための半導体装置の概略的な平面図であり、（Ｂ）は、（Ａ）図中、Ａ−Ａ’一点鎖線により示した位置で切断した切断面を示す概略的な図である。 （Ａ）は、（Ｂ）図中に示すＢ−Ｂ’一点鎖線により示した位置で切断した切断面を示す概略的な図であり、（Ｂ）は、ＳＩＰの構成を説明するための半導体装置を下側からみた概略的な平面図である。 製造中途の半導体装置を、図１０（Ａ）及び図１１（Ｂ）中に示すＢ−Ｂ’一点鎖線により示した位置で切断した切断面を示す概略的な図である。 図１２（Ｃ）に続く、製造工程の模式的な説明図である。 半導体装置を２個積層した構造体を示す概略的な図である。
符号の説明
１：半導体基板
１ａ：表面
１ｂ：裏面
２：チップ領域
２ａ：開口部形成領域
１０：枠状半導体チップ
１０ａ：開口部
１０ａａ：底面部
１０ａｂ：側壁部
１０ｂ：枠部
１０ｂａ：上面
１０ｂｂ：下面
１１：電子素子（受動素子）
１２：電極端子
１２ａ：第１電極パッド
１４：第１絶縁膜
１４ａ：表面
２０：搭載半導体チップ
２０ａ：第１搭載半導体チップ
２０ｂ：第２搭載半導体チップ
２１ａ：第１の主表面
２１ｂ：第２の主表面
２１ｃ：側面
２２：第２電極パッド
３２：第２絶縁膜
３２ａ：埋め込み部
３２ａａ：上面
３２ａｂ：下面
３４：第１配線層
３４ａ：第１配線部
３６：第３電極パッド
４０：第１封止部
５０：外部端子（第１外部端子）
５２：柱状電極
５２ａ：頂面
５４：半田ボール
５６：導電性バンプ
６０：下地（薄板状部材）
６０ａ：表面
６０ｂ：裏面
７２：スルーホール
７４：埋込み配線部
７４ａ：上端部（一端）
７４ｂ：下端部（他端）
７６：第３絶縁膜
７８：第２配線層
７８ａ：第２配線部
７９：第３電極パッド（第２外部端子）
８０：第２封止部
１００：半導体装置
１００ａ：第１半導体装置
１００ｂ：第２半導体装置
２００：積層構造体

Claims (20)

  1. 貫通孔としての開口部が形成されていて、当該開口部の周囲を画成する枠部を有する半導体基板、当該枠部に設けられていて、電極端子を有する複数個の電子素子、当該枠部の上面に設けられ、前記電極端子の一部分を複数の第１電極パッドとして露出させる第１絶縁膜を有する枠状半導体チップと、
    第２電極パッドを有する第１の主表面と、該第１の主表面と対向する第２の主表面とを有し、前記開口部内に、当該開口部の側壁部から離間して配置されている、１個又は２個以上の搭載半導体チップと、
    前記第１及び第２電極パッドを露出させて、かつ前記開口部を埋め込んで埋め込み部を形成して、前記第１絶縁膜上及び前記第１の主表面上に設けられている第２絶縁膜と、
    前記第１及び第２電極パッドのいずれか一方又は両方に電気的に接続され、かつ前記第２絶縁膜上に延在している、複数の第１配線部を含む第１配線層と、
    複数の前記第１配線部に、電気的に接続されている複数の第１外部端子と、
    前記第１配線層及び前記第２絶縁膜上に設けられていて、複数の前記第１外部端子を露出させる第１封止部と
    を具えており、
    前記開口部内の前記埋込み部を貫通するスルーホールと、当該スルーホールを埋め込み、一端が前記第１配線部に電気的に接続されている埋込み配線部と、
    前記埋込み配線部の他端を露出させ、前記搭載半導体チップの第２の主表面及び前記枠部の下面を覆う第３絶縁膜と、
    前記埋込み配線部の前記他端に電気的に接続され、前記第３絶縁膜上に延在する複数の第２配線部を含む第２配線層と、
    前記第２配線部の一部分を露出させて第３電極パッドとする第２封止部と
    を具えることを特徴とする半導体装置。
  2. 前記電子素子は、受動素子であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１外部端子は、前記第１封止部からその頂面が露出する柱状電極であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１外部端子は、前記柱状電極及び当該柱状電極の頂面に接続された半田ボールであることを特徴とする請求項３に記載の半導体装置。
  5. 前記開口部は、前記半導体基板の表面から当該半導体基板の内部に至って形成されていて、底面部及び側壁部を有する凹部であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
  6. １個又は２個以上の前記搭載半導体チップの前記第２の主表面及び前記枠部の下面を支持する下地を具えていることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
  7. 前記下地は、遮光性を有する薄板状部材であることを特徴とする請求項６に記載の半導体装置。
  8. 前記下地は、放熱性を有する薄板状部材であることを特徴とする請求項６に記載の半導体装置。
  9. 前記下地は、放射ノイズを遮蔽する薄板状部材であることを特徴とする請求項６に記載の半導体装置。
  10. 開口部が形成されていて、当該開口部の周囲を画成する枠部を有する半導体基板、当該枠部に設けられていて、電極端子を有する複数個の電子素子、当該枠部の上面に設けられ、前記電極端子の一部分を複数の第１電極パッドとして露出させる第１絶縁膜を有する枠状半導体チップと、
    第２電極パッドを有する第１の主表面と、該第１の主表面と対向する第２の主表面とを有し、前記開口部内に、当該開口部の側壁部から離間して配置されているとともに、互いに離間して設けられている、複数個の搭載半導体チップと、
    前記第１及び第２電極パッドを露出させて、かつ前記開口部を埋め込んで埋め込み部を形成して、前記第１絶縁膜上及び前記第１の主表面上に設けられているとともに、それぞれの前記搭載半導体チップの側面を覆って設けられた第２絶縁膜と、
    前記第１及び第２電極パッドのいずれか一方又は両方に電気的に接続され、かつ前記第２絶縁膜上に延在している、複数の第１配線部を含む第１配線層と、
    複数の前記第１配線部に、電気的に接続されている複数の第１外部端子と、
    前記第１配線層及び前記第２絶縁膜上に設けられていて、複数の前記第１外部端子を露出させる第１封止部と
    を具えていることを特徴とする半導体装置。
  11. 複数個の前記搭載半導体チップ同士の間隙を埋め込む前記埋め込み部には、前記スルーホール及び前記埋込み配線部が設けられていることを特徴とする請求項１０に記載の半導体装置。
  12. 貫通孔である開口部が形成されていて、当該開口部の周囲を画成する枠部を有する半導体基板と、当該枠部に設けられていて、電極端子を有する複数の電子素子、前記枠部の上面に設けられている第１絶縁膜、前記電極端子の一部分を、複数の第１電極パッドとして露出させて、前記枠部上に設けられている第１絶縁膜を有する、同一形状の複数の枠状半導体チップ、複数の第２電極パッドを露出する第１の主表面、該第１の主表面と対向する第２の主表面を有し、前記開口部内に当該開口部の側壁部から離間して配置されている、１個又は２個以上の搭載半導体チップ、前記第１及び第２電極パッドを露出させて、かつ前記開口部を埋め込んで埋め込み部を形成して、前記第１絶縁膜上及び前記第１の主表面上に設けられている第２絶縁膜、前記第１及び第２電極パッドのいずれか一方又は両方に電気的に接続されていて、前記第２絶縁膜上に延在している複数の第１配線部を含む第１配線層、複数の前記第１配線部に、電気的に接続されている複数の第１外部端子、前記第１配線層及び前記第２絶縁膜上に設けられていて、複数の前記第１外部端子を露出させる第１封止部、前記開口部内の前記埋込み部を貫通するスルーホール、当該スルーホールを埋め込み、上端部が前記第１配線部に電気的に接続されている埋込み配線部、前記埋込み配線部の下端部を露出させ、前記搭載半導体チップの第２の主表面及び前記枠部の下面を覆う第３絶縁膜、前記埋込み配線部の前記他端に電気的に接続され、前記第３絶縁膜上に延在する第２配線部を含む第２配線層、前記第２配線部の一部分を露出させて第３電極パッドとする第２封止部を具えている複数の半導体装置を積層してある積層構造体であって、
    複数個の前記半導体装置を、下側に位置する前記半導体装置の前記第１外部端子及び上側に位置する前記半導体装置の前記第３電極パッドを互いに対向させ、これらを電気的に接続して、順次に積層してあることを特徴とする積層構造体。
  13. 前記電子素子は、受動素子であることを特徴とする請求項１２に記載の積層構造体。
  14. 表面及び裏面を有し、開口部形成領域を各々に含む複数のチップ領域が区画されている半導体基板を準備する工程と、
    複数の前記チップ領域内であって、前記開口部形成領域を囲む領域内に、電極端子を有する１個又は２個以上の電子素子を作り込む工程と、
    前記電極端子の一部分を露出させて第１電極パッドとする、第１絶縁膜を形成する工程と、
    複数の前記開口部形成領域に、前記半導体基板の表面から当該半導体基板の内部に至って形成されていて、底面部及び側壁部を有する複数の開口部を形成する工程と、
    複数の第２電極パッドが露出している第１の主表面、及び該第１の主表面に対向する第２の主表面を有する複数の搭載半導体チップを準備する工程と、
    複数の前記開口部内に、前記第２の主表面が前記底面部と対向するように、かつ前記開口部の側壁部から離間させて、１個又は２個以上の前記搭載半導体チップを納めて搭載する工程と、
    前記第１及び第２電極パッドの一部分を露出させて、かつ前記開口部を埋め込んで埋め込み部を形成し、かつ前記第１絶縁膜上及び前記第１の主表面上にわたる第２絶縁膜を形成する工程と、
    前記第１及び第２電極パッドのいずれか一方又は両方に電気的に接続されていて、かつ前記第２絶縁膜上に延在する複数の第１配線部を含む第１配線層を形成する工程と、
    複数の前記第１配線部に、電気的に接続されている複数の第１外部端子を形成する工程と、
    前記第１配線層及び前記第２絶縁膜上に設けられていて、複数の前記第１外部端子を露出させる第１封止部を形成する工程と、
    複数の前記チップ領域各々を切り出して、個片化を行う工程と
    を含むことを特徴とする半導体装置の製造方法。
  15. 表面及び裏面を有し、当該表面に複数のチップ領域が区画されている半導体基板を準備する工程と、
    複数の前記チップ領域であって、前記開口部形成領域を囲む領域内に、電極端子を有する１個又は２個以上の電子素子を作り込む工程と、
    前記電極端子の一部分を露出させて第１電極パッドとする、第１絶縁膜を形成する工程と、
    複数の前記開口部形成領域各々に、前記半導体基板の表面から当該半導体基板の内部に至って形成されていて、底面部及び側壁部を有する開口部を形成する工程と、
    複数の第２電極パッドが露出している第１の主表面、該第１の主表面に対向する第２の主表面を有する複数の搭載半導体チップを準備する工程と、
    複数の前記開口部内に、前記第２の主表面が前記底面部と対向するように、かつ前記開口部の側壁部から離間させて、１個又は２個以上の前記搭載半導体チップを納めて搭載する工程と、
    前記開口部を埋め込んで埋め込み部を形成し、かつ前記第１及び第２電極パッドの一部分を露出させて、前記第１絶縁膜上及び前記第１の主表面上にわたる第２絶縁膜を形成する工程と、
    前記埋め込み部の表面から前記開口部の前記底面部に至るスルーホールを形成する工程と、
    前記スルーホールを導電性材料で埋め込んで埋込み配線部を形成する工程と、
    前記埋込み配線部の上端部、前記第１及び第２電極パッドのいずれか又はこれらの任意の組み合わせに電気的に接続されていて、かつ前記第２絶縁膜上に延在する複数の第１配線部を含む第１配線層を形成する工程と、
    複数の前記第１配線部に電気的に接続されている、複数の第１外部端子を形成する工程と、
    前記第１配線層及び前記第２絶縁膜上に設けられていて、複数の前記第１外部端子を露出させる第１封止部を形成する工程と、
    前記半導体基板の裏面を削って、前記搭載半導体チップの第２の主表面及び前記埋込み配線部の下端部を露出させる工程と、
    前記埋込み配線部の下端部を露出させ、前記搭載半導体チップの第２の主表面及び前記枠部の下面を覆う第３絶縁膜を形成する工程と、
    前記埋込み配線部の前記下端部に電気的に接続され、前記第３絶縁膜上に延在する第２配線部を含む第２配線層を形成する工程と、
    複数の前記第２配線部の一部分を露出して、複数の第２外部端子とする第２封止部を形成する工程と、
    複数の前記チップ領域各々を切り出して、個片化を行う工程と
    を含むことを特徴とする半導体装置の製造方法。
  16. 前記電子素子を作り込む工程は、受動素子を作り込む工程であることを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
  17. 複数の前記搭載半導体チップを前記開口部内に搭載する工程は、複数の前記搭載半導体チップ同士を、互いに離間して前記開口部内に搭載する工程であることを特徴とする請求項１４〜１６のいずれか一項に記載の半導体装置の製造方法。
  18. 複数の前記搭載半導体チップを前記開口部内に搭載する工程は、複数の前記搭載半導体チップ同士を、互いに離間して前記開口部内に搭載する工程であり、
    前記スルーホールを形成する工程は、複数の前記搭載半導体チップ同士の間隙を埋め込む前記埋め込み部に、前記スルーホールを形成する工程であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  19. 前記第１外部端子を形成する工程は、前記第１配線層を形成した後に、複数の前記第１配線部上に、複数の柱状電極を形成する工程であり、
    前記第１封止部を形成する工程は、前記第１配線層及び前記第２絶縁膜上に、前記柱状電極の頂面を露出させて第１封止部を形成する工程であることを特徴とする請求項１４〜１８のいずれか一項に記載の半導体装置の製造方法。
  20. 前記第１封止部を形成する工程の後に、露出した前記柱状電極の頂面上に半田ボールを搭載する工程をさらに含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10317018A1 (de) * 2003-04-11 2004-11-18 Infineon Technologies Ag Multichipmodul mit mehreren Halbleiterchips sowie Leiterplatte mit mehreren Komponenten
JP4859016B2 (ja) * 2005-03-18 2012-01-18 ラピスセミコンダクタ株式会社 半導体パッケージ
JP3942190B1 (ja) 2006-04-25 2007-07-11 国立大学法人九州工業大学 両面電極構造の半導体装置及びその製造方法
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
KR100891805B1 (ko) * 2007-05-25 2009-04-07 주식회사 네패스 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US7816176B2 (en) * 2007-05-29 2010-10-19 Headway Technologies, Inc. Method of manufacturing electronic component package
US7648858B2 (en) * 2007-06-19 2010-01-19 Freescale Semiconductor, Inc. Methods and apparatus for EMI shielding in multi-chip modules
JP4504434B2 (ja) * 2008-02-14 2010-07-14 株式会社東芝 集積半導体装置
US20090243012A1 (en) * 2008-03-28 2009-10-01 Micron Technology, Inc. Electromagnetic interference shield structures for semiconductor components
CN101604674B (zh) * 2009-06-26 2010-12-29 江阴长电先进封装有限公司 圆片级扇出芯片封装结构
US8677613B2 (en) * 2010-05-20 2014-03-25 International Business Machines Corporation Enhanced modularity in heterogeneous 3D stacks
US20110316140A1 (en) * 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8846452B2 (en) * 2012-08-21 2014-09-30 Infineon Technologies Ag Semiconductor device package and methods of packaging thereof
KR101665794B1 (ko) 2014-12-22 2016-10-13 현대오트론 주식회사 다이 기반의 차량 제어기 전용 반도체 설계 방법 및 이에 의해 제조되는 차량 제어기 전용 반도체
JP2016134544A (ja) * 2015-01-21 2016-07-25 キヤノン株式会社 半導体装置の製造方法
WO2016153866A2 (en) 2015-03-20 2016-09-29 Resinate Materials Group, Inc. Drilling fluids containing polyester polyols
KR20160143264A (ko) 2015-06-05 2016-12-14 주식회사 에스에프에이반도체 팬-아웃 웨이퍼 레벨 패키지 및 그 제조방법
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
KR20190013051A (ko) * 2017-07-31 2019-02-11 삼성전기주식회사 팬-아웃 반도체 패키지
KR102163059B1 (ko) 2018-09-07 2020-10-08 삼성전기주식회사 연결구조체 내장기판
US10923456B2 (en) * 2018-12-20 2021-02-16 Cerebras Systems Inc. Systems and methods for hierarchical exposure of an integrated circuit having multiple interconnected die
US10968099B2 (en) * 2018-12-28 2021-04-06 Texas Instruments Incorporated Package moisture control and leak mitigation for high vacuum sealed devices

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6143462A (ja) * 1984-08-08 1986-03-03 Hitachi Ltd 半導体集積回路装置
JPS62257753A (ja) * 1986-04-30 1987-11-10 Ibiden Co Ltd 半導体搭載用基板およびその製造方法
JPH01258458A (ja) * 1988-04-08 1989-10-16 Nec Corp ウェーハ集積型集積回路
JPH0472656A (ja) * 1990-05-11 1992-03-06 Hitachi Ltd マルチチップ・モジュールの製造方法
JPH06125036A (ja) * 1992-10-13 1994-05-06 Matsushita Electric Ind Co Ltd 電子音響集積回路およびその製造方法
JPH07106509A (ja) * 1993-09-29 1995-04-21 Nitto Denko Corp 多層構造半導体装置
JPH0951071A (ja) * 1995-08-08 1997-02-18 Hitachi Ltd 混成集積回路装置
JP2001189424A (ja) * 1999-12-28 2001-07-10 Rikogaku Shinkokai 半導体装置およびその製造方法
JP2002141434A (ja) * 2000-09-23 2002-05-17 Koninkl Philips Electronics Nv 電気または電子部品およびその部品の製造方法
JP2003521119A (ja) * 2000-01-25 2003-07-08 スリーエム イノベイティブ プロパティズ カンパニー コンデンサが集積された電子パッケージ
JP2004140037A (ja) * 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
JP2004281551A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体基板及びその製造方法、半導体装置及びその製造方法、半導体パッケージ
JP2006024936A (ja) * 2004-07-09 2006-01-26 Lg Electron Inc 発光素子実装用サブマウント基板及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3832102B2 (ja) * 1998-08-10 2006-10-11 ソニー株式会社 半導体装置の製造方法
JP3772066B2 (ja) 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
JP2003046255A (ja) * 2001-07-31 2003-02-14 Ngk Spark Plug Co Ltd 配線基板
JP3618331B2 (ja) 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
JP3618330B2 (ja) * 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
JP3617647B2 (ja) 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
US7151366B2 (en) * 2002-12-03 2006-12-19 Sensarray Corporation Integrated process condition sensing wafer and data analysis system
JP2005011837A (ja) * 2003-06-16 2005-01-13 Nippon Micron Kk 半導体装置用基板、半導体装置およびその製造方法
JP3904541B2 (ja) * 2003-09-26 2007-04-11 沖電気工業株式会社 半導体装置内蔵基板の製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6143462A (ja) * 1984-08-08 1986-03-03 Hitachi Ltd 半導体集積回路装置
JPS62257753A (ja) * 1986-04-30 1987-11-10 Ibiden Co Ltd 半導体搭載用基板およびその製造方法
JPH01258458A (ja) * 1988-04-08 1989-10-16 Nec Corp ウェーハ集積型集積回路
JPH0472656A (ja) * 1990-05-11 1992-03-06 Hitachi Ltd マルチチップ・モジュールの製造方法
JPH06125036A (ja) * 1992-10-13 1994-05-06 Matsushita Electric Ind Co Ltd 電子音響集積回路およびその製造方法
JPH07106509A (ja) * 1993-09-29 1995-04-21 Nitto Denko Corp 多層構造半導体装置
JPH0951071A (ja) * 1995-08-08 1997-02-18 Hitachi Ltd 混成集積回路装置
JP2001189424A (ja) * 1999-12-28 2001-07-10 Rikogaku Shinkokai 半導体装置およびその製造方法
JP2003521119A (ja) * 2000-01-25 2003-07-08 スリーエム イノベイティブ プロパティズ カンパニー コンデンサが集積された電子パッケージ
JP2002141434A (ja) * 2000-09-23 2002-05-17 Koninkl Philips Electronics Nv 電気または電子部品およびその部品の製造方法
JP2004140037A (ja) * 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
JP2004281551A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体基板及びその製造方法、半導体装置及びその製造方法、半導体パッケージ
JP2006024936A (ja) * 2004-07-09 2006-01-26 Lg Electron Inc 発光素子実装用サブマウント基板及びその製造方法

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