JP4828261B2 - 半導体装置及びその製造方法 - Google Patents
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Description
5 パッシベーション膜 6 接着層 7 支持体 8 開口部
9 金属層 10 ノッチ溝 11 保護層 12 導電端子
13 電極接続部 14 空間 15 MEMS素子 16 段差底部
17 凹部 20,20A,20B 半導体装置
30A,30B,30C 回路基板 31 電極 32 嵌合部
33 配線層 34 導電端子 35 金属層
36 放熱層 37 嵌合部 38 アンダーフィル 40 回路基板
41 貫通孔 42 金属層 43 導電端子
50,50a,50b 半導体装置 100 半導体基板 101 デバイス素子
102 パッド電極 103 第1の絶縁膜 104 ガラス基板
105 樹脂層 106 第2の絶縁膜 107 配線層 108 保護層
109 導電端子 110 半導体装置
Claims (14)
- 表面上に絶縁膜を介してパッド電極が形成された半導体基板と、
前記半導体基板よりも幅が広く、その外周部が前記半導体基板の端部よりもはみ出すように前記半導体基板の表面と貼り合わされた支持体と、
前記半導体基板の側面から離間して形成された、前記パッド電極またはその一部で構成される電極接続部と、
前記電極接続部上に開口を有し、半導体装置の端部から延在して前記半導体基板の側面を被覆する保護層と、を有することを特徴とする半導体装置。 - 前記保護層の開口に露出する前記電極接続部上に導電端子が形成されたことを特徴とする請求項1に記載の半導体装置。
- 前記支持体は、他の装置の電極と接続する位置に、その表面から裏面にかけて貫通する貫通孔を有することを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記他の装置の電極と接続する位置は、前記電極接続部と重畳する位置であることを特徴とする請求項3に記載の半導体装置。
- 前記貫通孔内に導電端子が形成されていることを特徴とする請求項3または請求項4に記載の半導体装置。
- 前記半導体基板の裏面が前記保護層で被覆されずに露出していることを特徴とする請求項1乃至請求項5のいずれかに記載の半導体装置。
- 前記請求項3乃至請求項6のいずれか1項に記載された半導体装置が複数積層されて構成された積層型の半導体装置であって、各半導体装置の相互間の電気的な接続が前記貫通孔を介して行われていることを特徴とする積層型の半導体装置。
- 前記請求項1乃至請求項7のいずれか1項に記載の半導体装置が回路基板上に実装されていることを特徴とする半導体装置。
- 表面上に絶縁膜を介してパッド電極が形成された半導体基板を準備し、
前記半導体基板の表面に支持体を貼り付ける工程と、
前記半導体基板及び前記絶縁膜を除去して前記パッド電極またはその一部で構成される電極接続部を露出させる工程と、
前記電極接続部上に開口部を有し、半導体装置の端部から延在して前記半導体基板の側面を被覆する保護層を形成する工程と、を有し、
前記電極接続部を露出させる工程は、前記電極接続部が前記半導体基板の側面から離間するように行うことを特徴とする半導体装置の製造方法。 - 前記開口部に露出した電極接続部上に導電端子を形成する工程を有することを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記支持体のうち、他の装置の電極と対応する位置に、前記支持体を貫通する貫通孔を形成する工程を有することを特徴とする請求項9または請求項10に記載の半導体装置の製造方法。
- 前記他の装置の電極と対応する位置は、前記電極接続部と重畳する位置であることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記貫通孔内に導電端子を形成する工程を有することを特徴とする請求項11または請求項12に記載の半導体装置の製造方法。
- ダイシングラインに沿って個々の半導体チップに分割する工程と、
前記貫通孔内に形成された導電端子を介して前記個々の半導体チップを積層する工程を有することを特徴とする請求項13に記載の半導体装置の製造方法。
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