JP4371719B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4371719B2
JP4371719B2 JP2003178223A JP2003178223A JP4371719B2 JP 4371719 B2 JP4371719 B2 JP 4371719B2 JP 2003178223 A JP2003178223 A JP 2003178223A JP 2003178223 A JP2003178223 A JP 2003178223A JP 4371719 B2 JP4371719 B2 JP 4371719B2
Authority
JP
Japan
Prior art keywords
wiring
semiconductor device
semiconductor
manufacturing
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003178223A
Other languages
English (en)
Other versions
JP2004088085A5 (ja
JP2004088085A (ja
Inventor
崇 野間
裕之 篠木
信行 高井
勝彦 北川
利洋智 徳重
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2003178223A priority Critical patent/JP4371719B2/ja
Publication of JP2004088085A publication Critical patent/JP2004088085A/ja
Publication of JP2004088085A5 publication Critical patent/JP2004088085A5/ja
Application granted granted Critical
Publication of JP4371719B2 publication Critical patent/JP4371719B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、ボール状の導電端子を有するBGA(Ball Grid Array)型の半導体装置に関するものである。
【0002】
【従来の技術】
近年、三次元実装技術として、また新たなパッケージ技術として、CSP(Chip Size Package)が注目されている。CSPとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【0003】
従来より、CSPの半導体装置の一種としてBGA型のものがあった。当該半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージ基板の一主面上に格子状に複数配列し、基板の他の面上に搭載される半導体チップとボンディングしてパッケージするものである。そして、電子機器に組み込まれる際には、各導電端子をプリント基板上の配線パターンに熱溶解し、半導体チップとプリント基板上に搭載される外部回路とを同時に電気的に接続する。
【0004】
このようなBGA型の半導体装置は、その側面に突出したリードピンを有するSOP(Small Outline Package)やQFP(Quad Flat Package)等の他のCSP型の半導体装置に比べて多数の接続端子を設置でき、小型化できるという長所を有する。このBGA型の半導体装置は、近年CCDイメージセンサの分野にも採用されて、小型化の要望の強い携帯電話機に搭載されるデジタルカメラのイメージセンサチップとして用いられている。
【0005】
図18は、従来のBGA型の半導体装置の概略構成を成すものであり、(A)、(B)はそれぞれ半導体装置の表面側、裏面側から投射した斜視図である。
【0006】
BGA型の半導体装置101はCCDイメージセンサチップであり、第1及び第2のガラス基板102、103の間に半導体チップ104がエポキシ材の樹脂105を介して封止されている。第2のガラス基板103の一主面上、即ち半導体装置101の裏面上には、ボール状の導電端子106が格子状に複数配置されている。この導電端子106は配線107を介して半導体チップ104に接続される。
【0007】
次に半導体装置101の製造工程を、図13乃至図17を参照しながら順次説明する。
【0008】
図13参照:複数の半導体チップ104を有する半導体ウエハを用意し、その表面上に絶縁膜108を介して第1の配線107を形成する。この第1の配線107は、後工程のダイシング工程を経て、各半導体チップ104毎に分断するための境界(スクライブライン)Sを跨るように形成される。
【0009】
続いて、第1の配線107が形成された半導体チップ104の表面上に第1のガラス基板102を透明のエポキシ材の樹脂105を用いて接着する。そして、半導体チップ104をバックグラインドしてチップ厚を薄くすると共に、半導体チップ104の裏面側から境界Sに沿ってエッチングし、第1の配線107を露出させる。
【0010】
図14参照:続いて、エッチング部分及び第1の配線107の露出部分を覆うようにエポキシ材の樹脂105を充填し、この樹脂105を接着剤として、半導体チップ104の裏面側に第2のガラス基板103を接着する。
【0011】
図15参照:次に半導体装置の裏面側から境界Sに沿って、例えば逆V字型にノッチング(チップ裏面側から鋸等の器具を用いて切削加工)を施してV字型溝を形成する。このとき、ノッチングは、第1の配線107を分断する程度まで行い、第1の配線107の一部(分断面)をノッチング表面に露出させる。
【0012】
図16参照:続いて、第2のガラス基板103及びノッチングで形成された切削面(V字型溝)を覆うようにアルミニウム層を形成する。これにより、第1の配線107の露出面とアルミニウム層とが接続される。その後、アルミニウム層を所定の配線パターンとなるようにパターニングして第2の配線110を形成する。
【0013】
図17参照:第2の配線110上に不図示の保護膜(ソルダーマスク)を形成し、半田等で形成されたボール状の導電端子106を所望位置に形成する。続いて、境界Sに沿ってダイシングする。これより、図18に示す従来のBGA型の半導体装置101が完成する。
【0014】
【特許文献1】
特表2002−512436号公報
【0015】
【発明が解決しようとする課題】
しかしながら、上述したBGA型の半導体装置101及びその製造プロセスにおいて、以下の課題が存在した。
【0016】
▲1▼従来のBGA型の半導体装置101は、半導体チップ104の表面側及び裏面側に支持材として、2枚のガラス基板(第1のガラス基板102と第2のガラス基板103)を有しており、ガラス材は比較的高価なものであり、安価な材質を用いた支持材を有する半導体装置が望まれていた。加えて、ガラス基板を利用することにより、製造プロセスにおいてパーティクルが発生し易くなるという課題もあった。
【0017】
▲2▼上記製造工程の図15において、逆V字型溝を形成するためにノッチングを行っている。この結果、第1の配線107の端部における切削加工した断面に異常(例えば、異物混入やコンタミネーション(汚染)の生成等)が生じていた。
【0018】
▲3▼また、図17において、第1の配線107と第2の配線110との接触面がわずか2〜3μm程度しか設けられず、いわゆる点接触であるため、外部からストレス等が加わった場合、その接続面が離間し、断線する可能性もあり、接続信頼性という点において不安があった。
【0019】
本発明は、上記課題に鑑み成されたものであり、ノッチングを行うことなく、且つガラス基板に変わる支持材を用いることで低コスト化したBGA型の半導体装置を提供するものである。加えて、第1の配線と第2の配線との接触面を増加し、その接続工程における信頼性を向上させるものである。
【0020】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、複数の半導体チップを有する半導体ウエハを用意し、隣接する半導体チップ間の境界から離間して第1の配線が形成された前記半導体ウエハの表面側に支持材を形成する工程と、前記半導体ウエハの裏面側から前記境界部分をエッチングすることで前記第1の配線を露出させる工程と、前記第1の配線とコンタクトすると共に、前記半導体チップの側面部から裏面に延在する第2の配線を形成する工程と、前記境界に沿ってダイシングする工程とを具備し、前記支持材がフィルム材、又は再生シリコン基板、又は絶縁物からなる支持材、又は酸化膜からなることを特徴とするものである。
【0022】
更に、前記絶縁物が、透明性を有するエポキシ材又はポリイミド材からなることを特徴とするものである。
【0023】
また、前記酸化膜を低圧CVD法、又はプラズマCVD法によって形成することを特徴とすることを特徴とするものである。
【0024】
更に、前記ダイシングする工程の前に前記第2の配線上に導電端子を形成することを特徴とするものである。
また、本発明の半導体装置は、半導体チップ内の回路素子に接続され、当該半導体チップ上の側面部近傍に形成された第1の配線と、前記第1の配線を含み、前記半導体チップの表面部を被覆するように形成されたフィルム材、又は再生シリコン基板、又は絶縁物からなる支持材、又は酸化膜からなる支持体と、前記半導体チップの側面部及び裏面部に形成された絶縁膜と、前記第1の配線に接続され、前記絶縁膜に接するようにして前記半導体チップの側面部から裏面部に延在する第2の配線と、を有することを特徴とするものである。
そして、前記第2の配線上に形成された導電端子を有することを特徴とするものである
【0025】
【発明の実施の形態】
本発明の第1乃至第3の実施形態について詳細に説明する。本発明の各実施形態では、従来例に見られるように支持材として高価なガラス基板を用いずに半導体装置を完成している点で共通するものである。
【0026】
以下、本発明の第1の実施形態の製造方法について図1乃至図8を参照にしながら順次説明する。
【0027】
図1参照:第1工程。
【0028】
複数の半導体チップ1を有する半導体ウエハを用意する。この半導体チップ1は、例えばCCDイメージセンサチップ等である。
【0029】
続いて、当該半導体チップ1上に第1の絶縁膜2を介して半導体チップ1の境界(ダイシングライン)Sを跨るように第1の配線3を一定の距離d1だけ離間して形成する。尚、第1の配線3は、例えばアルミニウム、アルミニウム合金または銅から成る金属パッドで、半導体チップ1内の回路素子と電気的に接続されている。この第1の配線3は、複数の半導体チップ1の境界まで延在しているので、エクステンションパッドとも呼ばれる。
【0030】
図2参照:第2工程。
【0031】
続いて、図2に示すように前記第1の配線3を含む半導体ウエハ上に透明なエポキシ材の樹脂4を形成する。そして、当該樹脂4を介して半導体ウエハ上に、透明で厚さ数百μmの有機系のフィルム材5aを貼り付ける。ここで、前記樹脂4は接着性を有したエポキシ樹脂で、距離d1だけ離間された第1の配線3の離間領域にも充填されている。
【0032】
そして、半導体チップ1をバックグラインドしてチップ厚を薄くすると共に、半導体チップ1の裏面側から境界Sに沿って、半導体チップ1及び第1の絶縁膜2をエッチングして開口部を形成し、第1の配線3の一部、及び樹脂4の一部を露出させる。
【0033】
本発明の特徴は、従来例に見られるように支持材に高価なガラス基板を用いるのではなく、低コストな別材料を用いることである。本実施形態では、フィルム材5aを支持材として用いた例を開示したが、再生シリコン基板を用いたものであってもよい。
【0034】
図3参照:第3工程。
【0035】
次に、前記開口部を含めた半導体チップ1の裏面に第2の絶縁膜6を形成する。
【0036】
図4参照:第4工程。
【0037】
その後、第2の絶縁膜6の表面にレジスト7を塗布し、露光・現像して、所望のパターニング処理を行った後に、当該レジスト7をマスクとして異方性エッチングを行う。これにより、第2の絶縁膜6はエッチングされて、開口部Aが形成される。当該開口部Aの径をd2とする。ここで、径d2は図1の距離d1よりも大きく形成する。また、境界Sは当該開口部Aの略中央に配置されるように形成する。
【0038】
図5(a)、(b)参照:第5工程。
【0039】
そして、レジスト7を除去した後、第2の絶縁膜6上の所望位置に緩衝部材8を形成する。その後、前記緩衝部材8の表面、第2の絶縁膜6の表面、第1の配線3の露出面、樹脂4の露出面を含めたチップ裏面にスパッタ法を用いてアルミニウム、アルミニウム合金または銅を形成し、後工程の配線パターニング処理を経て第2の配線9を形成する(図5(a)参照)。
【0040】
ここで、第1の配線3と第2の配線9との接触面積は10〜数100μm程度となるように形成する。これは、従来例(図17)のような第1の配線107の側部部分での2〜3μm程度の接触に比べて広い面接触である。従って、外部からストレス等が加わった場合でも、その接続面が離間し、断線する可能性が低減され、接続信頼性が向上する。
【0041】
次に、レジスト10を第2の配線9上に塗布し、露光・現像してパターニング処理を行い、境界Sが中央にくるように開口部Bを設ける。ここで、当該開口部Bの径をd3とする。このとき、径d3は図4の径d2よりも小さくなり、径d3と図1の距離d1とはほぼ一致するように形成する(図5(b)参照)。
【0042】
図6参照:第6工程。
【0043】
そして、レジスト10をマスクとして、前記アルミニウム、アルミニウム合金または銅を異方性エッチングして第2の配線9をパターニングする。これにより、前記第1の配線3にコンタクトする第2の配線9が形成される。
【0044】
図7参照:第7工程。
【0045】
そして、第2の配線9上にNi,Auメッキを施した後に保護膜12(ソルダーマスク)を形成し、所望位置に開口部を形成してスクリーン印刷等により半田を塗布して、第2の配線9上に導電端子13を形成する。この導電端子13は、例えばボール形状を成す。
【0046】
図8参照:第8工程。
【0047】
続いて、境界Sに沿ってダイシングすることで、個々の半導体装置(図8)に分割される。
【0048】
以上より、本実施形態では支持材として、フィルム材5a又は再生シリコン基板を用いることで、高価なガラス基板を使わずに、低コストな半導体装置が実現できる。
【0049】
次に本発明の第2の実施形態(図9乃至図10)について説明する。
【0050】
基本的に本実施形態は第1の実施形態の製造方法(図1乃至図7)と同じであるが、樹脂4を形成しない点で第1の実施形態と相違する。
【0051】
以下、当該相違点を中心に第1の実施形態を参照しながら説明する。
【0052】
本実施形態では、図1の工程の後、第1の配線3及び第1の絶縁膜2を含む半導体ウエハ上に絶縁物5bを形成する。この絶縁物5bは、透明で膜厚が500μm程度のものであり、例えばスクリーン印刷法によって形成された透明エポキシ材又は透明ポリイミド材である(図9参照)。
【0053】
スクリーン印刷法とは、所望位置に予め開口させたマスクを用意し、半導体装置上に被せた当該マスク上から透明エポキシ材等を塗布することで、当該所望位置のみに透明エポキシ材等を形成する方法である。
【0054】
その後は、第1の実施形態の図3乃至図7の工程を経て、図10に示す半導体装置が完成する。
【0055】
以上より、本実施形態では支持材として、透明エポキシ材又は透明ポリイミド材を用いることで、高価なガラス基板を使わずに、低コストな半導体装置が実現できる。
【0056】
次に本発明の第3の実施形態(図11乃至図12)について説明する。
【0057】
本実施形態では支持材として酸化膜5cを採用する点で、上述した第1、第2の実施形態と相違する。
【0058】
当該酸化膜5cは、例えば低圧CVD法によって、又はプラズマCVD法によって、数μm〜数百μm程度の膜厚を有するように形成される。この結果、当該酸化膜5cの表面には、凹凸が形成される(図11(a)参照)。また、離間した第1の配線3の間には、酸化膜5cを完全に充填させる。
【0059】
その後、当該酸化膜5cをCMP(chemical mechanical polishing)法等を用いて研磨して、当該凹凸を平坦化する(図11(b)参照)。尚、酸化膜5cの表面をエッチングして、凹凸を平坦化するものであっても良い。
【0060】
その後は、第1の実施形態の図3乃至図7の工程を経て、図12に示す半導体装置が完成する。
【0061】
以上より、本実施形態では支持材として、酸化膜5cを形成し、その後CMP処理して平坦化することで、高価なガラス基板を使わずに、低コストな半導体装置が実現できる。
【0062】
上述したように、本発明の第1乃至第3の実施形態の共通した効果として、以下のものが挙げられる。
【0063】
▲1▼本発明は、チップ表面側の支持材してフィルム材5a、再生シリコン基板、絶縁物5b、酸化膜5cを用いることで、様々なニーズに適応した安価な半導体装置が実現できる。また、ガラス基板を用いないため、製造プロセス、例えばダイシング工程時においてガラスの欠け等が発生することがない。また、チップ裏面側のガラス基板も使用しないため、更に低コスト化が図れる。
【0064】
▲2▼従来例の図15に見られるような逆V字型溝を形成するノッチング工程に代わって、図2に示すように異方性エッチングを行うことで、ノッチング工程による第1の配線部の切削面への異物混入やコンタミネーション(汚染)が生成する等のトラブルを回避できる。
▲3▼第1の配線3と第2の配線9との接触面積が広くとれるため、半導体装置の外部からのストレスに対して、両配線が離間し、断線する可能性を著しく低減でき、接続信頼性が向上する。
【0065】
【発明の効果】
本発明によれば、従来技術にみられるような高価なガラス基板に代えて安価な材料から成る支持材を用いているため、低コスト化が図れる。
【0066】
また、逆V字型溝を形成するノッチング工程に代えて、異方性エッチングを行うことで、ノッチング工程による第1の配線部の切削面への異物混入やコンタミネーション(汚染)が生成する等のトラブルを回避できる。
【0067】
更に、第1の配線と第2の配線とが広面積で接触できるため、外部からのストレス等によりその接続面が離間し、断線する可能性は著しく低減し、両者の接続信頼性が向上する。
【図面の簡単な説明】
【図1】本発明に係る第1の実施形態の製造方法を示す断面図である。
【図2】本発明に係る第1の実施形態の製造方法を示す断面図である。
【図3】本発明に係る第1の実施形態の製造方法を示す断面図である。
【図4】本発明に係る第1の実施形態の製造方法を示す断面図である。
【図5】本発明に係る第1の実施形態の製造方法を示す断面図である。
【図6】本発明に係る第1の実施形態の製造方法を示す断面図である。
【図7】本発明に係る第1の実施形態の製造方法を示す断面図である。
【図8】本発明に係る第1の実施形態の製造方法を示す断面図である。
【図9】本発明に係る第2の実施形態の製造方法を示す断面図である。
【図10】本発明に係る第2の実施形態の製造方法を示す断面図である。
【図11】本発明に係る第3の実施形態の製造方法を示す断面図である。
【図12】本発明に係る第3の実施形態の製造方法を示す断面図である。
【図13】従来の半導体装置の製造方法を示す断面図である。
【図14】従来の半導体装置の製造方法を示す断面図である。
【図15】従来の半導体装置の製造方法を示す断面図である。
【図16】従来の半導体装置の製造方法を示す断面図である。
【図17】従来の半導体装置の製造方法を示す断面図である。
【図18】従来の半導体装置を示す斜視図である。

Claims (6)

  1. 複数の半導体チップを有する半導体ウエハを用意し、隣接する半導体チップ間の境界から離間して第1の配線が形成された前記半導体ウエハの表面側に支持材を形成する工程と、
    前記半導体ウエハの裏面側から前記境界部分をエッチングすることで前記第1の配線を露出させる工程と、
    前記第1の配線とコンタクトすると共に、前記半導体チップの側面部から裏面に延在する第2の配線を形成する工程と、
    前記境界に沿ってダイシングする工程とを具備し、
    前記支持材がフィルム材、又は再生シリコン基板、又は絶縁物からなる支持材、又は酸化膜からなることを特徴とする半導体装置の製造方法。
  2. 前記絶縁物が、透明性を有するエポキシ材、又はポリイミド材からなることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記酸化膜を低圧CVD法、又はプラズマCVD法によって形成することを特徴とする請求項1又は請求項2のいずれかに記載の半導体装置の製造方法。
  4. 前記ダイシングする工程の前に、前記第2の配線上に導電端子を形成することを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置の製造方法。
  5. 半導体チップ内の回路素子に接続され、当該半導体チップ上の側面部近傍に形成された第1の配線と、
    前記第1の配線を含み、前記半導体チップの表面部を被覆するように形成されたフィルム材、又は再生シリコン基板、又は絶縁物からなる支持材、又は酸化膜からなる支持体と、
    前記半導体チップの側面部及び裏面部に形成された絶縁膜と、
    前記第1の配線に接続され、前記絶縁膜に接するようにして前記半導体チップの側面部から裏面部に延在する第2の配線と、を有することを特徴とする半導体装置。
  6. 前記第2の配線上に形成された導電端子を有することを特徴とする請求項5に記載の半導体装置。
JP2003178223A 2002-06-26 2003-06-23 半導体装置及びその製造方法 Expired - Fee Related JP4371719B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003178223A JP4371719B2 (ja) 2002-06-26 2003-06-23 半導体装置及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002185749 2002-06-26
JP2003178223A JP4371719B2 (ja) 2002-06-26 2003-06-23 半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2004088085A JP2004088085A (ja) 2004-03-18
JP2004088085A5 JP2004088085A5 (ja) 2006-08-10
JP4371719B2 true JP4371719B2 (ja) 2009-11-25

Family

ID=32071653

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003178223A Expired - Fee Related JP4371719B2 (ja) 2002-06-26 2003-06-23 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP4371719B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4522213B2 (ja) * 2004-09-29 2010-08-11 三洋電機株式会社 半導体装置の製造方法
JP2006179709A (ja) * 2004-12-22 2006-07-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4828261B2 (ja) * 2006-03-07 2011-11-30 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP2009099838A (ja) * 2007-10-18 2009-05-07 Nec Electronics Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2004088085A (ja) 2004-03-18

Similar Documents

Publication Publication Date Title
US7312521B2 (en) Semiconductor device with holding member
KR100938970B1 (ko) 반도체 장치 및 그 제조 방법
JP4212293B2 (ja) 半導体装置の製造方法
JP4401181B2 (ja) 半導体装置及びその製造方法
JP2005175019A (ja) 半導体装置及び積層型半導体装置
KR20060041997A (ko) 반도체 장치 및 그 제조 방법
JP5135246B2 (ja) 半導体モジュールおよびその製造方法、ならびに携帯機器
JP3459234B2 (ja) 半導体装置およびその製造方法
EP1478021B1 (en) Semiconductor device and manufacturing method thereof
EP2075833A2 (en) Method of manufacturing semiconductor device
JP4334397B2 (ja) 半導体装置及びその製造方法
JP4215571B2 (ja) 半導体装置の製造方法
JP4371719B2 (ja) 半導体装置及びその製造方法
JP3877700B2 (ja) 半導体装置及びその製造方法
JP5238985B2 (ja) 半導体装置の製造方法
JP4401330B2 (ja) 半導体装置及びその製造方法
JP2010016395A5 (ja)
JP2006191152A (ja) 半導体装置及びその製造方法
JP4805362B2 (ja) 半導体装置の製造方法
JP4522213B2 (ja) 半導体装置の製造方法
JP2004006820A (ja) 半導体装置及びその製造方法
JP2004119917A (ja) 半導体装置及びその製造方法
JP2006173198A (ja) 半導体装置及びその製造方法
JP2006179709A (ja) 半導体装置の製造方法
JP2004327748A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060622

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060622

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A132

Effective date: 20070724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080916

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090804

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090901

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120911

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4371719

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120911

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130911

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees