JP4850392B2 - 半導体装置の製造方法 - Google Patents

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彰 鈴木
芳央 岡山
光雄 梅本
健司 高橋
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Description

本発明は、半導体装置の製造方法に関し、特に半導体基板にビアホールを形成する技術に関する。
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、はんだ等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに実装することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。
図９は、従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図９（Ａ）は、このＢＧＡ型の半導体装置の表面側の斜視図である。また、図９（Ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。
このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂層１０５ａ、１０５ｂを介して封止されている。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、導電端子１０６が格子状に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１１０には、それぞれ半導体チップ１０４の内部から引き出されたアルミニウム配線が接続されており、各導電端子１０６と半導体チップ１０４との電気的接続がなされている。
このＢＧＡ型の半導体装置１０１の断面構造について図１０を参照して更に詳しく説明する。図１０はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。
半導体チップ１０４の表面に配置された絶縁層１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂層１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂層１０５ｂによって第２のガラス基板１０３と接着されている。
そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線１１０上には、ボール状の導電端子１０６が形成されている。
上述した技術は、例えば以下の特許文献１に記載されている。
特表２００２−５１２４３６号公報
しかしながら、上述した半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また第２の配線１１０のステップカバレージにも問題があった。そこで、本発明は半導体装置及びその製造方法において、信頼性の向上を図る。
本発明の半導体装置の製造方法は、半導体基板の表面に第１の絶縁層を介して形成されたパッド電極を被覆するように前記半導体基板の表面側に支持体を接着する工程と、前記半導体基板の裏面から前記パッド電極の表面に到達するようにビアホ−ルを形成する工程と、前記ビアホールの側壁に第２の絶縁層を形成する工程と、前記第２の絶縁層上であって、前記ビアホール内を含む前記半導体基板の裏面にバリア層を形成する工程と、前記バリア層上にメッキ用のシード層を形成する工程と、前記シード層上にメッキ処理により再配線層を形成する工程と、を備え、前記ビアホ−ルを形成する工程は、前記半導体基板に対して前記第１の絶縁層が露出しない位置まで第１の開口を形成する工程と、前記半導体基板に対して前記第１の開口の開口径よりも広い開口径を有する第２の開口を前記第１の絶縁層が露出する位置まで形成する工程を含み、前記ビアホ−ルの側壁に第２の絶縁層を形成する工程は、前記ビアホ−ルを含む半導体基板上に前記第２の絶縁層を形成した後に、前記半導体基板上に形成したレジスト層をマスクにして前記パッド電極上の第２の絶縁層を除去する工程であることを特徴とする。
さらに、本発明の半導体装置の製造方法は、半導体基板の表面に第１の絶縁層を介して形成されたパッド電極を被覆するように前記半導体基板の表面側に支持体を接着する工程と、前記半導体基板の裏面から前記パッド電極の表面に到達するようにビアホ−ルを形成する工程と、前記ビアホールの側壁に第２の絶縁層を形成する工程と、前記第２の絶縁層上であって、前記ビアホール内を含む前記半導体基板の裏面にバリア層を形成する工程と、前記バリア層上にメッキ用のシード層を形成する工程と、前記シード層上にメッキ処理により再配線層を形成する工程と、を備え、前記ビアホ−ルを形成する工程は、前記半導体基板に対して前記第１の絶縁層が露出しない位置まで第１の開口を形成する工程と、前記半導体基板に対して前記第１の開口の開口径よりも広い開口径を有する第２の開口を前記第１の絶縁層が露出する位置まで形成する工程を含み、前記ビアホ−ルの側壁に第２の絶縁層を形成する工程は、前記ビアホ−ルを含む半導体基板上に、前記ビアホールの底部の膜厚よりも前記半導体基板上の膜厚が厚くなるように前記第２の絶縁層を形成した後に、レジスト層をマスクにして用いることなく、前記パッド電極上の前記第２の絶縁層をエッチングにより除去する工程であることを特徴とする。
また、前記ビアホ−ルを形成する工程は、前記第２の開口から露出した前記第１の絶縁層をエッチングして前記パッド電極を露出させる工程を含むことを特徴とする。
本発明によれば、半導体チップのパッド電極から、その導電端子に至るまでの配線が、ビアホールを介して形成されるため、上記配線の断線やステップカバレージの劣化を防止することができる。これにより、信頼性の高い半導体装置を得ることができる。
また、本発明によれば、半導体基板の裏面からパッド電極の表面に到達するように形成されたビアホールとを有するものにおいて、前記半導体基板の裏面に近い部分の開口径よりも前記パッド電極の表面に近い部分の開口径が広いビアホールを形成したことで、前記ビアホールの側壁に形成された絶縁層もしくは金属層が、この開口径が広くなった部分で引っかかり、半導体基板から剥がれにくい構造となり、パッド電極と金属層との電気的及び機械的な接合性が向上する。
さらに、パッド電極表面上に形成されるビアホールの開口径が広くなることで、その後に金属層が充填されても応力緩和が図れる。
次に、本発明による半導体装置及びその製造方法を、図１から図８を参照しながら説明する。図１から図８は、イメージセンサチップに適用可能な半導体装置及びその製造方法を示す断面図である。
最初に、図１に示すように半導体基板１の表面に、例えばシリコン酸化膜またはシリコン窒化膜等の絶縁層２を介してアルミニウム層もしくはアルミニウム合金層から成るパッド電極３を形成する。そして、パッド電極３を含む半導体基板１上にエポキシ樹脂層から成る接着剤４を介して、例えばガラスから成る支持板５を接着する。なお、支持板５の代わりにテープ状の保護材料を半導体基板１に接着させてもよく、両面接着テープ等を支持材料として用いても構わない。
次に、図２に示すようにパッド電極３に対応する半導体基板１の裏面に開口部を有したレジスト層６を形成し、これをマスクにしてドライエッチングを半導体基板１に対して行い、半導体基板１の裏面からパッド電極３上の絶縁層２に到達する第１の開口７を形成する。このエッチング工程では、少なくともＳＦ６やＯ２やＣ４Ｆ８等を含むエッチングガスを用いて、Ｓｉから成る半導体基板１をエッチングする。このとき、絶縁層２上で半導体基板１のオーバーエッチングを行うと、半導体基板１の裏面の近く部分の開口径よりもパッド電極３に近く部分の開口径が広くなり、樽状に横に広がった第１の開口７が形成される（Ｋ１＜Ｋ２）。
続いて、図３に示すように、前記パッド電極３上の絶縁層２を前記レジスト層６をマスクとしてエッチングにより除去してパッド電極３を露出させるビアホール８を形成する。このとき、前記第１の開口７の底部が広くなっていても、前記レジスト層６や開口７の上部側壁がマスクとなり、絶縁層２用のエッチングガスが横方向に広がりにくいため、前記パッド電極３上の絶縁層２の開口径Ｋ３は、ビアホール８の上部の開口径とほぼ同等の開口径となる。尚、前記レジスト層６をマスクとしないエッチング工程であっても良く、この場合には、レジスト層６を除去した後に、半導体基板１をマスクとしてパッド電極３上の絶縁層２を除去する。
以下、図４に示すようにビアホール８内を含む半導体基板１の裏面にシリコン酸化膜またはシリコン窒化膜等から成る絶縁層９を形成し、図５に示すようにパッド電極３上の絶縁層９を除去して絶縁層９Ａを形成した後に、図６に示すようにビアホール８内を含む半導体基板１の裏面にバリア層１０を形成する。このバリア層１０は、例えばチタンナイトライド（ＴｉＮ）層であることが好ましく、チタン（Ｔｉ）やタンタル（Ｔａ）等の高融点金属やその化合物であるチタンタングステン（ＴｉＷ）層、タンタルナイトライド（ＴａＮ）層等であればチタンナイトライド層以外の金属から成るものであってもよい。
また、前記絶縁層９Ａを形成する工程は、前記ビアホール８内を含む半導体基板１上に絶縁層９を形成した後に、前記半導体基板１上にレジスト層（不図示）を形成した後に、このレジスト層をマスクにして前記パッド電極３上の絶縁層９を除去するものであってもよく、更には、前記レジスト層をマスクとしないエッチング工程であっても良い。
尚、このレジスト層をマスクとしないエッチングの場合には、ビアホール８上への絶縁層９の被覆性を利用するものである。即ち、図４では便宜的にビアホール８上に形成された絶縁層９の膜厚が均一となっているように図示しているが、実際に形成される絶縁層９の膜厚はビアホール８の底部の絶縁層９よりも半導体基板１上に形成された絶縁層９の膜厚が厚くなる被覆性を有し、一例をあげると半導体基板１上の絶縁層９の膜厚は、ビアホール９の底部の絶縁層９の膜厚の２倍になることもある。従って、この特性を利用することで、半導体基板１上にレジスト層を形成しないでも、半導体基板１上の絶縁層９が完全に除去される前に、パッド電極３上の絶縁層９を完全に除去することができる。
また、このとき、ビアホール８上に形成された絶縁層９のエッチング特性を利用することが好ましい。即ち、前記半導体基板１上に形成された絶縁層９のエッチングレートに比べてビアホール８の底部に形成された絶縁層９のエッチングレートが低いという特性を有し、一例をあげると半導体基板１上の絶縁層９のエッチングレートの方が、ビアホール９の底部の絶縁層９のエッチングレートよりも１．５倍ほど高くなることもある。従って、上述した絶縁層９の被覆性と絶縁層９のエッチング特性の両方を利用することで、製造工程の信頼性が向上する。
さらに、図７に示すようにバリア層１０上にメッキ用のシード層１１（例えば、Ｃｕ層）を形成し、そのシード層１１上でメッキ処理を行って、例えば銅（Ｃｕ）から成る再配線層１２を形成する。この結果、再配線層１２はパッド電極３と電気的に接続され、かつビアホール８を介して半導体基板１の裏面に延在することとなる。なお、この再配線層１２はパターニングしても良いし、パターニングしないものでも良い。さらに、再配線層１２上に保護層（図示せず）を形成し、保護層の所定位置に開口を設けて再配線層１２とコンタクトするボール状端子１３を形成する。
尚、ここで、前記バリア層１０やシード層１１の形成法として、ＭＯＣＶＤ法で形成することができるが、この場合、コスト高になるという問題があった。そこで、それよりも低コストであるロングスロースパッタ法等の指向性スパッタ法を用いることで、通常のスパッタ法に比べて被覆性を向上させることができる。この指向性スパッタ法を用いることで、例えば傾斜角度が９０度未満であるとか、アスペクト比が３以上のビアホールに対しても被覆性良く、前記バリア層１０やシード層１１を形成することができる。
その後、図示しないが、半導体基板及びそれに積層された上記各層を切断して、個々の半導体チップに分離する。こうして、パッド電極３とボール状端子１３とが電気的に接続されたＢＧＡ型の半導体装置が形成される。
このように本発明では、開口底部での横方向へのエッチングによりできたノッチ形状により、前記ビアホール８の側壁に形成された絶縁層９Ａやバリア層１０、シード層１１、再配線層１２が、この開口径が広くなった部分で引っかかり、半導体基板１から剥がれにくい構造となる。さらに言えば、アルミニウムまたはアルミニウム合金層から成るパッド電極３とＣｕから成るシード層１１、再配線層１２等との接合性が向上する。
さらに、パッド電極３の表面上に形成されるビアホール８の開口径が広くなることで、その後にシード層１１、再配線層１２等が充填されても応力緩和が図れ、信頼性が向上する。
また、図８に示すようにビアホールの側壁がストレートであったり、順テーパ形状又は底部がすそ引き形状に形成されていると、ビアホールの側壁に絶縁層９Ａを形成し、ビアホール底部の絶縁層をエッチング除去した際に、ビアホール底部の傾斜となった部分に被覆された絶縁層がエッチング除去されてしまい（図８のＡ部分）、この部分での絶縁性が低下してしまうことがあったが、本発明のビアホール形状ではそのようなエッチング削れが無く、ショート不良が抑止できる。
また、本発明によれば、半導体チップのパッド電極から、その導電端子に至るまでの配線が、ビアホールを介して形成されるため、上記配線の断線やステップカバレージの劣化を防止することができる。これにより、信頼性の高いＢＧＡ型の半導体装置を得ることができる。
また、本実施形態はボール状端子１３が形成された半導体装置に適用されるものとして説明しているが、本発明はこれに制限されるものではなく、例えば半導体基板を貫通するビアホールが形成されるものであれば、ボール状端子が形成されない半導体装置にも適用できるもので、例えばＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置にも適用される。
本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 従来の半導体装置を示す断面図である。 従来の半導体装置を示す斜視図である。 従来の半導体装置を示す断面図である。
符号の説明
１ 半導体基板
２ 絶縁層
３ パッド電極
７ 第１の開口
８ ビアホール
９，９Ａ 絶縁層
１０ バリア膜
１１ シード層
１２ 再配線層
１３ ボール状端子

Claims (6)

  1. 半導体基板の表面に第１の絶縁層を介して形成されたパッド電極を被覆するように前記半導体基板の表面側に支持体を接着する工程と、
    前記半導体基板の裏面から前記パッド電極の表面に到達するようにビアホ−ルを形成する工程と、
    前記ビアホールの側壁に第２の絶縁層を形成する工程と、
    前記第２の絶縁層上であって、前記ビアホール内を含む前記半導体基板の裏面にバリア層を形成する工程と、
    前記バリア層上にメッキ用のシード層を形成する工程と、
    前記シード層上にメッキ処理により再配線層を形成する工程と、を備え、
    前記ビアホ−ルを形成する工程は、前記半導体基板に対して前記第１の絶縁層が露出しない位置まで第１の開口を形成する工程と、前記半導体基板に対して前記第１の開口の開口径よりも広い開口径を有する第２の開口を前記第１の絶縁層が露出する位置まで形成する工程を含み、
    前記ビアホ−ルの側壁に第２の絶縁層を形成する工程は、前記ビアホ−ルを含む半導体基板上に前記第２の絶縁層を形成した後に、前記半導体基板上に形成したレジスト層をマスクにして前記パッド電極上の前記第２の絶縁層を除去する工程であることを特徴とする半導体装置の製造方法。
  2. 半導体基板の表面に第１の絶縁層を介して形成されたパッド電極を被覆するように前記半導体基板の表面側に支持体を接着する工程と、
    前記半導体基板の裏面から前記パッド電極の表面に到達するようにビアホ−ルを形成する工程と、
    前記ビアホールの側壁に第２の絶縁層を形成する工程と、
    前記第２の絶縁層上であって、前記ビアホール内を含む前記半導体基板の裏面にバリア層を形成する工程と、
    前記バリア層上にメッキ用のシード層を形成する工程と、
    前記シード層上にメッキ処理により再配線層を形成する工程と、を備え、
    前記ビアホ−ルを形成する工程は、前記半導体基板に対して前記第１の絶縁層が露出しない位置まで第１の開口を形成する工程と、前記半導体基板に対して前記第１の開口の開口径よりも広い開口径を有する第２の開口を前記第１の絶縁層が露出する位置まで形成する工程を含み、
    前記ビアホ−ルの側壁に第２の絶縁層を形成する工程は、前記ビアホ−ルを含む半導体基板上に、前記ビアホールの底部の膜厚よりも前記半導体基板上の膜厚が厚くなるように前記第２の絶縁層を形成した後に、レジスト層をマスクとして用いることなく、前記パッド電極上の前記第２の絶縁層をエッチングにより除去する工程であることを特徴とする半導体装置の製造方法。
  3. 前記ビアホ−ルを形成する工程は、前記第２の開口から露出した前記第１の絶縁層をエッチングして前記パッド電極を露出させる工程を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記再配線層に接続される導電端子を形成する工程を具備することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  5. 前記再配線層を形成する工程は、前記再配線層をビアホール内に中空部分を有して形成する工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  6. 前記半導体基板を複数の半導体チップに分割する工程を具備することを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
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