JP2009181981A - 半導体装置の製造方法および半導体装置 - Google Patents

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semiconductor
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Yasuhiro Yoshimura
保廣 吉村
Tadayoshi Tanaka
直敬 田中
Michihiro Kawashita
道宏 川下
Takahiro Naito
孝洋 内藤
Takashi Akazawa
隆 赤沢
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Renesas Technology Corp
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Abstract

【課題】貫通電極を有する半導体装置の製造コストを低減することのできる技術を提供する。
【解決手段】半導体基板４を貫通するリング状の溝部１４を半導体基板４の裏面側から形成し、リング状の溝部１４の内部と半導体基板４の裏面に絶縁膜７を形成した後、リング状の溝部１４の内側の絶縁膜７および半導体基板４に、貫通孔５を半導体基板４の裏面側から形成し、半導体基板４の表面に形成された表面保護絶縁膜２を貫通孔５の底面に露出させる。続いて、貫通孔５の底面に露出する表面保護絶縁膜２を除去して開口部６を形成し、素子面電極３を露出させた後、素子面電極３に接続するコンタクト電極９を貫通孔５および開口部６の内壁に形成し、コンタクト電極９と同一層からなるパッド電極９ａを半導体基板４の裏面に形成する。
【選択図】図１

Description

本発明は、半導体装置の製造技術および半導体装置に関し、特に、複数の半導体チップを三次元的に積層する半導体装置の製造に適用して有効な技術に関するものである。
電子機器の小型化に伴い、搭載される半導体装置の高集積化および小型化も必要とされている。そのため、集積回路が形成された複数の半導体チップを高密度に実装し、高機能なシステムを短期間で実現するシステム・イン・パッケージ技術が注目されており、多様な実装構造が提案されている。
例えば複数の半導体チップを三次元的に積層することによって小型化を実現することのできる積層型パッケージの開発が進められている。積層型パッケージの場合、積層した半導体チップ間は貫通電極を用いて電気的に接続される。貫通電極は、集積回路が形成された半導体基板の主面（素子形成面、回路形成面）に形成された電極と、その主面と反対側の面に形成された電極とを、半導体チップの基材である半導体基板に形成した貫通孔の内部に形成された電極を介して接続する構造を有している。
従来の半導体装置は、半導体基板の主面に絶縁層、配線層を複数段積み重ねた構造であるため、その製造方法では、半導体基板の主面側のみに露光プロセスを採用している。このため、上記のような貫通電極を形成する際も、半導体基板の主面からの加工が行われている。
例えば特開２００２−２８９６２３号公報（特許文献１）には、半導体基板に穴部と、その穴部を囲む溝部とを形成し、少なくとも穴部内に導電材を形成し、少なくとも溝部内に絶縁材を形成した後、半導体基板の裏面側の領域を除去して穴部内に形成された導電材および溝部内に形成された絶縁材を露出させて、穴部内に形成された導電材からなる導電プラグを形成するとともに溝部内に形成された絶縁材からなる絶縁領域を形成する技術が開示されている。
また、特開２００７−５３１４９号公報（特許文献２）には、半導体基板の裏面から開口部がすり鉢状の貫通孔を形成し、絶縁膜を堆積し、貫通孔の底面のコンタクト部となる部分の絶縁膜を除去した後、金属シード層をスパッタリング法で形成し、貫通孔を含む部分の金属シード層上に金属層をメッキ法により形成し、その後、金属シード層を加工して、貫通孔を含む部分にパッドと配線とを形成する技術が開示されている。
特開２００２−２８９６２３号公報 特開２００７−５３１４９号公報
半導体チップを多層積層するためには貫通電極が必要である。その貫通電極の製造プロセスにおいては、通常プラズマを使用したドライエッチング法によって、半導体基板の主面側から半導体基板に貫通孔が形成されるが、エッチングの深さは比較的深く、例えば２０〜５００μｍとなる。このため、エッチングの深さが深くなるに従い、その分エッチング時間は長くなり、半導体ウエハが長時間プラズマに曝されて、半導体基板に形成された半導体素子へのプラズマの影響も大きくなる。例えば半導体基板の表面温度の上昇、またはプラズマ電界による半導体素子の破壊などの問題が生じる。
また、貫通電極の製造プロセスにおいては、半導体基板の主面側から半導体基板に貫通孔を開けた後、貫通電極と半導体基板とを絶縁するために貫通孔の内壁に絶縁膜を形成し、その後、貫通孔の内部に電極が形成される。このとき、ＣＭＰ（chemical Mechanical Polishing）法により半導体基板の裏面を削って半導体基板の厚さを薄くした後、貫通孔の底部の絶縁膜をウエットエッチング法またはドライエッチング法により除去することにより、貫通孔の内部の電極を露出させている。しかし、半導体基板の裏面を削るには、少なくとも半導体基板を削る工程と貫通孔の底部の絶縁膜を除去する工程の２つの工程が必要となり、時間がかかるため、製造コストの増加が懸念されている。
本発明の目的は、貫通電極を有する半導体装置の製造コストを低減することのできる技術を提供することにある。
また、本発明の目的は、貫通電極を有する半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、一実施例を簡単に説明すれば、次のとおりである。
本実施例は、半導体基板の表面側に形成された第１電極と、裏面側に形成された第２電極と、第１電極と第２電極とを繋ぐ第３電極とから構成される貫通電極を有する半導体装置の製造方法である。まず、半導体基板を研削して所定の厚さにした後、半導体基板を貫通するリング状の溝部を半導体基板の裏面側から形成し、リング状の溝部の内部および半導体基板の裏面に絶縁膜を形成する。その後、リング状の溝部の内側の絶縁膜および半導体基板に、貫通孔を半導体基板の裏面側から形成し、半導体基板の表面に形成された表面保護絶縁膜を貫通孔の底面に露出させる。続いて、貫通孔の底面に露出する表面保護絶縁膜を除去して開口部を形成し、第１電極を露出させる。その後、第１電極に接続する第３電極を貫通孔および開口部の内壁に形成し、同時に第３電極と同一層からなる第２電極を貫通孔の周囲の半導体基板の裏面に形成する。
本実施例は、半導体基板の表面側に形成された第１電極と、裏面側に形成された第２電極と、第１電極と第２電極とを繋ぐ第３電極とから構成される貫通電極を有する半導体装置である。貫通電極は、第１電極と、半導体基板の表面から裏面へ貫通する貫通孔と、貫通孔の内壁に形成されて第１電極に接続する第３電極と、第３電極と同一層からなり貫通孔の周囲の半導体基板の裏面に形成された第２電極とを有する。さらに、貫通孔の周囲の半導体基板に、貫通孔から所定の距離を有して形成されたリング状の溝部と、リング状の溝部の内部、および半導体基板の裏面と第２電極との間に形成された絶縁膜とを有する。
本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。
貫通電極を有する半導体装置の製造コストを低減することができる。また、半導体素子を破壊することなく、貫通電極を形成することができるので、貫通電極を有する半導体装置の製造歩留まりを向上させることができる。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、半導体装置の製造では、半導体基板のみを半導体ウエハと呼ぶこともあり、半導体装置を製造している途中の集積回路を搭載した半導体基板あるいは製造が終了して集積回路を搭載した半導体基板を半導体ウエハと呼ぶこともある。本実施の形態においては、主に、集積回路を搭載し、複数のチップ領域（デバイス領域）が形成された半導体基板のことを半導体ウエハと呼ぶものとする。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
半導体装置の製造工程は一般的に前工程と後工程とに分類される。前工程は、ウエハ処理工程とも呼ばれ、半導体基板に、各々がスクライブラインによって区画され、かつ各々が集積回路および複数の電極パッドを有する複数のチップ領域を形成する工程である。後工程は、組み立て工程とも呼ばれ、複数のチップ領域が形成された半導体基板をスクライブラインに沿って分割して複数の半導体チップを形成し、その半導体チップを様々な形態のパッケージに組み立てる工程である。本実施の形態では、半導体装置の製造において、主に、前工程について説明する。
（実施の形態１）
本実施の形態１による半導体装置が有する貫通電極を図１および図２を用いて説明する。図１は半導体装置が有する貫通電極の要部断面図、図２は半導体装置が有する貫通電極の要部平面図である。
図１に示すように、貫通電極ＰＤ１は、半導体ウエハ１の第１面１ｘ側に形成された第１電極（素子面電極３）と、第１面１ｘと反対側の第２面１ｙ側に形成された第２電極（パッド電極９ａ）と、両者を電気的に接続し、半導体ウエハ１の基材である半導体基板４に貫通して形成された第３電極（コンタクト電極９）とから構成される。
半導体ウエハ１の第１面１ｘには半導体素子（図示は省略）と、この半導体素子を覆う表面保護絶縁膜（第１絶縁膜）２が形成されている。さらに、半導体ウエハ１の第１面１ｘには半導体素子と電気的に接続し、バンプ（図示は省略）が直接接続される素子面電極３が形成されている。
半導体ウエハ１の基材である半導体基板４には、その主面（第１面、表面）から、その主面と反対側の面（第２面、裏面）にまで貫通する貫通孔５が形成されている。貫通孔５の直径は、例えば５〜４０μｍである。さらに、この貫通孔５に連続して、素子面電極３に達する開口部６が半導体ウエハ１の第１面１ｘ側に形成された表面保護絶縁膜２に形成されている。貫通孔５の周囲の半導体基板４には、貫通孔５と所定の間隔を設けて、半導体基板４の表面から裏面にまで達するリング状の絶縁膜（第２絶縁膜）７が形成されている。この絶縁膜７は半導体基板４の裏面にも形成されている。貫通孔５とリング状に形成された絶縁膜７との距離Ｌは、例えば０〜２０μｍである。
さらに、貫通孔５および開口部６の内壁には、素子面電極３に接してシード層８が形成され、シード層８上にはコンタクト電極９が形成されており、素子面電極３とコンタクト電極９とが電気的に接続されている。半導体基板４の裏面に形成された絶縁膜７上の貫通孔５の周囲にはシード層８ａおよびパッド電極９ａが形成されており、貫通孔５および開口部６の内壁に形成されたシード層８およびコンタクト電極９と、半導体基板４の裏面の貫通孔５の周囲に形成されたシード層８ａおよびパッド電極９ａとはそれぞれ同一層の導電性材料により構成されている。また、リング状に形成された絶縁膜７の内側の半導体基板４とコンタクト電極９とは電気的に接続して導通しているが、リング状に形成された絶縁膜７の外側の半導体基板４とコンタクト電極９とは電気的に絶縁された構造である。
図２に示すように、半導体ウエハ１の第２面１ｙ側には複数のパッド電極９ａが露出している。また、半導体ウエハ１の第２面１ｙ側には配線１０が形成されており、例えばパッド電極９ａと他のパッド電極９ａとを配線１０により接続して、グランド配線等を構成することができる。
次に、本実施の形態１による半導体装置が有する貫通電極の製造方法を図３〜図１７を用いて工程順に説明する。図３〜図１５および図１７は半導体装置が有する貫通電極の要部断面図、図１６は半導体ウエハにおける半導体チップの配列の一例を示す要部平面図である。
まず、図３に示すように、半導体基板４の表面に集積回路を形成する。集積回路は前工程または拡散工程と呼ばれる製造工程において、周知の製造プロセスに従って半導体ウエハ上のチップ単位で形成される。半導体基板４はシリコン単結晶からなり、その直径は、例えば３００ｍｍ、その厚さは、例えば７００μｍ以上である。集積回路は表面保護絶縁膜２によって覆われており、表面保護絶縁膜２の上層には集積回路と電気的に接続する素子面電極３が露出して形成されている。
次に、図４に示すように、半導体基板４の表面側に接着層１１を介して支持基板１２を貼り合わせる。支持基板１２として、例えば石英、ガラスまたはシリコンウエハを用いることができる。次の工程において半導体基板４の厚さを、例えば１０〜５０μｍとするが、これにより半導体基板４のハンドリングが困難となる。しかし、支持基板１２を半導体基板４と一体にすることにより剛性を高め、ハンドリングを容易とし、さらに加工精度や製造歩留まりを向上することができる。
接着層１１は表面保護絶縁膜２、素子面電極３および集積回路を保護する機能も有している。半導体基板４の裏面を加工した後には、半導体基板４から支持基板１２を引き剥がすため、接着層１１は剥離可能な材質が用いられる。接着層１１に、例えば熱可塑性の接着剤を用いた場合は、加熱により接着層１１を軟化させることにより、支持基板１２の貼り合わせおよび引き剥がしを行うことができる。また、支持基板１２を石英またはガラスとし、接着層１１に、例えば紫外線硬化樹脂を用いた場合は、レーザーによる貼り合わせ面の局所加熱または全体の加熱により、支持基板１２を引き剥がすことができる。
次に、図５に示すように、半導体基板４の裏面を研削または研磨して、半導体基板４の厚さを、例えば１０〜５０μｍとする。半導体基板４を薄くした後の半導体基板４の裏面のうねりまたは粗さが、その裏面に形成される電極（パッド電極９ａ）の精度に影響するため、半導体基板４を薄くする方法としては、ＣＭＰ法、ドライポリッシュ法またはエッチング法を採用することが好ましい。半導体基板４を薄くした後の半導体基板４の厚さは、半導体ウエハを複数積層したときの接続を安定なものとするため、およびその後の製造プロセスの工程時間を短縮化するために、５０μｍ以下が適切な範囲と考えられる。（他の条件によってはこの範囲に限定されないことはもとよりである）。また、３０μｍ以下の範囲が最も好適と考えられる。また、半導体ウエハを複数積層した半導体装置の厚さを薄くするためには、半導体基板４の厚さは薄い方がよい。但し、半導体基板４の厚さを５μｍ以下まで薄くすると、集積回路にダメージを与えることがあり、製造歩留まりが低下する恐れがある。
次に、図６に示すように、半導体基板４の裏面にフォトレジスト膜１３を塗布し、例えばフォトリソグラフィ技術によりフォトレジスト膜１３にリング状のレジスト開口部１３ａを形成する。続いてＩＣＰ−ＲＩＥ（Inductively Coupled Plasma-Reactive Ion Etching）方式のドライエッチング装置を用いて、フォトレジスト膜１３をマスクとして、レジスト開口部１３ａの半導体基板４を加工することにより、半導体基板４にリング状の溝部１４を形成する。上記の半導体基板４の加工は、ＩＣＰ−ＲＩＥ方式のドライエッチング装置に限定されるものではなく、同等の性能を有するエッチング装置を使用することもできる。リング状の溝部１４の幅は、例えば２〜１０μｍである。その後、図７に示すように、有機溶剤または酸素アッシングにより、フォトレジスト膜１３を除去する。
次に、図８に示すように、溝部１４の内部を含む半導体基板４の裏面にＣＶＤ（Chemical Vapor Deposition）法により絶縁膜７を形成する。絶縁膜７の材質としては、酸化シリコン膜を使用したが、窒化シリコン膜またはポリイミド樹脂膜などを用いることもできる。また、絶縁膜７の形成方法としては、スパッタリング法またはゾルゲル液のコーティングおよび焼成による方法などを用いることもできる。
次に、図９に示すように、半導体基板４の裏面にフォトレジスト膜１５を塗布し、例えばフォトリソグラフィ技術によりフォトレジスト膜１５に、溝部１４の径よりも径の小さいレジスト開口部１５ａを溝部１４よりも内側に形成する。続いてドライエッチング装置を用いて、フォトレジスト膜１５をマスクとして、レジスト開口部１５ａの絶縁膜７、半導体基板４および表面保護絶縁膜２を加工する。これにより、半導体基板４に貫通孔５を形成し、表面保護絶縁膜２に開口部６を形成して、開口部６の底部に素子面電極３を露出させる。貫通孔５および開口部６の内径は、例えば５〜４０μｍである。上記の絶縁膜７および表面保護絶縁膜２の加工にウエットエッチング法を用いてもよい。絶縁膜７および表面保護絶縁膜２が酸化シリコンを主成分とする膜の場合は、フッ酸を主成分とした溶液を用いることができる。その後、図１０に示すように、有機溶剤または酸素アッシングにより、フォトレジスト膜１５を除去する。
次に、図１１に示すように、半導体基板４の裏面にチタン膜および金膜をスパッタリング法により順次堆積してシード層８ａを形成する。半導体基板４に形成された貫通孔５および表面保護絶縁膜２に形成された開口部６の内壁（側壁および底面）にもチタン膜および金膜は形成されてシード層８を構成する。
チタン膜を形成せずに半導体基板４を構成するシリコン単結晶および表面保護絶縁膜２を構成する酸化シリコン膜上に直接金膜を堆積した場合は、金膜とシリコン単結晶または酸化シリコン膜との密着性が悪いことから、シード層８，８ａが剥がれやすい。そこで、金膜の下層にチタン膜を設けている。金膜はメッキのシードとしての働きがあればよいので薄くてもよいが、開口部６の底面の素子面電極３上に確実に膜として形成させる必要がある。金膜の厚さは、例えば０．３〜２μｍである。また、チタン膜の代わりにクロム膜をつかうことも可能であり、スパッタリング装置の特性を考慮して、いずれか良好な膜を選択することが好ましい。一般的には、チタン膜の方がクロム膜よりも膜応力が小さいので好ましいが、アルカリ洗浄等に対して弱いため、クロム膜を使う場合もある。
次に、図１２に示すように、半導体基板４の裏面にフォトレジスト膜１６を塗布し、例えばフォトリソグラフィ技術によりフォトレジスト膜１６にメッキ用レジスト開口部１６ａを形成する。このメッキ用レジスト開口部１６ａは、後に電極（コンタクト電極９およびパッド電極９ａ）および配線が形成される領域に形成される。続いて電解メッキ法により、フォトレジスト膜１６により覆われていないメッキ用レジスト開口部１６ａに金膜を形成する。
これにより、半導体基板４に形成された貫通孔５および表面保護絶縁膜２に形成された開口部６の内壁（側壁および底面）に金膜からなるコンタクト電極９が形成され、半導体基板４の裏面の所定の箇所に金膜からなるパッド電極９ａおよび配線が形成される。金膜の厚さは、電気抵抗を考慮して１μｍ以上が好ましいが、実際には、半導体ウエハの裏面加工が完了したときに貫通孔５の内部が金膜で埋め込まれないように、金膜の厚さは調整される。金膜の形成には、電解メッキ法に代わり、無電解メッキ法を用いてもよい。また、メッキ法に代わり、スパッタリング法により金膜を形成してもよい。その後、図１３に示すように、有機溶剤または酸素アッシングにより、フォトレジスト膜１６を除去する。
次に、図１４に示すように、半導体基板４の裏面にフォトレジスト膜を塗布し、例えばフォトリソグラフィ技術により、コンタクト電極９、パッド電極９ａおよび配線を覆うレジスト被覆部１８を形成する。続いてレジスト被覆部１８から露出しているシード層８ａをウエットエッチング法により除去して、絶縁膜７を露出させる。シード層８ａの上層を構成する金膜は、例えばヨウ素とヨウ化アンモニウムを主成分とする溶液でエッチングされ、シード層８ａの下層を構成するチタン膜は、例えば硝酸を主成分とする溶液でエッチングされるが、その他のエッチング液を用いることもできる。その後、図１５に示すように、有機溶剤または酸素アッシングにより、レジスト被覆部１８を除去する。これにより、貫通電極ＰＤ１が形成されて半導体ウエハの裏面加工が完了する。
次に、裏面加工が完了した半導体ウエハから、支持基板１２を剥がす。図１６に示すように、半導体ウエハ１には複数の半導体チップ１９が縦、横に整列して形成されており、各々の半導体チップ１９の４辺にはスクライブライン２０が設けられている。続いて、ダイヤモンド・ソーと呼ばれるダイヤモンド微粒を貼り付けた極薄の円形刃を用いて、半導体ウエハ１をスクライブライン２０に沿って縦、横に切断する。これにより、半導体ウエハ１を半導体チップ１９に個片化する。
次に、図１７に示すように、半導体チップの主面に設けられた素子面電極３にバンプ２１を接続して、組み立てに供する半導体チップが完成する。
このように、本実施の形態１によれば、貫通電極ＰＤ１を形成する際に、あらかじめ貫通孔５を形成する部分の外側の半導体基板４にリング状の絶縁膜７を形成して半導体基板４と貫通電極ＰＤ１とを絶縁しているので、貫通孔５の内壁に絶縁膜を形成する必要がなく、また、貫通孔５の内壁に絶縁膜を形成しないため、貫通孔５の底面の絶縁膜の一部を除去する必要がない。また、貫通孔５の内壁に絶縁膜が形成されずに、リング状の絶縁膜７の内側に位置する半導体基板４の一部が露出しているので、表面保護絶縁膜２に開口部６を形成するドライエッチングの際も、貫通孔５の内壁を保護する必要がない。また、半導体基板４を薄くした後に貫通電極ＰＤ１を形成するので、例えばＣＭＰ法またはエッチング法による１つの工程で半導体基板４を薄くすることができる。これらにより、貫通電極ＰＤ１の製造プロセスにおける工程数が削減できるので、半導体装置の製造コストを低減することができる。
さらに、半導体基板４の裏面からの製造プロセスにより貫通電極ＰＤ１が形成されるので、例えばプラズマを使用したドライエッチング法によって半導体基板４に貫通孔５を形成する場合に、半導体素子がプラズマによる影響を受け難くなり、貫通電極ＰＤ１を形成する際に、半導体素子へ与えるダメージを低減することができる。
（実施の形態２）
本実施の形態２による半導体装置が有する貫通電極を図１８を用いて説明する。図１８は半導体装置が有する貫通電極の要部断面図である。
前述した実施の形態１と相違する点は、半導体ウエハの第１面１ｘ側に形成された素子面電極３と半導体基板４に形成されたコンタクト電極９とが、複数のコンタクトプラグ２２を介して電気的に接続されていることである。すなわち、前述した実施の形態１による貫通電極ＰＤ１では、表面保護絶縁膜２に貫通孔５と同じ径を有する開口部６を形成することにより、半導体ウエハの第１面１ｘ側に形成された素子面電極３と半導体基板４に形成されたコンタクト電極９とを直接接続していた。しかしながら、本実施の形態２による貫通電極ＰＤ２では、半導体ウエハの第１面１ｘ側に形成された素子面電極３と半導体基板４に形成されたコンタクト電極９とを直接接続せずに、両者の間の表面保護絶縁膜２に複数の孔を形成し、この複数の孔の内部に導電性材料を埋め込むことにより、複数のコンタクトプラグ２２を形成し、この複数のコンタクトプラグ２２を介して素子面電極３とコンタクト電極９とを接続している。孔の内径は、例えば１〜２μｍである。
コンタクトプラグ２２は、例えば半導体基板４の表面側に配線と半導体素子とを接続するプラグ、または上下に位置する配線間を接続するプラグを形成する際に、同時に形成することができる。また、コンタクトプラグ２２を用いることで、半導体装置の製造工程において、前述した実施の形態１の図９の工程で説明した表面保護絶縁膜２を除去する工程を削除することができる。従って、本実施の形態２によれば、前述した実施の形態１よりも半導体装置の製造工程数を減らすことができるので、半導体装置の製造プロセスのＴＡＴの短縮を図ることができる。
（実施の形態３）
本実施の形態３による半導体装置が有する貫通電極を図１９を用いて説明する。図１９は半導体装置が有する貫通電極の要部断面図である。
前述した実施の形態１と相違する点は、半導体ウエハの第１面１ｘ側に形成された素子面電極３と半導体基板４に形成されたコンタクト電極９とが、複数のコンタクトプラグ２２および内部電極（第４電極）２３を介して電気的に接続されていることである。すなわち、前述した実施の形態１による貫通電極ＰＤ１では、表面保護絶縁膜２に貫通孔５と同じ径を有する開口部６を形成することにより、半導体ウエハの第１面１ｘ側に形成された素子面電極３と半導体基板４に形成されたコンタクト電極９とを直接接続していた。しかしながら、本実施の形態３による貫通電極ＰＤ３では、半導体ウエハの第１面１ｘ側に形成された素子面電極３と半導体基板４に形成されたコンタクト電極９とを直接接続せずに、素子面電極３と接触して形成された複数のコンタクトプラグ２２と、コンタクト電極９と接触して形成された内部電極２３とを介して接続している。コンタクトプラグ２２は、内部電極２３を覆う表面保護絶縁膜２に複数の孔を形成し、この複数の孔の内部に導電性材料を埋め込むことにより形成される。孔の内径は、例えば１〜２μｍである。
コンタクトプラグ２２は、例えば半導体基板４の表面側に配線と半導体素子とを接続するプラグ、または上下に位置する配線間を接続するプラグを形成する際に、同時に形成することができ、内部電極２３は、例えば半導体基板４の表面側に配線を形成する際に、同時に形成することができる。また、コンタクトプラグ２２を用いることで、半導体装置の製造工程において、前述した実施の形態１の図９の工程で説明した表面保護絶縁膜２を除去する工程を削除することができる。従って、本実施の形態３によれば、前述した実施の形態１よりも半導体装置の製造工程数を減らすことができるので、半導体装置の製造プロセスのＴＡＴの短縮を図ることができる。
また、コンタクトプラグ２２が形成される孔の内径は、例えば１〜２μｍと微細なものであり、孔の形成にドライエッチング法を用いた場合は、半導体素子へのダメージが懸念される。しかし、ドライエッチングが完了したときには内部電極２３が露出しているので、内部電極２３を設けておくことにより、半導体素子へのドライエッチングのダメージを低減することができる。
（実施の形態４）
本実施の形態４による半導体装置が有する貫通電極を図２０を用いて説明する。図２０は半導体装置が有する貫通電極の要部断面図である。
前述した実施の形態１と相違する点は、コンタクト電極９の周囲の半導体基板４に形成されたリング状の絶縁膜７が、溝部１４の内部を完全に埋め込んでいないことである。すなわち、前述した実施の形態１では、コンタクト電極９の周囲の半導体基板４に形成された溝部１４の内部が絶縁膜７により完全に埋め込まれた貫通電極ＰＤ１を例示している。しかしながら、本実施の形態４による貫通電極ＰＤ４では、コンタクト電極９の周囲の半導体基板４に形成された溝部１４の内部に完全に絶縁膜７が埋め込まれておらず、一部に絶縁膜７が形成されない空洞２４が残っており、絶縁膜７と空洞２４とによってコンタクト電極９と半導体基板４とを絶縁している。
溝部１４の幅は、例えば２〜１０μｍと微細なものであり、完全に溝１４の内部を絶縁膜７で埋め込むことが難しく、空洞２４が形成される場合がある。しかしこのような場合であっても、溝部１４は、貫通電極ＰＤ４を周囲の半導体基板４から絶縁する機能を有している。従って、一般に使用されている成膜装置および形成条件により絶縁膜７を形成することができるので、安価で、かつ容易に貫通電極ＰＤ４を形成することができる。
（実施の形態５）
本実施の形態５による半導体チップを三次元的に積層形成したＳＩＰ（Single In-line Package）構造の半導体装置を図２１を用いて説明する。図２１はＳＩＰ構造の半導体装置の要部断面図である。ここでは、前述した実施の形態１で製造した貫通電極ＰＤ１を有する半導体チップを使用しているが、前述した実施の形態２、３または４で製造した貫通電極ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４を有する半導体チップを使用してもよい。
図２１に示すように、例えばマイコンチップから構成される半導体チップ５１ａとＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）から構成される半導体チップ５１ｃとを、再配線を行うインターポーザチップとなる半導体チップ５１ｂを介して三次元的に積層している。そして、積層した３個の半導体チップ５１ａ，５１ｂ，５１ｃは配線基板５２上に搭載されている。
マイコンチップから構成される半導体チップ５１ａは高集積回路が形成されている半導体チップであり、貫通電極５３ａと素子面電極に接続するスタックドバンプ電極５４ａとが形成されている。同様に、ＳＤＲＡＭから構成される半導体チップ５１ｃは高集積回路が形成されている半導体チップであり、貫通電極５３ｃと素子面電極に接続するスタックドバンプ電極５４ｃとが形成されている。一方、半導体チップ５１ｂはインターポーザチップであり、貫通電極５３ｂと素子面電極に接続するスタックドバンプ電極５４ｂとが形成されている。
そして、半導体チップ５１ａに形成されているスタックドバンプ電極５４ａと配線基板５２に形成されている電極５５とを電気的に接続するように、配線基板５２上に半導体チップ５１ａが搭載されている。このとき、半導体チップ５１ａと半導体チップ５１ｂとの電気的な接続は、半導体チップ５１ａに形成されている貫通電極５３ａに、半導体チップ５１ｂに形成されているスタックドバンプ電極５４ｂを挿入することにより行なわれている。さらに、半導体チップ５１ｂ上には、半導体チップ５１ｃが搭載されている。そして、半導体チップ５１ｂと半導体チップ５１ｃとの電気的な接続は、半導体チップ５１ｂに形成されている貫通電極５３ｂに、半導体チップ５１ｃに形成されているスタックドバンプ電極５４ｃを挿入することにより行なわれている。
配線基板５２の半導体チップ５１ａ，５１ｂ，５１ｃを搭載した面とは反対側の面には、半田バンプ電極５６が形成されている。この半田バンプ電極５６は配線基板５２の内部を介して電極５５と電気的に接続されている。半田バンプ電極５６は、半導体装置の外部との電気的接続を行なうための外部端子としての機能を有している。
さらに、配線基板５２および半導体チップ５１ａ，５１ｂ，５１ｃの隙間を埋め込むように封止用接着剤５７が形成されている。封止用接着剤５７は半導体装置の機械的強度を高めて、半導体装置の組み立て工程におけるハンドリング性を高めるとともに、半導体装置を外部環境から保護する機能を有している。
次に、本実施の形態５による半導体チップを三次元的に積層形成したＳＩＰ構造の半導体装置の製造方法を説明する。まず、前述した３つの半導体チップ５１ａ，５１ｂ，５１ｃの第１の積層例について説明する。
例えば、第１半導体ウエハにある個々のチップ領域に対して前述した実施の形態１で説明した処理を実施することにより第１半導体ウエハの個々のチップ領域に形成された素子面電極に電気的に接続する貫通電極５３ａを形成する。その後、第１半導体ウエハを複数の半導体チップに個片化して半導体チップ５１ａを取得する。そして、半導体チップ５１ａにおいて、素子面電極上にスタックドバンプ電極５４ａを形成する。
同様に、第２半導体ウエハにある個々のチップ領域に対して前述した実施の形態１で説明した処理を実施することにより第２半導体ウエハの個々のチップ領域に形成された素子面電極に電気的に接続する貫通電極５３ｂを形成する。その後、第２半導体ウエハを複数の半導体チップに個片化して半導体チップ５１ｂを取得する。そして、半導体チップ５１ｂにおいて、素子面電極上にスタックドバンプ電極５４ｂを形成する。
続いて、半導体チップ５１ａ上に半導体チップ５１ｂを積層して電気的に接続する。この工程は、半導体チップ５１ｂに形成されているスタックドバンプ電極５４ｂを半導体チップ５１ａに形成した貫通電極５３ａに圧接によって変形注入することにより行なわれ、「かしめ効果」がある。
このように半導体チップ５１ａおよび半導体チップ５１ｂをそれぞれ形成した後、積層することにより半導体装置を形成することができる。なお、半導体チップ５１ｂ上に半導体チップ５１ｃを積層する場合も同様である。以上のようにして、半導体チップ５１ａ、５１ｂ、５１ｃを積層し一体化した後に、配線基板５２に半導体チップ５１ａのスタックドバンプ電極５４ａを熱圧着して固定するとともに、配線基板５２の電極５５と電気的に接続する。その後、封止用接着剤５７を、各半導体チップ５１ａ，５１ｂ，５１ｃの隙間、および半導体チップ５１ａと配線基板５２との隙間に充填し、半導体チップ５１ａ，５１ｂ，５１ｃの積層が完了する。
上記の積層方法は、初めに半導体チップ５１ａ，５１ｂ，５１ｃを積層した後に、半導体チップ５１ａ，５１ｂ，５１ｃの積層体を配線基板５２に搭載したが、別な積層方法として、初めに、配線基板５２の電極５５に、半導体チップ５１ａのスタックドバンプ電極５４ａを熱圧着して、配線基板５２上に半導体チップ５１ａを積層した後、半導体チップ５１ｂを積層し、次いで、半導体チップ５１ｃを積層し、最後に、封止用接着剤５７を充填する方法がある。また、さらに別な積層方法としては、配線基板５２上に半導体チップ５１ａを積層して一体とし、別途、半導体チップ５１ｂと半導体チップ５１ｃとを積層して一体とし、次に、それぞれの積層体を積層し、最後に封止用接着剤５７を充填する方法がある。
半導体チップ５１ａ，５１ｂ，５１ｃの厚さが、例えば３０μｍ以下のように薄い場合は、応力により半導体チップ５１ａ，５１ｂ，５１ｃが反ることがあり、または積層して、加圧するときに半導体チップ５１ａ，５１ｂ，５１ｃが割れることもあるため、半導体チップ５１ａ，５１ｂ，５１ｃの種類、たとえばメモリーチップや、マイコンチップなどの仕様により最適な方法で積層することが望ましい。
次に、前述した３つの半導体チップ５１ａ，５１ｂ，５１ｃの第２の積層例について説明する。
例えば、第１半導体ウエハにある個々のチップ領域に対して前述した実施の形態１で説明した処理を実施することにより第１半導体ウエハの個々のチップ領域に形成された素子面電極に電気的に接続する貫通電極５３ａを形成した後、素子面電極上にスタックドバンプ電極５４ａを形成する。このように半導体ウエハの状態でスタックドバンプ電極５４ａを形成することもできる。
同様に、第２半導体ウエハにある個々のチップ領域に対して前述した実施の形態１で説明した処理を実施することにより第２半導体ウエハの個々のチップ領域に形成された素子面電極に電気的に接続する貫通電極５３ｂを形成した後、素子面電極上にスタックドバンプ電極５４ｂを形成する。
その後、第１半導体ウエハ上に第２半導体ウエハを積層して電気的に接続する。この工程は、第２半導体ウエハに形成されているスタックドバンプ電極５４ｂを第１半導体ウエハに形成した貫通電極５３ａに圧接によって変形注入することにより行なわれる。このように半導体ウエハの状態で積層することもできる。
（実施の形態６）
実施の形態１で記載した工程で、図１２〜図１４の工程は、次の工程でも製作可能である。図１１までは、実施の形態１と同じ工程で、図１１に示すようにシード層８、８ａを形成した後、半導体ウエハの第２の面１ｙの全面にめっきを行う。これにより、電極９、９ａも同時に形成される。この後、図１４に示すように、例えばフォトリソグラフィ技術により、レジスト被覆部１８を形成し、電極９、９ａおよび配線以外のめっき膜およびシード層を除去する。この実施の形態によれば、図１２、図１３のフォトリソグラフィ工程を省略できるため、工程が簡略化するとともに、フォトリソグラフィに使用するフォトマスク等も減らすことができるため、コスト低減にもなる。
次に、第１半導体ウエハと第２半導体ウエハとを積層化状態で半導体チップに個片化する。これにより、半導体チップ５１ａと半導体チップ５１ｂとの積層構造を得ることができる。なお、半導体チップ５１ｂ上に半導体チップ５１ｃを積層する場合も同様である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、複数の半導体チップを三次元的に積層する半導体装置に形成される貫通電極およびその製造に適用することができる。
本発明の実施の形態１による半導体装置が有する貫通電極の要部断面図である。 本発明の実施の形態１による半導体装置が有する貫通電極の要部平面図である。 本発明の実施の形態１による半導体装置が有する貫通電極の製造工程中の要部断面図である。 図３に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図４に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図５に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図６に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図７に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図８に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図９に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図１０に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図１１に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図１２に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図１３に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 図１４に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 本発明の実施の形態１による半導体ウエハにおける半導体チップの配列の一例を示す要部平面図である。 図１５に続く、半導体装置が有する貫通電極の図３と同じ箇所の要部断面図である。 本発明の実施の形態２による半導体装置が有する貫通電極の要部断面図である。 本発明の実施の形態３による半導体装置が有する貫通電極の要部断面図である。 本発明の実施の形態４による半導体装置が有する貫通電極の要部断面図である。 本発明の実施の形態５による半導体チップを三次元的に積層形成したＳＩＰ構造の半導体装置の要部断面図である。
符号の説明
１ 半導体ウエハ
１ｘ 第１面
１ｙ 第２面
２ 表面保護絶縁膜（第１絶縁膜）
３ 素子面電極（第１電極）
４ 半導体基板
５ 貫通孔
６ 開口部
７ 絶縁膜（第２絶縁膜）
８，８ａ シード層
９ コンタクト電極（第３電極）
９ａ パッド電極（第２電極）
１０ 配線
１１ 接着層
１２ 支持基板
１３ フォトレジスト膜
１３ａ レジスト開口部
１４ 溝部
１５ フォトレジスト膜
１５ａ レジスト開口部
１６ フォトレジスト膜
１６ａ メッキ用レジスト開口部
１８ レジスト被覆部
１９ 半導体チップ
２０ スクライブライン
２１ バンプ
２２ コンタクトプラグ
２３ 内部電極
２４ 空洞
５１ａ，５１ｂ，５１ｃ 半導体チップ
５２ 配線基板
５３ａ，５３ｂ，５３ｃ 貫通電極
５４ａ，５４ｂ，５４ｃ スタックドバンプ電極
５５ 電極
５６ 半田バンプ電極
５７ 封止用接着剤
ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４ 貫通電極

Claims (27)

  1. 以下の工程を有する半導体装置の製造方法；
    （ａ）半導体基板の第１面に半導体素子を形成した後、前記半導体素子の上層に第１絶縁膜を形成し、そして前記第１絶縁膜の上層に第１電極を形成する工程、
    （ｂ）前記半導体基板を貫通するリング状の溝部を前記半導体基板の前記第１面と反対の第２面の側から形成する工程、
    （ｃ）前記リング状の溝部の内部を含む前記半導体基板の前記第２面に第２絶縁膜を形成する工程、
    （ｄ）前記リング状の溝部の内側の前記第２絶縁膜および前記半導体基板に、前記半導体基板の前記第２面の側から貫通孔を形成する工程、
    （ｅ）前記貫通孔の底面に露出する前記第１絶縁膜を除去して、前記第１電極を露出させる開口部を形成する工程、
    （ｆ）前記貫通孔および前記開口部の内壁を含み、前記半導体基板の前記第２面に前記第１電極に接触するシード層を形成する工程、
    （ｇ）前記貫通孔の周囲の前記半導体基板の前記第２面に形成された前記シード層上に第２電極を形成し、同時に前記貫通孔および前記開口部の内壁に形成された前記シード層上に第３電極を形成する工程、
    （ｈ）前記第２および第３電極が形成された領域以外の前記シード層を除去する工程。
  2. 請求項１記載の半導体装置の製造方法において、前記（ｂ）工程の前に、
    （ｉ）前記半導体基板の前記第２面を研削して、前記半導体基板を所定の厚さにする工程、
    をさらに含むことを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記（ｈ）工程の後に、
    （ｊ）前記第１電極にバンプを接続する工程、
    をさらに含むことを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程において、前記第１絶縁膜はドライエッチング法により除去されることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程において、前記第１絶縁膜はウエットエッチング法により除去されることを特徴とする半導体装置の製造方法。
  6. 以下の工程を有する半導体装置の製造方法；
    （ａ）半導体基板の第１面に半導体素子を形成した後、前記半導体素子の上層に第１絶縁膜を形成する工程、
    （ｂ）前記第１絶縁膜の所定の領域に前記半導体基板に達する複数の孔を形成した後、前記複数の孔の内部に導電性材料を埋め込み、複数のコンタクトプラグを形成する工程、
    （ｃ）前記複数のコンタクトプラグに接続する第１電極を形成する工程、
    （ｄ）前記半導体基板を貫通するリング状の溝部を前記半導体基板の前記第１面と反対の第２面の側から形成する工程、
    （ｅ）前記リング状の溝部の内部を含む前記半導体基板の前記第２面に第２絶縁膜を形成する工程、
    （ｆ）前記リング状の溝部の内側の前記第２絶縁膜および前記半導体基板に、前記半導体基板の前記第２面の側から貫通孔を形成する工程、
    （ｇ）前記貫通孔の内壁を含み、前記半導体基板の前記第２面に前記複数のコンタクトプラグに接続するシード層を形成する工程、
    （ｈ）前記貫通孔の周囲の前記半導体基板の前記第２面に形成された前記シード層上に第２電極を形成し、同時に前記貫通孔の内壁に形成された前記シード層上に第３電極を形成する工程、
    （ｉ）前記第２および第３電極が形成された領域以外の前記シード層を除去する工程。
  7. 請求項６記載の半導体装置の製造方法において、前記（ｄ）工程の前に、
    （ｊ）前記半導体基板の前記第２面を研削して、前記半導体基板を所定の厚さにする工程、
    をさらに含むことを特徴とする半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、前記（ｉ）工程の後に、
    （ｋ）前記第１電極にバンプを接続する工程、
    をさらに含むことを特徴とする半導体装置の製造方法。
  9. 以下の工程を有する半導体装置の製造方法；
    （ａ）半導体基板の第１面に半導体素子および第４電極を形成した後、前記半導体素子および前記第４電極の上層に第１絶縁膜を形成する工程、
    （ｂ）前記第１絶縁膜の所定の領域に前記第４電極に達する複数の孔を形成した後、前記複数の孔の内部に導電性材料を埋め込み、複数のコンタクトプラグを形成する工程、
    （ｃ）前記複数のコンタクトプラグに接続する第１電極を形成する工程、
    （ｄ）前記半導体基板を貫通するリング状の溝部を前記半導体基板の前記第１面と反対の第２面の側から形成する工程、
    （ｅ）前記リング状の溝部の内部を含む前記半導体基板の前記第２面に第２絶縁膜を形成する工程、
    （ｆ）前記リング状の溝部の内側の前記第２絶縁膜および前記半導体基板に、前記半導体基板の前記第２面の側から貫通孔を形成する工程、
    （ｇ）前記貫通孔の内壁を含み、前記半導体基板の前記第２面に前記第４電極に接続するシード層を形成する工程、
    （ｈ）前記貫通孔の周囲の前記半導体基板の前記第２面に形成された前記シード層上に第２電極を形成し、同時に前記貫通孔の内壁に形成された前記シード層上に第３電極を形成する工程、
    （ｉ）前記第２および第３電極が形成された領域以外の前記シード層を除去する工程。
  10. 請求項９記載の半導体装置の製造方法において、前記（ｄ）工程の前に、
    （ｊ）前記半導体基板の前記第２面を研削して、前記半導体基板を所定の厚さにする工程、
    をさらに含むことを特徴とする半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、前記（ｉ）工程の後に、
    （ｋ）前記第１電極にバンプを接続する工程、
    をさらに含むことを特徴とする半導体装置の製造方法。
  12. 請求項１、６または９のいずれか１項に記載の半導体装置の製造方法において、前記リング状の溝部の内部を完全に前記第２絶縁膜により埋め込むことを特徴とする半導体装置の製造方法。
  13. 請求項１、６または９のいずれか１項に記載の半導体装置の製造方法において、前記リング状の溝部の内部に空洞が形成されることを特徴とする半導体装置の製造方法。
  14. 請求項１、６または９のいずれか１項に記載の半導体装置の製造方法において、前記リング状の溝部の幅は２〜１０μｍであることを特徴とする半導体装置の製造方法。
  15. 請求項１、６または９のいずれか１項に記載の半導体装置の製造方法において、前記貫通孔の内径は５〜４０μｍであることを特徴とする半導体装置の製造方法。
  16. 請求項６または９に記載の半導体装置の製造方法において、前記複数の孔の内径は１〜２μｍであることを特徴とする半導体装置の製造方法。
  17. 半導体基板の第１面から、前記第１面の反対側の第２面へ貫通する貫通孔と、
    前記半導体基板の前記第１面に形成された半導体素子を覆う第１絶縁膜と、
    前記第１絶縁膜の上層に形成されて、外部電極と接続する第１電極と、
    前記貫通孔と前記第１電極との間の前記第１絶縁膜に形成された開口部と、
    前記貫通孔および前記開口部の内壁、ならびに前記貫通孔の周囲の前記半導体基板の前記第２面に、前記第１電極と接続して形成されたシード層と、
    前記貫通孔の周囲の前記半導体基板の前記第２面に前記シード層を介して形成された第２電極と、前記貫通孔および前記開口部の内壁に前記シード層を介して形成された第３電極とを備える半導体装置であって、さらに、
    前記貫通孔の周囲の前記半導体基板に、前記貫通孔から所定の距離を有して形成されたリング状の溝部と、
    前記リング状の溝部の内部、および前記半導体基板の前記第２面と前記第２電極下の前記シード層との間に形成された第２絶縁膜とを有することを特徴とする半導体装置。
  18. 請求項１７記載の半導体装置において、前記貫通孔の内径と前記開口部の内径とが同じであることを特徴とする半導体装置。
  19. 半導体基板の第１面から、前記第１面の反対側の第２面へ貫通する貫通孔と、
    前記半導体基板の前記第１面に形成された半導体素子を覆う第１絶縁膜と、
    前記第１絶縁膜の上層に形成されて、外部電極と接続する第１電極と、
    前記貫通孔と前記第１電極との間の前記第１絶縁膜に形成された複数の孔と、
    前記複数の孔の内部に埋め込まれて、前記第１電極と接続する導電性材料からなる複数のコンタクトプラグと、
    前記貫通孔の内壁、および前記貫通孔の周囲の前記半導体基板の前記第２面に、前記複数のコンタクトプラグと接続して形成されたシード層と、
    前記貫通孔の周囲の前記半導体基板の前記第２面に前記シード層を介して形成された第２電極と、前記貫通孔の内壁に前記シード層を介して形成された第３電極とを備える半導体装置であって、さらに、
    前記貫通孔の周囲の前記半導体基板に、前記貫通孔から所定の距離を有して形成されたリング状の溝部と、
    前記リング状の溝部の内部、および前記半導体基板の前記第２面と前記第２電極下の前記シード層との間に形成された第２絶縁膜とを有することを特徴とする半導体装置。
  20. 半導体基板の第１面から、前記第１面の反対側の第２面へ貫通する貫通孔と、
    前記半導体基板の前記第１面に形成された半導体素子、および前記貫通孔と繋がる第４電極と、
    前記半導体素子および前記第４電極を覆う第１絶縁膜と、
    前記半導体基板の前記第１面の前記第１絶縁膜の下層に形成された第４電極と、
    前記第１絶縁膜の上層に形成されて、外部電極と接続する第１電極と、
    前記第１電極と前記第４電極との間の前記第１絶縁膜に形成された複数の孔と、
    前記複数の孔の内部に埋め込まれて、前記第１および第４電極と接続する導電性材料からなる複数のコンタクトプラグと、
    前記貫通孔の内壁、および前記貫通孔の周囲の前記半導体基板の前記第２面に、前記第４電極と接続して形成されたシード層と、
    前記貫通孔の周囲の前記半導体基板の前記第２面に前記シード層を介して形成された第２電極と、前記貫通孔の内壁に前記シード層を介して形成された第３電極とを備える半導体装置であって、さらに、
    前記貫通孔の周囲の前記半導体基板に、前記貫通孔から所定の距離を有して形成されたリング状の溝部と、
    前記リング状の溝部の内部および前記半導体基板の前記第２面と前記第２電極下の前記シード層との間に形成された第２絶縁膜とを有することを特徴とする半導体装置。
  21. 請求項１７、１９または２０のいずれか１項に記載の半導体装置において、前記リング状の溝部の内部に前記第２絶縁膜が完全に埋め込まれていることを特徴とする半導体装置。
  22. 請求項１７、１９または２０のいずれか１項に記載の半導体装置において、前記リング状の溝部の内部に空洞を有することを特徴とする半導体装置。
  23. 請求項１７、１９または２０のいずれか１項に記載の半導体装置において、前記リング状の溝部の幅は２〜１０μｍであることを特徴とする半導体装置。
  24. 請求項１７、１９または２０のいずれか１項に記載の半導体装置において、前記貫通孔の内径は５〜４０μｍであることを特徴とする半導体装置。
  25. 請求項１７、１９または２０のいずれか１項に記載の半導体装置において、前記第２絶縁膜は酸化シリコン膜であることを特徴とする半導体装置。
  26. 請求項１７、１９または２０のいずれか１項に記載の半導体装置において、前記第２および第３電極は金膜からなることを特徴とする半導体装置。
  27. 請求項１９または２０記載の半導体装置において、前記複数の孔の内径は１〜２μｍであることを特徴とする半導体装置。
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