KR101828490B1 - 관통전극을 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 상면과 그 반대면인 하면을 갖는 기판을 제공하고, 상기 기판의 상면으로부터 상기 기판의 하면을 향해 연장된 홀과 갭을 형성하되 상기 갭은 상기 홀의 주위를 둘러싸며 상기 홀에 비해 얕은 깊이로 형성하고, 상기 홀을 절연체로 매립하고, 상기 기판의 상면 상에 상기 절연체를 덮는 금속배선을 형성하고, 상기 기판의 하면을 1차 리세스하여 상기 절연체를 노출시키고, 상기 절연체를 제거하여 상기 홀을 통해 상기 금속배선을 노출시키고, 상기 홀을 전도체로 매립하여 상기 금속배선과 연결된 관통전극을 형성하고, 상기 기판의 하면을 2차 리세스하여 상기 갭을 노출시키고, 그리고 상기 기판의 하면을 덮는 하부절연막을 형성하는 것을 포함할 수 있다.

Description

관통전극을 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING THROUGH ELECTRODES AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 기술에 있어서 본딩 와이어 기술을 대체하여 반도체 기판을 관통하는 관통전극(TSV) 기술이 진화해 오고 있다. 관통전극 공정은 집적회로와 금속배선을 형성한 이후에 관통전극을 형성하는 비아 라스트 스킴(Via Last scheme), 혹은 집적회로를 형성한 후 금속배선을 형성하기 이전에 관통전극을 형성하는 비아 미들 스킴(Via Middle scheme)을 채택하는 것이 통상적이다. 비아 미들 스킴에 있어서 관통전극 형성 후 금속배선을 형성하는데 필요한 열 공정시 열적 스트레스 내지 관통전극의 열팽창에 의해 관통전극의 상단이 돌출되는 현상이 발생할 수 있다. 상기 관통전극의 돌출 현상에 의해 관통전극과 접촉하는 금속배선의 디라미네이션(delamination) 현상이나 관통전극과 금속배선의 계면저항이 상승하는 문제점이 있을 수 있다.
상기 문제점들을 해결하기 위해 일본국 특허공개 제2004-342861호에 개시된 바와 같이 관통전극 홀을 절연체로 채운 후 금속배선을 형성하고, 그 이후에 절연체를 제거하고 관통전극 홀을 금속으로 채워 관통전극을 형성하였다. 그러나, 관통전극 홀 내에 채워진 절연체를 제거하는데 있어서 상기 종래문헌의 도 6에 도시된 바와 같이 관통전극과 기판과의 절연을 위해 관통전극 홀의 측벽에 절연체를 남겨야 하며, 이를 위해 식각 마스크의 정렬이나 식각 공정의 난이도가 증가하는 등의 문제점이 있다.
본 발명은 상기 종래기술에서의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 관통전극과 금속배선과의 접촉 불량이 없는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 관통전극과 기판과의 전기적 절연을 신뢰성있게 확보할 수 있는 반도체 소자 및 그 제조방법에 있다.
본 발명의 또 다른 목적은 관통전극의 이상 돌출이나 팽창이 없는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 상면과 그 반대면인 하면을 갖는 기판을 제공하고; 상기 기판의 상면으로부터 상기 기판의 하면을 향해 연장된 홀과 갭을 형성하되, 상기 갭은 상기 홀을 둘러싸며 상기 홀에 비해 얕은 깊이로 형성하고; 상기 홀을 절연체로 매립하고; 상기 기판의 상면 상에 상기 절연체를 덮는 금속배선을 형성하고; 상기 기판의 하면을 1차 리세스하여 상기 절연체를 노출시키고; 상기 절연체를 제거하여 상기 홀을 통해 상기 금속배선을 노출시키고; 상기 홀을 전도체로 매립하여 상기 금속배선과 연결된 관통전극을 형성하고; 상기 기판의 하면을 2차 리세스하여 상기 갭을 노출시키고; 그리고 상기 기판의 하면을 덮는 하부절연막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 갭과 홀을 형성하는 것은: 상기 기판을 식각하여 제1 폭을 갖는 상기 홀을 형성하고; 그리고 상기 홀의 형성과 동시에 상기 제1 폭보다 작은 제2 폭을 갖는 상기 갭을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 갭을 형성하는 것은 상기 홀을 둘러싸는 고리 형태로 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 절연체를 노출시키는 것과 상기 갭을 노출시키는 것 중 적어도 어느 하나는: 식각, 화학기계적 연마, 그라인딩, 혹은 이들의 조합으로 상기 기판의 하면을 제거하여 상기 기판을 박형화하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 절연체를 제거하는 것은 상기 절연체를 선택적으로 제거할 수 있는 에천트를 이용하는 건식 식각 혹은 습식 식각을 이용하여 자기정렬적으로 진행하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 관통전극을 형성하기 이전에, 상기 홀의 내벽을 덮어 상기 금속배선과 접촉되는 금속막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 갭을 노출시키는 것은: 상기 2차 리세스에 의해 상기 기판의 하면을 제거하여, 상기 관통전극과 상기 갭 사이의 상기 기판의 일부를 상기 기판의 다른 일부와 격리시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판을 제공하는 것은: 상기 기판의 상면 상에 집적회로를 형성하고; 그리고 상기 기판의 상면 상에 상기 집적회로를 덮는 제1 층간절연막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 갭은 그 양단이 상기 제1 층간절연막 및 상기 하부절연막으로 막힌 밀폐된 내부 공간을 포함하고, 상기 밀폐된 내부 공간은 진공 상태이거나 혹은 에어로 채워질 수 있다.
본 실시예의 방법에 있어서, 상기 금속배선은 상기 제1 층간절연막 상에 형성하는 것을 포함할 수 있다. 상기 금속배선을 형성한 이후에, 상기 제1 층간절연막 상에 상기 금속배선을 덮는 제2 층간절연막을 형성하는 것을 더 포함할 수 있다.
상기 목적을 달성할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 집적회로가 형성된 상면과 그 반대면인 하면을 갖는 기판; 상기 기판을 관통하며 상기 집적회로와 전기적으로 연결된 관통전극; 상기 관통전극과 이격되고 상기 관통전극을 둘러싸는 에어 갭; 및 상기 기판의 상면 상에 제공되어 상기 관통전극과 접속된 금속배선을 포함할 수 있다. 상기 기판은, 상기 에어 갭과 상기 관통전극 사이에 개재되어 상기 기판의 다른 부분과 격리되고 상기 에어 갭에 의해 상기 기판의 다른 부분과 전기적으로 연결된 고립부를 포함할 수 있다. 상기 관통전극은, 상기 기판의 고립부와의 사이에 절연막의 개재없이, 상기 기판의 고립부와 직접 접촉할 수 있다.
본 실시예의 소자에 있어서, 상기 관통전극은 상기 기판을 관통하는 홀을 채우는 도전막을 포함할 수 있다. 혹은 상기 관통전극은 도전막과, 상기 도전막과 상기 금속배선과의 사이에 그리고 상기 도전막과 상기 기판의 고립부와의 사이에 제공된 금속배리어막을 포함할 수 있다. 본 실시예의 소자에 있어서, 상기 에어 갭을 채우는 절연막을 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 관통전극은 구리를 포함하고, 상기 금속막은 상기 구리의 확산을 방지하는 타이타늄나이트라이드 혹은 탄탈륨나이트라이드를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 에어 갭은, 평면으로 보아, 상기 관통전극을 둘러싸는 고리 형태일 수 있다.
본 발명에 의하면, 관통전극 홀은 비아 미들 스킴으로 형성하고, 관통전극은 비아 라스트 스킴으로 형성하므로써 열 공정이나 열적 스트레스에 따른 관통전극의 이상 돌출 내지 금속배선의 불량 현상을 최소화하거나 없앨 수 있는 효과가 있고, 관통전극과 금속배선과의 접촉저항 상승 문제가 없어 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다. 아울러, 관통전극과 기판과의 전기적 절연은 에어 갭에 의해 달성될 수 있어 관통전극 홀에 채워진 절연체를 선택적으로 제거하기 위한 마스크 공정 및 정렬 문제가 없어 공정 수 감축 및 공정 용이성을 얻을 수 있는 효과가 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도.
도 1b는 도 1a의 일부를 확대 도시한 단면도.
도 1c는 도 1a의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도.
도 1d는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도.
도 1e는 도 1d의 일부를 확대 도시한 단면도.
도 1f는 도 1d의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도.
도 2a 내지 2k는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들.
도 3a 내지 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들.
도 4a는 본 발명의 실시예들에 따른 반도체 소자들을 구비한 메모리 카드를 도시한 블록도.
도 4b는 본 발명의 실시예들에 따른 반도체 소자들을 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 관통전극을 갖는 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<장치예 1>
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 1b는 도 1a의 일부를 확대 도시한 단면도이다. 도 1c는 도 1a의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 1a를 참조하면, 반도체 소자(1)는 집적회로(105)가 형성된 상면(100a; 이하 활성면)과 그 반대면인 하면(100d; 이하 비활성면)을 포함하는 기판(100)을 수직 관통하여 전기적 신호를 전달하는 관통전극(150)을 포함할 수 있다. 기판(100)은 칩 레벨 혹은 웨이퍼 레벨일 수 있다. 집적회로(105)는 메모리 회로, 로직 회로 혹은 이들의 조합일 수 있다. 관통전극(150)과 집적회로(105)를 전기적으로 연결하는 금속배선(130)이 기판(100)의 활성면(100a) 상에 제공될 수 있다. 금속배선(130)은 본딩패드(134)와 전기적으로 연결되고, 본딩패드(134)에는 외부단자인 솔더볼(140)이 부착될 수 있다. 금속배선(130)과 본딩패드(134) 사이에는 제2 금속배선(132)이 더 제공될 수 있다. 제2 금속배선(132)은 집적회로(105) 또는 기판(100)과 전기적으로 연결될 수 있다. 기판(100)의 활성면(100a)에는 집적회로(105)를 덮는 제1 층간절연막(110)이 제공될 수 있다. 제1 층간절연막(110) 상에는 금속배선(130), 제2 금속배선(132), 본딩패드(134)를 덮는 제2 층간절연막(114)이 제공될 수 있다. 제2 층간절연막(114)은 상부절연막(116)에 의해, 기판(100)의 비활성면(100d)은 하부절연막(118)에 의해 덮여 있을 수 있다. 제1 층간절연막(110)과 제2 층간절연막(114) 사이에 식각정지막(112)이 더 제공될 수 있다. 하부절연막(118) 상에는 관통전극(150)의 하단과 연결된 금속배선(160)이 더 마련될 수 있다. 다른 예로, 금속배선(160)에 솔더볼(미도시)이 더 부착되거나, 혹은 금속배선(160)이 마련되지 아니하고 솔더볼(미도시)이 관통전극의 하단에 부착될 수 있다. 본 명세서에선 관통전극(150)의 상단과 연결되는 금속배선(130)을 상부 금속배선이라는 용어와, 관통전극(150)의 하단과 연결되는 금속배선(160)을 하부 금속배선이라는 용어와 혼용하기로 한다.
도 1b를 참조하면, 관통전극(150)은 기판(100)과 제1 층간절연막(110)을 관통할 수 있고, 그 양단은 상부 금속배선(130) 및 하부 금속배선(160)과 연결되어 기판(100)을 수직하게 가로질러 전기적 신호를 전달하는 경로로 활용될 수 있다. 관통전극(150)의 측면과 상단은 금속라이너막(152)으로 둘러싸일 수 있고, 금속라이너막(152)은 기판(100)의 일부(104)와 직접 접촉할 수 있다. 즉, 관통전극(150)은 그 측면을 둘러싸는 기판(100)의 일부(104)와 접촉되어 있을 수 있다. 그러나, 그 기판(100)의 일부(104)는 기판(100)의 다른 부분과 격리되어 고립되므로 관통전극(150)과 기판(100)은 전기적으로 절연될 수 있다. 아울러 관통전극(150)의 측면을 에워싸는 갭(102)이 제공될 수 있어, 관통전극(150)과 기판(100)과의 전기적 절연이 더 담보될 수 있다. 갭(102)은 제1 층간절연막(110)과 기판(100)을 수직 관통하며, 그 내부가 진공 상태이거나 혹은 에어가 채워진 유전율이 1 또는 1에 매우 가까운 에어 갭(air gap)일 수 있다. 갭(102)은 그 내부의 일부가 매립절연막(122) 및/또는 하부절연막(118)으로 채워질 수 있다.
기판(100)과 제1 층간절연막(110)을 관통하는 홀(101)이 금속으로 채워져 관통전극(150)이 형성될 수 있다. 본 실시예에 의하면, 홀(101)은 집적회로(105)를 형성한 이후 금속배선들(130,132)을 형성하기 이전에 형성되는 비아 미들 스킴(Via Middle scheme)에 의해, 관통전극(150)은 금속배선들(130,132)을 형성한 이후에 형성되는 비아 라스트 스킴(Via Last scheme)에 의해 형성될 수 있다. 따라서, 금속배선들(130,132)을 형성하는데 소요되는 열 공정이나 열적 스트레스에 의해 관통전극(150)이 팽창되어 제1 층간절연막(110) 위로 돌출되는 현상이 일어나지 않는다. 이처럼, 반도체 소자(1)는 관통전극(150)의 돌출 현상(extrusion)에 의해 관통전극(150)과 상부 금속배선(130)과의 접촉 불량 및 계면저항 상승이 억제된 구조를 가질 수 있다. 이에 관해서는 후술한 제조방법을 참조하면 더 명확히 이해될 것이다.
도 1c를 참조하면, 반도체 패키지(10)는 패키지 기판(80)과, 패키지 기판(80) 상에 실장된 적어도 하나의 도 1a의 반도체 소자(1)를 포함할 수 있다. 반도체 패키지(10)는 적어도 하나의 반도체 소자(1)를 몰딩하는 몰딩막(86)을 더 포함할 수 있다. 패키지 기판(80)은 상면(80a)과 그 반대면인 하면(80b)을 포함하며, 그 내부에 전기적 연결배선(82)이 포함된 인쇄회로기판(PCB)일 수 있다. 반도체 소자(1)는 가령 활성면(100a)이 패키기 기판(80)을 바라보는 페이스 다운 상태로 패키지 기판(80)의 상면(80a)에 실장되고, 관통전극(150)이 솔더볼(140)을 매개로 전기적 연결배선(82)에 접속되므로써 패키지 기판(80)과 전기적으로 연결될 수 있다. 복수개의 반도체 소자들(1)이 패키지 기판(80) 상에 실장되는 경우, 솔더볼(140)과 하부 금속배선(160)이 접속되므로써 관통전극들(150)이 상하 연결되고, 이에 따라 반도체 소자들(1)이 서로 전기적으로 연결될 수 있다. 반도체 패키지(10)는 패키지 기판(80)의 하면(80b)에 부착되어 전기적 연결배선(82)에 접속되는 솔더볼(84)을 더 포함할 수 있다. 본 실시예에 의하면, 반도체 소자들(1) 사이, 그리고 반도체 소자들(1)과 패키지 기판(80)과의 전기적 연결은 관통전극들(150)에 의해 구현될 수 있다.
<장치예 2>
도 1d는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 1e는 도 1d의 일부를 확대 도시한 단면도이다. 도 1f는 도 1d의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다. 장치예 1과 상이한 점에 대해 상설하고 동일한 점에 대해선 개설하거나 생략한다.
도 1d 및 1e를 참조하면, 반도체 소자(2)는 기판(100)을 관통하는 관통전극(150)과, 관통전극(150)의 측면을 에워싸며 관통전극(150)과 이격된 갭(102)을 포함할 수 있다. 갭(102)은 그 내부의 전부 혹은 일부가 매립절연막(122)으로 채워질 수 있다. 갭(102)과 관통전극(150) 사이에는 기판(100)의 다른 일부와 고립된 기판(100)의 일부(104)가 있을 수 있고, 그 일부(104)는 관통전극(104)과 접촉할 수 있다. 하부절연막(118) 상에는 관통전극(150)에 부착되는 솔더볼(170)이 제공될 수 있다. 솔더볼(170)은 솔더볼(140)과 상하 정렬될 수 있다. 다른 예로, 하부절연막(118) 상에 관통전극(150)과 연결된 금속배선(미도시)이 더 제공되고, 그 금속배선에 솔더볼(170)이 부착될 수 있다.
도 1f를 참조하면, 반도체 패키지(20)는 패키지 기판(80) 상에 실장된 적어도 하나의 반도체 소자(2)를 포함할 수 있다. 반도체 소자(2)는 가령 활성면(100a)이 위를 향하는 페이스 업 상태로 패키지 기판(80)의 상면(80a)에 실장될 수 있다. 복수개의 반도체 소자들(2)이 적층되는 경우, 솔더볼들(140,170)을 매개로 관통전극들(150)이 상하 연결되므로써 반도체 소자들(2)이 서로 전기적으로 연결될 수 있다. 반도체 소자들(2)과 패키지 기판(80)과의 전기적 연결은 관통전극들(150)에 의해 구현될 수 있다.
<방법예 1>
도 2a 내지 2k는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 2a를 참조하면, 상면(100a; 이하 활성면)과 그 반대면인 제1 하면(100b)을 갖는 기판(100)을 제공할 수 있다. 기판(100)은 실리콘과 같은 반도체 물질을 포함할 수 있다. 기판(100)의 활성면(100a) 상에 집적회로(105)를 형성하고, 집적회로(105)를 덮는 제1 층간절연막(110)을 형성할 수 있다. 집적회로(105)는 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다. 제1 층간절연막(110)은 실리콘산화막(예: SiO2), 실리콘질화막(예: SiN, Si3N4), 혹은 실리콘산질화막(예: SiON)을 증착하여 형성할 수 있다. 기판(100) 상에 마스크(90)를 형성할 수 있다. 일례로, 제1 층간절연막(110) 상에 포토레지스트의 도포 및 패터닝으로 마스크(90)를 형성할 수 있다. 마스크(90)는 제1 폭(W1)의 제1 개구(91)와, 제1 개구(91)와 이격된 제2 폭(W2)의 제2 개구(92)를 포함할 수 있다. 제1 개구(91)는 원형, 타원형, 혹은 다각형의 평면 형태일 수 있다. 제2 개구(92)는 제1 개구(91)의 주위를 둘러싸는 고리 형태일 수 있다. 제2 폭(W2)은 제1 폭(W1)과 동일하거나 상이할 수 있다. 본 실시예에 따르면, 제2 폭(W2)은 제1 폭(W1)에 비해 작을 수 있다.
도 2b를 참조하면, 마스크(90)를 이용한 식각 공정(예: 건식 혹은 습식 식각)이나 드릴링 공정(예: 레이저 혹은 기계적 드릴링)으로 제1 층간절연막(110) 및 기판(100)을 선택적으로 제거할 수 있다. 이에 따르면, 제1 개구(91)에 의해 제1 폭(W1)의 홀(101)이 형성되고, 제2 개구(92)에 의해 홀(101)의 주위를 둘러싸는 제2 폭(W2)의 갭(102)이 형성될 수 있다. 본 실시예에 따르면, 홀(101)과 갭(102)은 동시에 형성될 수 있다. 다른 예로, 2개의 마스크를 이용하여 홀(101)과 갭(102) 중 어느 하나를 먼저 형성할 수 있다. 홀(101)과 갭(102)은 집적회로(105)가 형성된 영역을 제외한 영역(예: 주변회로 영역, 스크라이브 레인)에 기판(100)의 제1 하면(100b)에 도달하지 않는 깊이를 가지도록 형성할 수 있다. 홀(101)이 형성되는 영역에는 집적회로(105)와 전기적으로 연결된 패드(미도시)가 형성되어 있을 수 있고, 이 경우 홀(101)은 패드를 더 관통할 수 있다. 홀(101)과 갭(102)은 서로 다른 깊이를 가질 수 있다. 예컨대, 홀(101)은 갭(102)에 비해 더 큰 깊이를 가질 수 있다. 마스크(90)는 애싱 공정으로 제거될 수 있다. 이하의 도면들에선 집적회로(105)의 도시를 생략한다.
도 2c를 참조하면, 홀(101)을 매립절연막(120)으로 채울 수 있다. 예컨대, 화학기상증착법으로 제1 층간절연막(110) 상에 매립절연막(120)을 비교적 큰 두께를 가지도록 증착하여 홀(101)을 매립절연막(120)으로 채울 수 있다. 상기 화학기상증착의 공정 조건이나 스텝 커버리지 특성 등에 의해 매립절연막(120)은 갭(102) 내부로 확장되어 성장하지 않을 수 있다. 혹은 매립절연막(120)은 갭(102) 내부로 확장되어 성장될 수 있으나 그 확장 부분은 매우 적을 수 있다. 화학기상증착의 공정조건이나 스텝 커버리지 특성에 따라 갭(102) 내부로 확장 성장된 매립절연막(120)은 갭(102) 내부에서 뾰족한 형태를 가질 수 있다. 매립절연막(120)은 제1 층간절연막(110) 및 기판(100)과의 식각선택비가 상이한 물질로 형성할 수 있다. 예컨대, 기판(100)은 실리콘이고 제1 층간절연막(110)이 실리콘산화막(혹은 실리콘질화막)인 경우 제1 매립절연막(121)은 실리콘질화막(혹은 실리콘산화막)이나 폴리머막을 증착하여 형성할 수 있다.
도 2d를 참조하면, 에치백 혹은 화학기계적 연마 공정으로 매립절연막(120)을 평탄화하여 제1 층간절연막(110)을 노출시킬 수 있다. 상기 평탄화에 의해 매립절연막(120)은 홀(101)을 채우는 제1 매립절연막(121)과, 갭(102)의 일부를 채우는 제2 매립절연막(122)으로 형성될 수 있다. 제2 매립절연막(122)은 그 상부가 상기 에치백이나 화학기계적 연마 공정에 의해 리세스된 형태를 가질 수 있다. 다른 예로, 제2 매립절연막(122)은 형성되지 않을 수 있다. 선택적으로 상기 평탄화 공정에 의해 드러난 제1 층간절연막(110) 상에 식각정지막(112)을 더 형성할 수 있다. 식각정지막(112)은 가령 실리콘산화막(예: SiN, Si3N4)을 증착하여 형성할 수 있다.
도 2e를 참조하면, 백 엔드 공정을 진행할 수 있다. 일례로, 제1 층간절연막(110) 상에 상부 금속배선(130)과, 상부 금속배선(130)과 전기적으로 연결되는 본딩패드(134)를 형성할 수 있다. 선택적으로, 상부 금속배선(130)과 본딩패드(134) 사이에 제2 금속배선(132)을 더 형성할 수 있다. 상부 금속배선(130)은 홀(101)을 채우는 제1 매립절연막(121)과 직접 접촉하도록 형성할 수 있다. 가령, 식각정지막(112)을 패터닝하여 제1 매립절연막(121)이 노출되도록 하고, 금속막의 증착과 식각으로 제1 매립절연막(121)과 직접 연결된 상부 금속배선(130)을 형성할 수 있다. 제1 층간절연막(110) 상에 본딩패드(134), 제2 금속배선(132) 및 상부 금속배선(130)을 덮는 제2 층간절연막(114)을 형성하고, 제2 층간절연막(114) 상에 상부절연막(116)을 형성할 수 있다. 상부절연막(116)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 혹은 폴리머막의 증착과 패터닝으로 본딩패드(134)를 노출시키는 형태로 형성될 수 있다. 선택적으로, 범프 공정을 더 진행하여 본딩패드(134)에 부착되는 솔더볼(140)을 더 형성할 수 있다. 상기 백 엔드 공정은 열 공정이 필요할 수 있다. 만일, 홀(101)을 금속으로 채워 관통전극을 형성한 경우 금속배선들(130,132)의 형성에 필요한 열 공정시 관통전극이 팽창하여 제1 층간절연막(110) 위로 돌출될 수 있고, 이러한 관통전극(150)의 돌출 현상에 의해 관통전극(150)과 금속배선(130)과의 접촉이 불량해질 수 있다. 그러나, 본 실시예는 금속에 비해 기판(100)과의 열팽창 차이가 작은 절연체로 홀(101)을 채우고, 금속배선들(130,132)을 형성한 이후에 관통전극(도 2i의 150)을 형성하기 때문에 관통전극(150)의 돌출 현상 및 금속배선(130)의 접촉 불량 현상이 일어날 여지가 없다.
도 2f를 참조하면, 기판(100)의 제1 하면(100b)을 리세스하여 제1 매립절연막(121)을 노출시키는 제1 기판박형화 공정을 진행할 수 있다. 예컨대, 상기 리세스 공정은 기판(100)을 구성하는 물질(예: 실리콘)을 선택적으로 제거할 수 있는 에천트나 슬러리를 이용한 식각 공정이나 화학기계적 연마 공정, 그라인딩 공정, 혹은 이들의 조합으로 제1 매립절연막(121)을 노출시킬 수 있는 제2 하면(100c)이 드러날 때까지 진행할 수 있다. 제2 하면(100c)은 갭(102)을 노출시키지 않는 레벨을 가질 수 있다. 기판(100)에 지지체(72)를 부착하고, 기판(100)을 뒤집은 상태에서 상기 리세스 공정을 진행할 수 있다. 지지체(72)는 글라스 기판, 실리콘 기판, 금속 기판, 폴리머 기판 등과 같은 경성 재질, 혹은 신축성 있는 테이프 등과 같은 연성 재질로 구성될 수 있다. 지지체(72)는 리세스 공정시 기판(100)을 지지하여 기판(100)의 휘어짐이나 손상을 방지하고, 기판(100) 상에 형성된 금속배선들(130,132)이나 솔더볼(140) 등을 보호할 수 있다.
도 2g를 참조하면, 습식 혹은 건식 식각 공정으로 제1 매립절연막(121)을 제거할 수 있다. 제1 매립절연막(121) 제거에 의해 홀(101)을 통해 상부 금속배선(130)이 노출될 수 있다. 홀(101)은 도 2i에 도시된 바와 같이 관통전극(150)을 형성하기 위해 마련된 것이다. 따라서, 제1 매립절연막(121) 중 일부를 홀(101)의 내측벽에 잔류시켜 관통전극(150)과 기판(100)과의 전기적 절연을 위한 전극절연막을 형성하는 공정이 필요할 수 있다. 아울러, 제1 매립절연막(121)의 선택적 노출을 위한 패턴 내지 마스크를 형성하는 공정이 필요할 수 있다. 더군다나, 상기 패턴 내지 마스크의 오정렬은 전극절연막의 형성 불량으로 이어질 수 있다. 그러나, 본 실시예에 의하면, 도 2k에서 후술한 바와 같이 관통전극(150)과 기판(100)과의 전기적 절연은 갭(102)에 의해 달성될 수 있으므로 전극절연막을 형성하는 공정이 필요치 아니하며, 제1 매립절연막(121)의 선택적 노출을 위한 패턴 내지 마스크를 형성하는 공정을 추가할 필요가 없다. 이처럼 본 실시예는 제1 매립절연막(121)의 선택적 제거, 오정렬 등과 같은 공정상의 어려움없이 제1 매립절연막(121)을 자기정렬 방법으로 용이하게 제거할 수 있다.
도 2h를 참조하면, 기판(100)의 제2 하면(100c) 상에 홀(101)을 채울 수 있는 충분한 두께를 갖는 전극막(150a)을 형성할 수 있다. 선택적으로 전극막(150a)을 형성하기 이전에 홀(101) 내벽을 따라 연장된 금속막(152a)을 더 형성할 수 있다. 금속막(152a)은 홀(101)의 내벽으로부터 기판(100)의 제2 하면(100c)으로 연장되어 형성될 수 있다. 금속막(152a)은 홀(101)에 의해 노출된 상부 금속배선(130)과 직접 접촉할 수 있다. 전극막(150a) 및 금속막(152a) 중 적어도 어느 하나는 폴리실리콘, 구리, 텅스텐, 알루미늄, 백금, 금, 은, 이리듐, 타이타늄, 탄탈륨, 주석, 크롬, 니켈 혹은 이들의 조합 등을 포함하는 전도체로 형성할 수 있다. 일례로, 전극막(150a)은 구리로 형성하고 금속막(152a)은 구리의 확산을 저지할 수 있는 타이타늄나이트라이드 혹은 탄탈륨나이트라이드로 형성할 수 있다.
금속막(152a)은 전극막(150a)의 용이한 형성을 위해, 전극막(150a)과 상부 금속배선(130)과의 견고한 결합을 확보하기 위해, 그리고/또는 전극막(150a)을 구성하는 성분의 기판(100) 및/또는 층간절연막들(110,114)로의 확산을 막기 위해 형성할 수 있다. 일례로, 금속막(152a)은 전극막(150a)을 전기도금으로 형성할 경우 씨드막 역할을 할 수 있다. 다른 일례로, 금속막(152a)은 전극막(150a)과 상부 금속배선(130)과의 견고한 결합을 제공하는 접착막 역할을 할 수 있다. 또 다른 일례로, 금속막(152a)은 전극막(150a)을 구성하는 성분(예: 구리)의 확산을 막는 확산방지막 역할을 할 수 있다.
도 2i를 참조하면, 에치백, 화학기계적 연마, 그라인딩, 혹은 이들의 조합 등으로 전극막(150a)과 금속막(152a)을 평탄화할 수 있다. 상기 평탄화 공정은 제2 하면(100c)이 드러날 때까지 진행할 수 있다. 상기 평탄화 공정에 의해 금속막(152a)은 홀(101)의 내벽을 따라 대체로 'U'자 형태를 갖는 금속라이너막(152)으로 형성될 수 있다. 전극막(150a)은 평탄화 공정에 의해 홀(101) 내부에 한정되고, 기판(100)과 제1 층간절연막(110)을 관통하여 상부 금속배선(130)과 연결된 관통전극(150)으로 형성될 수 있다. 금속라이너막(152)은 기판(100)과 직접 접촉할 수 있으며, 이 경우 관통전극(150)을 통해 기판(100)과 간접적으로 접촉할 수 있다. 다른 예로, 금속라이너막(152)은 관통전극(150)의 일부를 구성할 수 있으며, 이 경우 관통전극(150)은 기판(100)과 직접 접촉할 수 있다.
도 2j를 참조하면, 기판(100)의 제2 하면(100c)을 리세스하여 갭(102)을 개방시키는 제2 기판박형화 공정을 진행할 수 있다. 상기 리세스 공정은 식각 공정, 화학기계적 연마 공정, 그라인딩 공정, 혹은 이들의 조합으로 기판(100)을 일부 제거하여 제2 하면(100c)보다 활성면(100a)에 더 인접한 제3 하면(100d)이 드러날 때까지 진행할 수 있다. 제3 하면(100d) 위로 금속라이너막(152) 및 관통전극(150)이 돌출될 수 있다. 상기 리세스 공정에 의하면, 제2 하면(100c)과 제3 하면(100d) 사이의 기판(100)이 제거되므로써 기판(100)의 일부(104: 이하 고립부)는 갭(102)에 의해 기판(100)의 다른 부분과 격리되어 고립될 수 있다. 제3 하면(100d)은 비활성면이라는 용어와 혼용하기로 한다.
본 실시예에 의하면, 도 2f에서 언급한 바와 같이 기판(100)의 제1 하면(100b)을 리세스하는 제1 기판박형화 공정과, 도 2j에서처럼 기판(100)의 제2 하면(100c)을 리세스하는 제2 기판박형화 공정과 같이 2회의 기판 리세스 공정이 진행될 수 있다. 상기 2회의 기판 리세스 공정을 진행함에 있어서, 제1 하면(100b)의 리세스 깊이와 제2 하면(100c)의 리세스 깊이는 동일 유사할 수 있다. 다른 예로, 제1 기판박형화 공정에선 제1 하면(100b)의 리세스 깊이를 최대화하고, 제2 기판박형화 공정에선 제2 하면(100c)의 리세스 깊이를 최소화하여 비활성면(100d)의 평탄도를 향상시킬 수 있다.
도 2k를 참조하면, 기판(100)의 비활성면(100d)을 덮는 하부절연막(118)을 형성할 수 있다. 하부절연막(118)은 실리콘산화막, 실리콘질화막, 혹은 폴리머막을 예컨대 화학기상증착법으로 증착하여 형성할 수 있다. 하부절연막(118)은 상기 화학기상증착의 공정 조건이나 스텝 커버리지 특성 등에 의해 갭(102)의 내부로 확장되어 성장하지 않거나 혹은 갭(102)의 내부를 향해 일부 확장 성장될 수 있다. 갭(102)은 그 내부가 진공이나 에어로 채워진 에어 갭으로 형성될 수 있다. 고립부(104)는 기판(100)의 다른 부분과 연결되지 아니하고, 아울러 관통전극(150)과 기판(100)은 유전율이 1 또는 1에 가까운 갭(102)에 의해 이격되어 있기 때문에 기판(100)과 전기적으로 절연될 수 있다. 선택적으로 기판(100)의 비활성면(100d) 상에 관통전극(150)과 연결된 하부 금속배선(160)을 더 형성할 수 있다. 지지체(72)를 제거하면 도 1a의 반도체 소자(1)를 형성할 수 있다.
본 실시예에 의하면, 비아 라스트 스킴, 즉 금속배선들(130,132)을 형성한 다음에 관통전극(150)이 형성되므로 금속배선들(130,132)의 형성에 소요되는 열 공정에 의한 열적 스트레스, 및/또는 관통전극(150)의 팽창에 따라 관통전극(150)이 제1 층간절연막(110) 위로 돌출되는 현상이 발생하지 않는다. 만일, 상기 관통전극(150)의 돌출 현상이 발생하면 관통전극(150)과 상부 금속배선(130)과의 접촉 불량 현상이나 접촉 저항이 크게 증가하는 문제점들이 발생할 수 있다. 그러나, 본 실시예는 홀(101)은 비아 미들 스킴(Via Middle scheme)으로 형성되지만, 관통전극(150)은 비아 라스트 스킴(Via Last scheme)으로 형성되기 때문에 상기와 같은 문제점이 발생할 여지가 없다. 아울러, 홀(101)은 매립절연막(121)으로 채워진 후 기판박형화 공정시 자기정렬적으로 제거되므로, 매립절연막(121)을 제거할 때 식각 마스크 형성 및 오정렬 문제가 없다.
<방법예 2>
도 3a 내지 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다. 방법예 1과 상이한 점에 대해 상설하고 동일한 점에 대해서는 개설하거나 생략한다.
도 3a를 참조하면, 기판(100)과 제1 층간절연막(110)을 선택적으로 제거하여 홀(101)과, 홀(101)의 주위를 둘러싸는 갭(102)을 형성할 수 있다. 갭(102)은 홀(101)에 비해 작은 깊이와, 동일하거나 유사한 폭을 가지도록 형성할 수 있다. 다른 예로, 갭(102)은 홀(101)에 비해 작은 폭을 가지나 절연체가 충분히 채워질 수 있는 저종횡비를 가지도록 형성될 수 있다.
도 3b를 참조하면, 홀(101)을 채우는 제1 매립절연막(121)과 갭(102)을 채우는 제2 매립절연막(122)을 형성할 수 있다. 가령, 기판(100) 및 제1 층간절연막(110)과 식각선택비가 상이한 절연체를 홀(101)과 갭(102)이 채워질 수 있는 충분한 두께로 증착한 후 평탄화하여 제1 매립절연막(121) 및 제2 매립절연막(122)을 형성할 수 있다. 제1 층간절연막(110) 상에 식각정지막(112)을 선택적으로 더 형성할 수 있다.
도 3c를 참조하면, 백 엔드 공정을 진행하여 상부 금속배선(130), 제2 금속배선(132), 본딩패드(134)를 형성할 수 있다. 제1 층간절연막(110) 상에 제2 층간절연막(114)을 형성하여 상부 금속배선(130), 제2 금속배선(132) 및 본딩패드(134)를 덮을 수 있다. 범프 공정으로 본딩패드(134)에 부착되는 솔더볼(140)을 더 형성할 수 있다.
도 3d를 참조하면, 제1 기판박형화 공정을 진행하여 제1 매립절연막(121)을 노출시키거나 돌출시키는 제2 하면(100c)이 드러나도록 제1 하면(100b)을 리세스할 수 있다. 제2 하면(100c)은 갭(102)을 개방시키지 않는 레벨을 가질 수 있다. 제1 기판박형화 공정은 기판(100)에 지지체(72)를 부착하고 기판(100)을 뒤집은 상태에서 진행될 수 있다.
도 3e를 참조하면, 제1 매립절연막(121)을 제거하여 홀(101)을 통해 상부 금속배선(130)을 노출시킬 수 있다. 제1 매립절연막(121)의 제거는 마스크 내지 패턴 형성이 필요치 아니하며, 자기정렬 방법으로 진행될 수 있다.
도 3f를 참조하면, 홀(101) 내에 대체로 'U'자 형태를 가지며 상부 금속배선(130)과 접촉되는 금속라이너막(152)과, 홀(101)을 채우는 관통전극(150)을 형성할 수 있다. 그런다음, 제2 기판박형화 공정을 진행하여 갭(102)을 노출시킬 수 있는 제3 하면(100d)이 드러나도록 제2 하면(100c)을 리세스할 수 있다. 이에 따라, 관통전극(150)의 측면과 접촉하며 갭(102) 및/또는 갭(102)을 채우는 제2 매립절연막(122)에 의해 기판(100)의 다른 부분과 격리된 고립부(104)가 형성될 수 있다.
도 3g를 참조하면, 기판(100)의 제3 하면, 즉 비활성면(100d)을 덮는 하부절연막(118)을 형성할 수 있다. 갭(102)은 제2 매립절연막(122)이 채워져 있어 관통전극(150)은 기판(100)과 전기적으로 절연될 수 있다. 선택적으로, 관통전극(150)에 부착되는 솔더볼(170)을 더 형성할 수 있다. 지지체(72)를 제거하면 도 1d의 반도체 소자(2)를 형성할 수 있다.
<응용예>
도 4a는 본 발명의 실시예들에 따른 반도체 소자들을 구비한 메모리 카드를 도시한 블록도이다.
도 4a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 발명의 실시예들에 반도체 소자들(1,2) 및 반도체 패키지들(10,20) 중 적어도 어느 하나를 포함할 수 있다.
도 4b는 본 발명의 실시예들에 따른 반도체 소자들을 응용한 정보 처리 시스템을 도시한 블록도이다.
도 4b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들(1,2) 및 반도체 패키지들(10,20) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 4a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 상면과 그 반대면인 하면을 갖는 기판을 제공하고;
    상기 기판의 상면으로부터 상기 기판의 하면을 향해 연장된 홀과 갭을 형성하되, 상기 갭은 상기 홀을 둘러싸며 상기 홀에 비해 얕은 깊이로 형성하고;
    상기 홀을 절연체로 매립하고;
    상기 기판의 상면 상에 상기 절연체를 덮는 금속배선을 형성하고;
    상기 기판의 하면을 1차 리세스하여 상기 절연체를 노출시키고;
    상기 절연체를 제거하여 상기 홀을 통해 상기 금속배선을 노출시키고;
    상기 홀을 전도체로 매립하여 상기 금속배선과 연결된 관통전극을 형성하고;
    상기 기판의 하면을 2차 리세스하여 상기 갭을 노출시키고; 그리고
    상기 기판의 하면을 덮는 하부절연막을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 갭과 홀을 형성하는 것은:
    상기 기판을 식각하여 제1 폭을 갖는 상기 홀을 형성하고; 그리고
    상기 홀의 형성과 동시에 상기 제1 폭보다 작은 제2 폭을 갖는 상기 갭을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 갭을 형성하는 것은:
    상기 홀을 둘러싸는 고리 형태로 형성하는 것을 포함하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 절연체를 제거하는 것은:
    상기 절연체를 선택적으로 제거할 수 있는 에천트를 이용하는 건식 식각 혹은 습식 식각을 이용하여 자기정렬적으로 진행하는 것을 포함하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 관통전극을 형성하기 이전에,
    상기 홀의 내벽을 덮어 상기 금속배선과 접촉되는 금속막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 갭을 노출시키는 것은:
    상기 2차 리세스에 의해 상기 기판의 하면을 제거하여, 상기 관통전극과 상기 갭 사이의 상기 기판의 일부를 상기 기판의 다른 일부와 격리시키는 것을 포함하는 반도체 소자의 제조방법.
  7. 집적회로가 형성된 상면과 그 반대면인 하면을 갖는 기판;
    상기 기판을 관통하며 상기 집적회로와 전기적으로 연결된 관통전극;
    상기 관통전극과 이격되고 상기 관통전극을 둘러싸는 에어 갭;
    상기 기판의 상면 상에 형성되고, 상기 집적회로를 덮는 층간 절연막;
    상기 기판의 하면 상에 형성되고, 상기 에어 갭의 내부로 연장되어 상기 에어 갭의 하부를 채우는 하부 절연막;
    상기 에어 갭의 상부를 채우는 매립 절연막; 및
    상기 층간 절연막 상에 제공되어 상기 관통전극과 접속된 금속배선을 포함하고,
    상기 기판은, 상기 에어 갭과 상기 관통전극 사이에 개재되어 상기 기판의 다른 부분과 격리된 고립부를 포함하고,
    상기 관통전극은 상기 기판의 고립부와 직접 접촉하고,
    상기 에어 갭은 상기 층간 절연막을 관통하는 반도체 소자.
  8. 제7항에 있어서,
    상기 관통전극은:
    상기 기판을 관통하는 홀을 채우는 도전막을 포함하거나; 또는
    상기 도전막과, 상기 도전막과 상기 금속배선과의 사이에 그리고 상기 도전막과 상기 고립부와의 사이에 제공된 금속배리어막을;
    포함하는 반도체 소자.
  9. 삭제
  10. 제7항에 있어서,
    상기 에어 갭은, 평면으로 보아, 상기 관통전극을 둘러싸는 고리 형태인 반도체 소자.
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