KR20160065631A - Ｔｓｖ, 전면 범핑 패드 및 후면 범핑 패드를 갖는 반도체 소자 - Google Patents

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Abstract

기판의 전면 상에 배치된 제1 층간 절연 층, 상기 제1 층간 절연 층 및 상기 기판을 관통하는 TSV 구조체, 상기 TSV 구조체의 하단부는 상기 기판의 후면으로부터 돌출하고, 상기 기판의 후면 상에 형성된 후면 절연 층 및 후면 패시베이션 층, 상기 후면 절연 층 및 상기 후면 패시베이션 층 내에 매립되고 상기 TSV 구조체의 상기 하단부 상에 형성된 후면 범핑 패드를 포함하는 반도체 소자가 설명된다.

Description

ＴＳＶ, 전면 범핑 패드 및 후면 범핑 패드를 갖는 반도체 소자{Semiconductor Devices Having a TSV, a Frontside Bumping Pad, and a Backside Bumping Pad}
본 발명은 TSV(through-silicon via), 전면 범핑 패드, 및 후면 범핑 패드를 갖는 반도체 소자, 반도체 소자를 제조하는 방법, 및 칩 적층 구조체에 관한 것이다.
반도체 소자의 집적도가 한계에 이르렀으나, 반도체 소자의 대용량화가 여전히 요구되므로, 다수 개의 반도체 소자들을 적층하는 기술이 제안되었다. 종래의 범핑 패드들은 습식 식각 방법을 이용하여 패드 배리어 층 및 패드 씨드 층을 제거하였으므로, 언더컷 등이 발생하여 반도체 소자의 집적도를 향상시키기 어렵다. 본 발명은 범핑 패드들을 다마신(damascene) 방법을 이용하여 형성하는 기술적 사상을 제안한다.
본 발명이 해결하고자 하는 과제는 TSV, 전면 범핑 패드, 및 후면 범핑 패드를 가진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 TSV, 전면 범핑 패드, 및 후면 범핑 패드를 가진 반도체 소자를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 TSV, 전면 범핑 패드, 및 후면 범핑 패드를 가진 반도체 소자가 적층된 칩 적층 구조체를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판의 전면 상에 배치된 제1 층간 절연 층, 상기 제1 층간 절연 층 및 상기 기판을 관통하는 TSV 구조체, 상기 TSV 구조체의 하단부는 상기 기판의 후면으로부터 돌출하고, 상기 기판의 후면 상에 형성된 후면 절연 층 및 후면 패시베이션 층, 상기 후면 절연 층 및 상기 후면 패시베이션 층 내에 매립되고 상기 TSV 구조체의 상기 하단부 상에 형성된 후면 범핑 패드를 포함한다. 상기 TSV 구조체의 상기 하단부는 상기 후면 범핑 패드 내부로 돌출할 수 있다. 상기 후면 패시베이션 층의 상면과 상기 후면 범핑 패드의 상면은 공면일 수 있다.
상기 TSV 구조체는 TSV 플러그, 상기 TSV 플러그의 측면을 감싸는 TSV 배리어 층, 및 상기 TSV 배리어 층의 측면을 감싸는 TSV 라이너를 포함할 수 있다. 상기 TSV 플러그의 상단부 및 하단부는 상기 TSV 배리어 층 및 상기 TSV 라이너 층으로 감싸이지 않고 노출될 수 있다.
상기 후면 범핑 패드는 후면 패드 플러그, 상기 후면 패드 플러그의 하면 및 측면들을 감싸는 후면 패드 씨드 층, 및 상기 후면 패드 씨드 층의 하면 및 측면들을 감싸는 후면 패드 배리어 층을 포함할 수 있다. 상기 후면 패드 배리어 층은 상기 TSV 플러그와 접촉할 수 있다.
상기 후면 절연 층의 일부는 상기 후면 범핑 패드와 상기 TSV 구조체 사이에 스페이서 형태로 존재할 수 있다.
상기 반도체 소자는 상기 제1 층간 절연 층 상에 형성된 TSV 연결 회로, 상기 TSV 연결 회로를 덮는 제2 층간 절연 층, 및 상기 제2 층간 절연 층 상의 전면 범핑 패드를 더 포함할 수 있다. 상기 TSV 연결 회로는 상기 제1 층간 절연 층 상에 배치되고 상기 TSV 구조체와 접촉하는 TSV 연결 패드, 및 상기 TSV 연결 패드 상의 TSV 연결 비아를 포함할 수 있다. 상기 TSV 연결 비아는 상기 제2 층간 절연 층의 표면으로부터 상기 전면 범핑 패드 내부로 돌출할 수 있다.
상기 전면 범핑 패드는 전면 패드 플러그, 상기 전면 패드 플러그의 하면 및 측면들을 감싸는 전면 패드 씨드 층, 및 상기 전면 패드 씨드 층의 하면 및 측면들을 감싸는 전면 패드 배리어 층을 포함할 수 있다. 상기 전면 패드 배리어 층은 상기 TSV 연결 비아와 접촉할 수 있다.
상기 반도체 소자는 상기 기판의 상기 전면 상에 배치된 모스 트랜지스터, 및 상기 제1 층간 절연 층 상의 내부 배선 및 내부 비아를 포함할 수 있다. 상기 내부 비아는 상기 기판 또는 상기 모스 트랜지스터 중 하나와 전기적으로 연결될 수 있다.
상기 후면 절연 층은 실리콘 산화물을 포함하고, 및 상기 후면 패시베이션 층은 실리콘 질화물을 포함할 수 있다.
상기 후면 절연 층은 상기 TSV 구조체의 측면들과 접촉할 수 있다. 상기 후면 패시베이션 층은 상기 TSV 구조체의 측면들과 접촉하지 않을 수 있다.
상기 반도체 소자는 상기 후면 절연 층과 상기 후면 패시베이션 층 사이에 형성되고 상기 후면 범핑 패드의 측면과 접촉하는 후면 블로킹 층을 더 포함할 수 있다. 상기 후면 블로킹 층은 실리콘 탄화 질화물을 포함할 수 있다.
상기 반도체 소자는 상기 후면 절연 층과 상기 후면 블로킹 층 사이에 형성되고 상기 후면 범핑 패드의 상기 측면과 접촉하는 후면 스토퍼 층을 더 포함할 수 있다. 상기 후면 스토퍼 층은 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 기판의 전면 상에 배치된 모스 트랜지스터, 상기 모스 트랜지스터를 덮는 제1 층간 절연 층, 상기 제1 층간 절연 층 및 상기 기판을 관통하는 TSV 구조체, 상기 제1 층간 절연 층 상에 배치되고 상기 TSV 구조체의 상단부와 전기적으로 연결된 TSV 연결 회로, 상기 기판의 전면 상에 배치되고 상기 TSV 연결 회로와 전기적으로 연결된 전면 범핑 패드, 및 상기 기판의 후면 상에 배치되고 상기 TSV 구조체의 하단부와 연결된 후면 범핑 패드를 포함할 수 있다. 상기 TSV 구조체의 상기 하단부는 상기 후면 범핑 패드 내부로 돌출할 수 있다.
상기 TSV 연결 회로는 상기 제1 층간 절연 층 상에 상기 TSV 구조체의 상기 상단부와 접촉하는 TSV 패드, 상기 TSV 패드 상의 하부 TSV 연결 비아, 상기 하부 TSV 연결 비아 상의 TSV 연결 배선, 및 상기 TSV 연결 배선 상의 상부 TSV 연결 비아를 포함할 수 있다.
상기 상부 TSV 연결 비아는 TSV 연결 비아 플러그, 및 상기 TSV 연결 비아 플러그의 하면 및 측면을 감싸고 및 상기 TSV 연결 배선과 접촉하는 TSV 연결 비아 배리어 층을 포함할 수 있다.
상기 TSV 연결 비아 플러그의 상단부는 상기 전면 범핑 패드 내부로 돌출할 수 있다.
상기 반도체 소자는 상기 제1 층간 절연 층 상에 형성된 내부 회로, 상기 내부 회로 및 상기 TSV 연결 회로를 덮는 제2 층간 절연 층, 및 상기 제2 층간 절연 층 상의 전면 절연 층 및 전면 패시베이션 층을 더 포함할 수 있다.
상기 전면 절연 층 및 상기 전면 패시베이션 층은 상기 전면 범핑 패드의 측면들을 감쌀 수 있다.
상기 전면 패시베이션 층의 상면과 상기 전면 범핑 패드의 상면은 공면일 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 기판의 전면 상에 형성된 제1 층간 절연 층, 상기 기판 및 상기 제1 층간 절연 층을 관통하는 TSV 구조체, 상기 제1 층간 절연 층 상에 배치되고 상기 TSV 구조체의 상단부와 전기적으로 연결된 TSV 연결 회로, 상기 제1 층간 절연 층 상에 배치되고 상기 TSV 연결 회로를 덮는 제2 층간 절연 층, 상기 제2 층간 절연 층 상에 배치되고 상기 TSV 연결 회로와 전기적으로 연결된 전면 범핑 패드, 상기 기판의 후면 상에 배치되고 상기 TSV 구조체의 하단부와 연결된 후면 범핑 패드, 및 상기 기판의 상기 후면 상에 배치되고 상기 후면 범핑 패드의 측면과 접촉하는 후면 블로킹 층을 포함할 수 있다. 상기 TSV 구조체의 상기 하단부는 상기 후면 범핑 패드 내부로 돌출할 수 있다. 상기 후면 블로킹 층은 실리콘 탄화 질화물(SiCN)을 포함할 수 있다.
상기 TSV 연결 회로는 상기 제1 층간 절연 층 상에 배치되고 상기 TSV 구조체의 상기 상단부와 접촉하는 TSV 패드, 및 상기 전면 범핑 패드와 접촉하는 TSV 연결 비아를 포함할 수 있다.
상기 TSV 연결 비아는 상기 전면 범핑 패드 내부로 돌출할 수 있다.
상기 TSV 연결 비아는 연결 비아 플러그 및 상기 연결 비아 플러그의 하면 및 측면들을 감싸는 연결 비아 배리어 층을 포함할 수 있다.
상기 연결 비아 플러그의 상면 및 상단부의 측면들은 상기 연결 비아 배리어 층으로 덮이지 않을 수 있다.
상기 TSV 구조체는 TSV 플러그, 상기 TSV 플러그의 측면을 감싸는 TSV 배리어 층, 및 상기 TSV 배리어 층의 측면을 감싸는 TSV 라이너를 포함할 수 있다.
상기 TSV 플러그의 하단부의 표면 및 측면들의 일부는 상기 TSV 배리어 층 및 상기 TSV 라이너 층으로 감싸이지 않고 노출될 수 있다.
상기 후면 범핑 패드는 후면 패드 플러그, 및 상기 후면 패드 플러그의 하면 및 측면들을 감싸는 후면 패드 배리어 층을 포함할 수 있다.
상기 후면 패드 배리어 층은 상기 TSV 구조체의 상기 돌출한 하단부의 상면 및 측면들 상에 컨포멀하게 형성될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자, 반도체 소자를 제조하는 방법, 및 칩 적층 구조체는 다마신 방법으로 형성된 범핑 패드들을 포함하므로 미세 피치를 가진 범프 패드들을 구현할 수 있다. 따라서, 반도체 소자의 집적도 향상 및 소형화가 가능하다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자, 반도체 소자를 제조하는 방법, 및 칩 적층 구조체는 범핑 패드들이 노출되지 않으므로 물리적/전기적 내구성 및 신뢰성이 우수하다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 제조하는 방법, 및 칩 적층 구조체는 패키징되지 않고 직접적으로 본딩된 웨이퍼 레벨의 칩들을 포함하므로, 소형화가 가능하고 제조 단가도 낮아진다.
도 1a 내지 1h는 본 발명의 다양한 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이다.
도 2a 내지 2h는 본 발명의 다양한 실시예들에 의한 반도체 소자들의 범핑 패드들을 확대하여 개략적으로 도시한 도면들이다.
도 3a 내지 9c는 본 발명의 다양한 실시예들에 의한 반도체 소자를 형성하는 방법들을 설명하는 도면들이다.
도 10a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 메모리 모듈을 개념적으로 도시한 도면이다.
도 10b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 10c 및 도 10d는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 내지 1h는 본 발명의 다양한 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A)는 기판(11)의 전면(S1) 상에 배치된 모스 트랜지스터(15), 내부 회로(30), TSV 연결 회로(40), 제1 층간 절연 층(21), 제2 층간 절연 층(22), 상기 기판(11) 및 상기 제1 층간 절연 층(21)을 관통하는 TSV 구조체(50), 상기 TSV 구조체(50)와 수직으로 정렬되도록 상기 기판(11)의 상기 전면(S1) 상에(above) 배치된 전면 범핑 패드(80), 및 상기 TSV 구조체와 수직으로 정렬되도록 상기 기판(11)의 후면(S2) 상에(above) 배치된 후면 범핑 패드(90)를 포함할 수 있다.
상기 기판(11)은 단결정 실리콘 웨이퍼, SiGe 웨이퍼, 또는 SOI (silicon on insulator) 웨이퍼 중 하나를 포함할 수 있다. 상기 모스 트랜지스터(15)는 상기 기판(11) 상기 전면(S1) 상에 직접적으로 배치될 수 있다. 상기 모스 트랜지스터(15)는 NMOS 또는 PMOS를 포함할 수 있고, 로직 회로 또는 스위칭 소자를 구성할 수 있다.
상기 제1 층간 절연 층(21)은 상기 모스 트랜지스터(15)를 덮고 상기 TSV 구조체(50)의 측면을 감쌀 수 있다. 상기 제1 층간 절연 층(21)은 실리콘 산화물(SiO2), 실리콘 탄화산화물(SiCO) 실리콘 질화물(SiN) 층, 실리콘 탄화 질화물(SiCN), 또는 기타 절연물 층 중 적어도 하나를 포함할 수 있다.
상기 TSV 구조체(50)는 상기 제1 층간 절연 층(21) 및 상기 기판(11)을 완전히 수직으로 관통할 수 있다. 상기 TSV 구조체(50)는 TSV 라이너(51), TSV 배리어 층(52), 및 TSV 플러그(53)를 포함할 수 있다. 상기 TSV 라이너(51)는 상기 TSV 배리어 층(52)을 감쌀 수 있다. 상기 TSV 배리어 층(52)은 상기 TSV 플러그(53)를 감쌀 수 있다. 상기 TSV 라이너(51)는 실리콘 산화물을 포함할 수 있고, 상기 TSV 배리어 층(52)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함할 수 있고, 및 상기 TSV 플러그(53)는 구리(Cu)를 포함할 수 있다. 상기 TSV 구조체(50)의 상면과 상기 제1 층간 절연 층(21)의 상면은 공면(be coplanar)일 수 있다.
상기 내부 회로(30)는 수평으로 연장하는 다층의 내부 배선(31)들 및 수직으로 연장하는 다층의 내부 비아(32)들을 포함할 수 있다. 상기 내부 회로(30)들은 상기 기판(11) 및 상기 모스 트랜지스터(15)와 전기적으로 연결될 수 있다. 상기 내부 배선(31)들 및 상기 내부 비아(32)들은 금속을 포함할 수 있다.
상기 TSV 연결 회로(40)는 상기 TSV 구조체(50)와 상기 전면 범핑 패드(80)를 전기적으로 연결할 수 있다. 상기 TSV 연결 회로(40)는 TSV 연결 패드(41), 하부 TSV 연결 비아(42), TSV 연결 배선(43), 상부 TSV 연결 비아(44), 및 TSV 입출력(IO: input/output) 패드(45)를 포함할 수 있다. 상기 TSV 연결 패드(41)는 상기 TSV 구조체(50)의 상단부(50TE)와 접촉하도록 상기 제1 층간 절연 층(21) 상에 형성될 수 있다. 상기 TSV 연결 배선(43)은 상기 내부 배선(31)들 중 한 층과 동일한 레벨에 배치될 수 있다. 상기 TSV 입출력 패드(45)는 상기 내부 회로(30) 및 상기 TSV 연결 회로(40) 중 가장 높은 레벨에 배치될 수 있다. 상기 하부 TSV 연결 비아(42)는 상기 TSV 연결 패드(41)와 상기 TSV 연결 배선(43)을 전기적으로 연결할 수 있고, 및 상기 상부 TSV 연결 비아(44)는 상기 TSV 연결 배선(43)과 상기 TSV 입출력 패드(45)를 전기적으로 연결할 수 있다. 상기 TSV 입출력 패드(45)는 상기 제2 층간 절연 층(22) 내에 매립되고 및 상기 제2 층간 절연 층(22)과 공면일 수 있다.
상기 내부 회로(30) 및 상기 TSV 연결 회로(40)는 전도체를 포함할 수 있다. 예를 들어, 상기 내부 회로(30) 및 상기 TSV 연결 회로(40)들은 텅스텐(W), 구리(Cu), 알루미늄(Al), 니켈(Ni), 또는 티타늄(Ti) 같은 금속, 티타늄 질화물(TiN) 또는 텅스텐 질화물(WN) 같은 금속 화합물, 또는 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi) 같은 금속 실리사이드를 포함할 수 있다. 다른 실시예에서, 상기 TSV 입출력 패드(45)는 테스트 설비의 탐침(probe) 등이 직접적으로 접촉할 수 있도록 알루미늄을 포함할 수 있다.
상기 제2 층간 절연 층(22)은 상기 내부 회로(30)를 덮고, 및 상기 TSV 연결 회로(40)를 덮거나 그 측면들을 감쌀 수 있다.
상기 반도체 소자는 상기 제2 층간 절연 층(22) 상에 상기 TSV 입출력 패드(45)의 표면을 노출하는 전면 패시베이션 층(63)을 더 포함할 수 있다. 상기 전면 패시베이션 층(63)은 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
상기 전면 범핑 패드(80)는 상기 TSV 입출력 패드(45)의 노출된 표면 및 상기 전면 패시베이션 층(63) 상에 형성될 수 있다. 상기 전면 범핑 패드(80)는 전면 패드 배리어 층(81), 전면 패드 씨드 층(82), 전면 패드 플러그(83), 및 전면 패드 코팅 층(84)을 포함할 수 있다. 상기 전면 범핑 패드(80)에 대한 상세한 설명은 도2a를 참조하여 후술될 것이다.
상기 반도체 소자는 후면(S2) 상의 후면 절연 층(71), 후면 스토퍼 층(72), 후면 블로킹 층(73), 및 후면 패시베이션 층(74)을 포함할 수 있다. 상기 후면 패시베이션 층(74)은 하부 후면 패시베이션 층(75) 및 상부 후면 패시베이션 층(76)을 포함할 수 있다.
상기 후면 범핑 패드(90)는 상기 기판(11)의 상기 후면(S2) 상으로 돌출한 상기 TSV 구조체(50)의 상기 하단부(50BE) 상에 배치될 수 있다. 상기 후면 범핑 패드(90)는 후면 패드 배리어 층(91), 후면 패드 씨드 층(92), 및 후면 패드 플러그(93)를 포함할 수 있다.
상기 후면 절연 층(71), 상기 후면 스토퍼 층(72), 상기 후면 블로킹 층(73), 상기 후면 패시베이션 층(74), 및 상기 후면 범핑 패드(90)에 대한 설명은 보다 상세하게 후술될 것이다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10B)는, 기판(11)의 전면(S1) 상의 모스 트랜지스터(15), 제1 층간 절연 층(21), 내부 회로(30), TSV 연결 회로(40), 제2 층간 절연 층(22), 전면 패시베이션 층(63), 전면 범핑 패드(80), 상기 기판(11) 및 상기 제1 층간 절연 층(21)을 관통하는 TSV 구조체(50), 및 상기 기판(11)의 후면(S2) 상의 후면 절연 층(71), 후면 패시베이션 층(74), 및 후면 범핑 패드(90)를 포함할 수 있다. 상기 후면 범핑 패드(90)는 후면 패드 배리어 층(91), 후면 패드 씨드 층(92), 및 후면 패드 플러그(93)를 포함할 수 있다. 상기 후면 절연 층(71), 상기 후면 패시베이션 층(74), 및 상기 후면 범핑 패드(90)에 대한 보다 상세한 설명은 도 2c를 참조하여 후술될 것이다.
도 1c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10C)는 기판(11)의 전면(S1) 상의 모스 트랜지스터(15), 제1 층간 절연 층(21), 내부 회로(30), TSV 연결 회로(40), 제2 층간 절연 층(22), 전면 캡핑 층(61), 전면 절연 층(62), 전면 패시베이션 층(63), 전면 범핑 패드(85), 상기 기판(11)을 관통하는 TSV 구조체(50), 및 상기 기판(11)의 후면(S2) 상의 후면 절연 층(71), 후면 스토퍼 층(72), 후면 블로킹 층(73), 후면 패시베이션 층(74), 및 후면 범핑 패드(90)를 포함할 수 있다.
상기 TSV 연결 회로(40)의 상부 TSV 연결 비아(44)는 연결 비아 배리어 층(44a) 및 연결 비아 플러그(44b)를 포함할 수 있다.
상기 전면 범핑 패드(85)는 전면 패드 배리어 층(86), 전면 패드 씨드 층(87), 및 전면 패드 플러그(88)를 포함할 수 있다.
상기 상부 TSV 연결 비아(44), 상기 전면 캡핑 층(61), 상기 전면 절연 층(62), 상기 전면 패시베이션 층(63), 및 상기 전면 범핑 패드(85)에 대한 보다 상세한 설명은 도 2b를 참조하여 후술될 것이다.
도 1d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10D)는 기판(11)의 전면(S1) 상의 모스 트랜지스터(15), 제1 층간 절연 층(21), 내부 회로(30), TSV 연결 회로(40), 제2 층간 절연 층(22), 전면 캡핑 층(61), 전면 절연 층(62), 전면 패시베이션 층(63), 전면 범핑 패드(85), 상기 기판(11)을 관통하는 TSV 구조체(50), 및 상기 기판(11)의 후면(S2) 상의 후면 절연 층(71), 후면 패시베이션 층(74), 및 후면 범핑 패드(90)를 포함할 수 있다. 상기 후면 절연 층(71), 상기 후면 패시베이션 층(74), 및 상기 후면 범핑 패드(90)에 대한 설명은 도 2d를 참조하여 보다 상세하게 후술될 것이다.
도 1e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10E)는, 기판(11)의 전면(S1) 상의 모스 트랜지스터(15), 제1 층간 절연 층(21), 내부 회로(30), TSV 연결 회로(40), 제2 층간 절연 층(22), 전면 패시베이션 층(63), 전면 범핑 패드(80), 상기 기판(11) 및 상기 제1 층간 절연 층(21)을 관통하는 TSV 구조체(50), 상기 기판(11)의 후면(S2) 상의 후면 절연 층(71) 및 후면 범핑 패드(90)를 포함할 수 있다. 상기 후면 범핑 패드(90)는 경사진 측벽을 가질 수 있다. 상기 후면 범핑 패드(90)에 대한 상세한 설명은 도 2e를 참조하여 보다 상세하게 후술될 것이다.
도 1f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10F)는, 기판(11)의 전면(S1) 상의 모스 트랜지스터(15), 제1 층간 절연 층(21), 내부 회로(30), TSV 연결 회로(40), 제2 층간 절연 층(22), 전면 패시베이션 층(63), 전면 범핑 패드(80), 상기 기판(11) 및 상기 제1 층간 절연 층(21)을 관통하는 TSV 구조체(50), 상기 기판(11)의 후면(S2) 상의 후면 블로킹 층(73), 후면 절연 층(71), 및 후면 범핑 패드(90)를 포함할 수 있다. 상기 후면 범핑 패드(90)에 대한 보다 상세한 설명은 도 2f를 참조하여 후술될 것이다.
도 1g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10G)는, 기판(11)의 전면(S1) 상의 모스 트랜지스터(15), 제1 층간 절연 층(21), 내부 회로(30), TSV 연결 회로(40), 제2 층간 절연 층(22), 전면 패시베이션 층(63), 전면 범핑 패드(80), 상기 기판(11) 및 상기 제1 층간 절연 층(21)을 관통하는 TSV 구조체(50), 상기 기판(11)의 후면(S2) 상의 후면 버퍼 층(76), 상기 후면 버퍼 층(76) 상의 후면 블로킹 층(73), 상기 후면 블로킹 층(73) 상의 후면 절연 층(71), 및 상기 후면 절연 층(71) 내에 매립되고 상기 후면 블로킹 층(73)의 상면과 접촉하는 후면 범핑 패드(90)를 포함할 수 있다. 상기 후면 범핑 패드(90)에 대한 보다 상세한 설명은 도 2g를 참조하여 후술될 것이다.
도 1h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10H)는, 기판(11)의 전면(S1) 상의 모스 트랜지스터(15), 제1 층간 절연 층(21), 내부 회로(30), TSV 연결 회로(40), 제2 층간 절연 층(22), 전면 패시베이션 층(63), 전면 범핑 패드(80), 상기 기판(11) 및 상기 제1 층간 절연 층(21)을 관통하는 TSV 구조체(50), 상기 기판(11)의 후면(S2) 상의 후면 버퍼 층(76), 상기 후면 버퍼 층(76) 상의 후면 블로킹 층(73), 상기 후면 블로킹 층(73) 상의 후면 절연 층(71), 및 상기 후면 절연 층(71) 및 상기 후면 블로킹 층(73) 내에 매립되고 상기 후면 버퍼 층(76)의 상면과 접촉하는 후면 범핑 패드(90)를 포함할 수 있다. 상기 후면 범핑 패드(90)에 대한 보다 상세한 설명은 도 2h를 참조하여 후술될 것이다.
도 2a 내지 2h는 본 발명의 다양한 실시예들에 의한 반도체 소자들의 범핑 패드들을 확대하여 개략적으로 도시한 도면들이다.
도 2a를 참조하면, 본 발명의 실시예들에 의한 상기 반도체 소자(10A, 10B)들은 상기 TSV 입출력 패드(45)와 연결되도록 상기 전면 패시베이션 층(63) 상에 배치된 상기 전면 범핑 패드(80)를 포함할 수 있다.
상기 전면 범핑 패드(80)는 상기 노출된 TSV 입출력 패드(45)의 표면 및 상기 전면 패시베이션 층(63)의 표면과 접촉하는 상기 전면 패드 배리어 층(81), 상기 전면 패드 배리어 층(81) 상의 상기 전면 패드 씨드 층(82), 상기 전면 패드 씨드 층(82) 상의 상기 전면 패드 플러그(83), 및 상기 전면 패드 플러그(83) 상의 상기 전면 패드 코팅 층(84)을 포함할 수 있다.
상기 전면 패드 배리어 층(81)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함할 수 있다. 상기 전면 패드 씨드 층(82)은 티타늄(Ti), 구리(Cu), 니켈(Ni), 텅스텐(W), 또는 그 합금들, 예를 들어, 티타늄-니켈(TiNi), 티타늄-텅스텐(TiW), 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 상기 전면 패드 배리어 층(81) 및 상기 전면 패드 씨드 층(82)이 단일 층으로 형성될 수도 있다. 상기 전면 패드 플러그(83)는 구리(Cu) 또는 니켈(Ni) 같은 금속을 포함할 수 있다. 상기 전면 패드 씨드 층(82)과 상기 전면 패드 플러그(83)가 동일한 금속을 포함하는 경우, 상기 전면 패드 씨드 층(82)과 상기 전면 패드 플러그(83)의 경계 면은 구분되지 않도록 사라질 수 있다. 상기 전면 범핑 패드(80)는 상기 전면 패드 플러그(83)의 표면 상에 형성된 전면 패드 코팅 층(84)을 더 포함할 수 있다. 상기 전면 패드 코팅 층(84)은 금(Au)을 포함할 수 있다.
도 2b는 본 발명의 실시예들에 의한 상기 반도체 소자(10C, 10D)들은 상기 상부 TSV 연결 비아(44) 상의 상기 전면 범핑 패드(85)를 포함할 수 있다.
상기 TSV 연결 배선(43) 상에 배치된 상기 상부 TSV 연결 비아(44)는 TSV 연결 비아 배리어 층(44a) 및 TSV 연결 비아 플러그(44b)를 포함할 수 있다. 상기 연결 비아 배리어 층(44a)은 상기 연결 비아 플러그(44b)의 하면 및 측면들을 감쌀 수 있다. 상기 TSV 연결 비아 배리어 층(44a)은 상기 TSV 연결 배선(43)과 접촉할 수 있다. 상기 연결 비아 플러그(44b)의 상단부 및 상기 상단부의 측면들은 상기 연결 비아 배리어 층(44a)으로 덮이지 않고 노출될 수 있다. 상기 상부 TSV 연결 비아(44)의 상기 상단부는 상기 전면 범핑 패드(85)의 내부로 돌출할 수 있다.
상기 반도체 소자(10C, 10D)들은 상기 제2 층간 절연 층(22) 상에 형성되고 및 상기 전면 범핑 패드(85)의 측면들을 감싸는 상기 전면 캡핑 층(61), 상기 전면 절연 층(62), 및 상기 전면 패시베이션 층(63)을 포함할 수 있다. 상기 전면 캡핑 층(61)은 실리콘 질화물 또는 실리콘 탄화 질화물을 포함할 수 있다. 상기 전면 절연 층(62)은 실리콘 산화물을 포함할 수 있고, 및 상기 전면 패시베이션 층(63)은 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
상기 전면 범핑 패드(85)는 상기 상부 TSV 연결 비아(44) 상에 직접적으로 배치된 전면 패드 배리어 층(86), 상기 전면 패드 배리어 층(86) 상의 전면 패드 씨드 층(87), 및, 상기 전면 패드 씨드 층(87) 상의 전면 패드 플러그(88)를 포함할 수 있다.
상기 전면 패드 배리어 층(86)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함할 수 있다. 상기 전면 패드 씨드 층(87)은 티타늄(Ti), 구리(Cu), 니켈(Ni), 텅스텐(W), 또는 그 합금들, 예를 들어, 티타늄-니켈(TiNi), 티타늄-텅스텐(TiW), 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 상기 전면 패드 배리어 층(86) 및 상기 전면 패드 씨드 층(87)이 단일 층으로 형성될 수도 있다. 상기 전면 패드 플러그(88)는 구리(Cu) 또는 니켈(Ni) 같은 금속을 포함할 수 있다. 상기 전면 패드 씨드 층(87)과 상기 전면 패드 플러그(88)가 동일한 금속을 포함하는 경우, 상기 전면 패드 씨드 층(87)과 상기 전면 패드 플러그(88)의 경계 면은 구분되지 않도록 사라질 수 있다.
상기 전면 패시베이션 층(63)의 상면과 상기 전면 범핑 패드(85)의 상면은 공면일 수 있다.
도 2c를 참조하면, 본 발명의 실시예들에 의한 상기 반도체 소자(10A, 10C)들은 상기 TSV 구조체(50)의 상기 하단부(50BE) 상에 배치된 상기 후면 범핑 패드(90)를 포함할 수 있다. 상기 TSV 구조체(50)의 상기 하단부(50BE)는 상기 기판(11)의 후면(S2)으로부터 상기 후면 범핑 패드(90) 내부로 돌출할 수 있다.
상기 TSV 구조체(50)의 상기 하단부(50BE)의 상기 TSV 플러그(53)의 상면 및 측면들은 상기 TSV 라이너(51) 및 상기 TSV 배리어 층(52)으로 덮이지 않고 노출될 수 있다. 상기 TSV 라이너(51) 및 상기 TSV 배리어 층(52)은 상기 TSV 구조체(50)의 하단부(50BE)의 상기 TSV 플러그(53)의 측면들 상에 사이드 스페이서 형태로 형성될 수 있다.
상기 후면 범핑 패드(90)의 상기 후면 패드 배리어 층(91)은 상기 TSV 구조체(50)의 상기 하단부(50BE)와 접촉할 수 있다. 상히 후면 패드 배리어 층(91)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함할 수 있다. 상기 후면 패드 씨드 층(92)은 티타늄(Ti), 구리(Cu), 니켈(Ni), 텅스텐(W), 또는 그 합금들, 예를 들어, 티타늄-니켈(TiNi), 티타늄-텅스텐(TiW), 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 상기 후면 패드 배리어 층(91) 및 상기 후면 패드 씨드 층(92)이 단일 층으로 형성될 수도 있다. 상기 후면 패드 플러그(93)는 구리(Cu) 또는 니켈(Ni) 같은 금속을 포함할 수 있다. 상기 후면 패드 씨드 층(92)과 상기 후면 패드 플러그(93)가 동일한 금속을 포함하는 경우, 상기 후면 패드 씨드 층(92)과 상기 후면 패드 플러그(93)의 경계 면은 구분되지 않도록 사라질 수 있다.
상기 기판(11)의 상기 후면(S2) 상의 상기 후면 절연 층(71)은 상기 TSV 구조체(50)의 하면 및 측면들을 둘러쌀 수 있다. 상기 후면 절연 층(71)은 실리콘 산화물을 포함할 수 있다.
상기 후면 스토퍼 층(72), 상기 후면 블로킹 층(73), 및 상기 후면 패시베이션 층(74)은 상기 후면 범핑 패드(90)의 측면들을 감쌀 수 있다. 상기 후면 스토퍼 층(72)은 실리콘 질화물을 포함할 수 있고, 상기 후면 블로킹 층(73)은 실리콘 탄화 질화물(SiCN)을 포함할 수 있고, 및 상기 후면 패시베이션 층(74)은 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
상기 후면 범핑 패드(90)의 상면과 상기 후면 패시베이션 층(74)의 상면은 공면일 수 있다.
도 2d를 참조하면, 본 발명의 실시예들에 의한 상기 반도체 소자(10B, 10D)들은 상기 TSV 구조체(50)의 상기 하단부(50BE) 상에 배치된 상기 후면 범핑 패드(90)를 포함할 수 있다. 상기 TSV 구조체(50)의 상기 하단부(50BE)는 상기 기판(11)의 후면(S2)으로부터 상기 후면 범핑 패드(90) 내부로 돌출할 수 있다.
상기 기판(11)의 상기 후면(S2) 상의 상기 후면 절연 층(71)은 상기 TSV 구조체(50)의 하면 및 측면들을 둘러쌀 수 있다. 상기 후면 절연 층(71)은 실리콘 산화물을 포함할 수 있다.
상기 후면 패시베이션 층(74)은 상기 후면 범핑 패드(90)의 측면들을 감쌀 수 있다. 상기 후면 패시베이션 층(74)은 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
상기 후면 범핑 패드(90)의 상면과 상기 후면 패시베이션 층(74)의 상면은 공면일 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10E)는 상기 기판(11)의 상기 후면(S2) 상의 상기 후면 절연 층(71) 내에 매립된 상기 후면 범핑 패드(90)를 포함할 수 있다. 상기 후면 범핑 패드(90)는 경사진 측면들을 가질 수 있다. 상기 후면 절연 층(71)의 일부가 상기 후면 범핑 패드(90)의 하부와 상기 TSV 구조체(90)의 하단부(50BE) 사이에 스페이서(S) 형태로 존재할 수 있다.
도 2f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10F)는 상기 기판(11)의 상기 후면(S2) 상의 후면 블로킹 층(73) 및 상기 후면 블로킹 층(73) 상의 후면 절연 층(71)을 포함하고, 상기 후면 절연 층(71) 내에 매립된 상기 후면 범핑 패드(90)를 포함할 수 있다. 상기 후면 범핑 패드(90)는 경사진 측면들을 가질 수 있다. 상기 후면 블로킹 층(73)의 일부가 상기 후면 범핑 패드(90)의 하부와 상기 TSV 구조체(90)의 하단부(50BE) 사이에 스페이서(S) 형태로 존재할 수 있다. 상기 후면 범핑 패드(90)의 하부는 상기 후면 블로킹 층(73)과 접촉할 수 있다.
도 2g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10G)는 상기 기판(11)의 상기 후면(S2) 상의 후면 버퍼 층(76), 상기 후면 버퍼 층(76) 상의 후면 블로킹 층(73), 및 상기 후면 블로킹 층(73) 상의 후면 절연 층(71)을 포함하고, 상기 후면 절연 층(71) 내에 매립된 상기 후면 범핑 패드(90)를 포함할 수 있다. 상기 후면 범핑 패드(90)는 경사진 측면들을 가질 수 있다. 상기 후면 버퍼 층(76)의 일부가 상기 후면 범핑 패드(90)의 하부와 상기 TSV 구조체(90)의 하단부(50BE) 사이에 스페이서(S) 형태로 존재할 수 있다. 상기 후면 범핑 패드(90)의 하부는 상기 후면 블로킹 층(73)과 접촉할 수 있다. 상기 후면 버퍼 층(76)은 실리콘 산화물을 포함할 수 있다.
도 2h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10H)는 상기 기판(11)의 상기 후면(S2) 상의 후면 버퍼 층(76), 상기 후면 버퍼 층(76) 상의 후면 블로킹 층(73), 및 상기 후면 블로킹 층(73) 상의 후면 절연 층(71)을 포함하고, 상기 후면 절연 층(71) 및 상기 후면 블로킹 층(73) 내에 매립된 상기 후면 범핑 패드(90)를 포함할 수 있다. 상기 후면 범핑 패드(90)는 경사진 측면들을 가질 수 있다. 상기 후면 버퍼 층(76)의 일부가 상기 후면 범핑 패드(90)의 하부와 상기 TSV 구조체(90)의 하단부(50BE) 사이에 스페이서(S) 형태로 존재할 수 있다. 상기 후면 범핑 패드(90)의 측면은 상기 후면 블로킹 층(73)과 접촉할 수 있고, 및 상기 후면 범핑 패드(90)의 하면은 상기 후면 버퍼 층(76)과 접촉할 수 있다.
도 3a 내지 3n은 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(11)을 준비하고, 상기 기판(11)의 전면(S1) 상에 모스 트랜지스터(15)(MOS transistors)들을 형성하고, 상기 모스 트랜지스터(15)들을 덮는 제1 층간 절연 층(21)을 형성하는 것을 포함할 수 있다.
상기 기판(11)은 단결정 실리콘 웨이퍼, SiGe 웨이퍼, 또는 SOI(silicon on insulator) 웨이퍼 중 하나를 포함할 수 있다.
상기 제1 층간 절연 층(21)은 증착 공정에 의해 형성된 실리콘 산화물(SiO2), 실리콘 탄화산화물(SiCO) 실리콘 질화물(SiN) 층, 실리콘 탄화 질화물(SiCN), 또는 기타 절연물 층 중 적어도 하나를 포함할 수 있다.
도 3b를 참조하면, 상기 방법은 상기 제1 층간 절연 층(21) 및 상기 기판(11)을 관통하는 TSV 구조체(50) (through-silicon via structure)를 형성하는 것을 포함할 수 있다.
상기 TSV 구조체(50)를 형성하는 것은, 에칭 공정을 수행하여 상기 제1 층간 절연 층(21) 및 상기 기판(11)을 에칭하여 TSV 홀(50H)을 형성하고, 상기 TSV 홀(50H)의 내벽 상에 TSV 라이너(51)를 컨포멀하게 형성하고, 상기 TSV 라이너(51) 상에 TSV 배리어 층(52)을 컨포멀하게 형성하고, 및 상기 TSV 배리어 층(52) 상에 상기 TSV 홀(50H)을 채우도록 TSV 플러그(53)를 형성하는 것을 포함할 수 있다.
상기 TSV 라이너(51)는 ALD(atomic layered deposition) 공정을 수행하여 형성된 실리콘 산화물을 포함할 수 있고, 상기 TSV 배리어 층(52)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함할 수 있고, 및 상기 TSV 플러그(53)는 구리(Cu)를 포함할 수 있다. 상기 방법은 CMP(chmical mechanical plishing) 공정을 수행하여 상기 TSV 구조체(50)의 상면과 상기 제1 층간 절연 층(21)의 상면을 공면화(be coplanar)하는 것을 더 포함할 수 있다.
도 3c를 참조하면, 상기 방법은 내부 회로(30), TSV 연결 회로(40), 제2 층간 절연 층(22), 후면 패시베이션 층(74)을 형성하는 것을 포함할 수 있다.
상기 내부 회로(30)는 포토리소그래피 공정, 에칭 공정, 증착 공정, 도금 공정, 및/또는 평탄화 공정을 이용하여 형성된 수평으로 연장하는 다층의 내부 배선(31)들 및 수직으로 연장하는 다층의 내부 비아(32)들을 포함할 수 있다. 상기 내부 회로(30)들은 상기 기판(11) 및 상기 모스 트랜지스터(15)와 전기적으로 연결될 수 있다.
상기 TSV 연결 회로(40)는 포토리소그래피 공정, 에칭 공정, 증착 공정, 도금 공정, 및/또는 평탄화 공정을 이용하여 형성된 TSV 연결 패드(41), TSV 연결 배선(43), 하부 TSV 연결 비아(42), 상부 TSV 연결 비아(44), 및 TSV 입출력(IO: input/output) 패드(45)를 포함할 수 있다. 상기 TSV 연결 패드(41)는 상기 TSV 구조체(50)의 상단부와 접촉하도록 상기 제1 층간 절연 층(21) 상에 형성될 수 있다. 상기 TSV 연결 배선(43)은 상기 내부 배선(31)들 중 한 층과 동일한 레벨에 배치될 수 있다. 상기 TSV 입출력 패드(45)는 상기 내부 회로(30) 및 상기 TSV 연결 회로(40) 중 가장 높은 레벨에 배치될 수 있다. 상기 하부 TSV 연결 비아(42)는 상기 TSV 연결 패드(41)와 상기 TSV 연결 배선(43)을 전기적으로 연결할 수 있고, 및 상기 상부 TSV 연결 비아(44)는 상기 TSV 연결 배선(43)과 상기 TSV 입출력 패드(45)를 전기적으로 연결할 수 있다.
상기 내부 회로(30) 및 상기 TSV 연결 회로(40)는 전도체를 포함할 수 있다. 예를 들어, 상기 내부 회로(30) 및 상기 TSV 연결 회로(40)들은 텅스텐(W), 구리(Cu), 알루미늄(Al), 니켈(Ni), 또는 티타늄(Ti) 같은 금속, 티타늄 질화물(TiN) 또는 텅스텐 질화물(WN) 같은 금속 화합물, 또는 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi) 같은 금속 실리사이드를 포함할 수 있다. 다른 실시예에서, 상기 TSV 입출력 패드(45)는 테스트 설비의 탐침(probe) 등이 직접적으로 접촉할 수 있도록 알루미늄을 포함할 수 있다.
상기 제2 층간 절연 층(22)은 실리콘 산화물(SiO2), 실리콘 탄화산화물(SiCO) 실리콘 질화물(SiN) 층, 실리콘 탄화 질화물(SiCN), 또는 기타 절연물 층 중 적어도 하나를 포함할 수 있다.
상기 전면 패시베이션 층(63)은 상기 TSV 입출력 패드(45)의 표면을 노출하는 오프닝(O)을 가질 수 있다. 상기 전면 패시베이션 층(63)은 실리콘 질화물, 폴리이미드, 또는 그 조합을 포함할 수 있다.
도 3d를 참조하면, 상기 방법은 상기 전면 패시베이션 층(63) 및 상기 오프닝(O) 내에 노출된 상기 TSV 입출력 패드(45) 상에 전면 패드 배리어 층(81) 및 전면 패드 씨드 층(82)을 컨포멀하게 형성하는 것을 포함할 수 있다.
상기 전면 패드 배리어 층(81) 및 상기 전면 패드 씨드 층(82)은 스퍼터링(sputtering) 같은 PVD(physical vapor deposition) 공정 또는 금속 유기 CVD (MOCVD: metal organic CVD) 같은 공정을 수행하여 형성될 수 있다. 상기 전면 패드 배리어 층(81)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함할 수 있다. 상기 전면 패드 씨드 층(82)은 티타늄(Ti), 구리(Cu), 니켈(Ni), 텅스텐(W), 또는 그 합금들, 예를 들어, 티타늄-니켈(TiNi), 티타늄-텅스텐(TiW), 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 상기 전면 패드 배리어 층(81) 및 상기 전면 패드 씨드 층(82)이 단일 층으로 형성될 수도 있다.
도 3e를 참조하면, 상기 방법은 상기 전면 패드 씨드 층(82) 상에 도금 패드 마스크 패턴(Mp)을 형성하고, 도금 공정을 수행하여 전면 패드 플러그(83)를 형성하는 것을 포함할 수 있다. 상기 도금 패드 마스크 패턴(Mp)은 포토레지스트를 포함할 수 있다. 상기 전면 패드 플러그(83)는 구리(Cu) 또는 니켈(Ni)을 포함할 수 있다.
다른 실시예에서, 상기 방법은 상기 전면 패드 플러그(83)의 상면 상에 전면 패드 코팅 층(84)을 형성하는 것을 더 포함할 수 있다. 상기 전면 패드 코팅 층(84)은 금(Au)을 포함할 수 있다.
도 3f를 참조하면, 상기 방법은 상기 도금 패드 마스크 패턴(Mp)을 제거하여 상기 전면 패드 씨드 층(82)을 노출시키는 것을 포함할 수 있다. 상기 도금 패드 마스크 패턴(Mp)은 산소(O2) 플라즈마를 이용하는 애싱(ashing) 공정 또는 황산 보일 같은 스트립(strip) 공정에 의해 제거될 수 있다.
도 3g를 참조하면, 상기 방법은 상기 노출된 전면 패드 씨드 층(82) 및 그 하부의 상기 전면 패드 배리어 층(81)을 제거하여 전면 범핑 패드(80)를 형성하는 것을 포함할 수 있다. 상기 전면 패드 씨드 층(82) 및 상기 전면 패드 배리어 층(81)을 제거하는 것은 습식 공정을 수행하는 것을 포함할 수 있다. 본 공정에서, 상기 전면 패드 씨드 층(82) 및 상기 전면 패드 배리어 층(81)이 과잉 제거되어 상기 전면 패드 플러그(83)의 하부에 언더-컷이 발생할 수도 있다. 도면에는 상기 언더-컷이 생략되었다.
도 3h를 참조하면, 상기 방법은 상기 기판(11)을 뒤집고, 및 상기 기판(11)의 후면(S2)을 리세스하여 상기 TSV 구조체(50)의 하단부(50BE)가 돌출하도록 노출시키는 것을 포함할 수 있다. 상기 기판(11)의 상기 후면(S2)을 리세스시키는 것은 실리콘 에칭 공정을 수행하는 것을 포함할 수 있다.
도 3i를 참조하면, 상기 방법은 CVD 공정을 수행하여 상기 기판(11)의 상기 후면(S2) 상에 상기 돌출한 상기 TSV 구조체(50)의 상기 하단부(50BE)를 덮도록 후면 절연 층(71) 및 후면 스토퍼 층(72)을 형성하는 것을 포함할 수 있다. 상기 후면 절연 층(71)은 실리콘 산화물을 포함할 수 있고, 및 상기 후면 스토퍼 층(72)은 실리콘 질화물을 포함할 수 있다.
도 3j를 참조하면, 상기 방법은 CMP 공정을 수행하여 상기 TSV 구조체(50)의 상기 하단부(50BE), 상기 후면 스토퍼 층(72), 및 상기 후면 절연 층(71)을 평탄화하는 것을 포함할 수 있다. 따라서, 상기 TSV 구조체(50)의 상기 하단부(50BE), 상기 후면 스토퍼 층(72), 및 상기 후면 절연 층(71)의 상면들은 공면을 가질 수 있다. (be coplanar) 상기 후면 스토퍼 층(72)은 상기 TSV 구조체(50)와 접촉하지 않을 수 있다. 상기 후면 절연 층(71)만이 상기 TSV 구조체(50)의 측면들을 감쌀 수 있다. 상기 CMP 공정은 상기 후면 스토퍼 층(72)의 평탄한 부분을 CMP 정지층(CMP stopping layer)으로 이용할 수 있다.
도 3k를 참조하면, 상기 방법은 상기 평탄화된 상기 TSV 구조체(50)의 상기 하단부(50BE), 상기 후면 스토퍼 층(72), 및 상기 후면 절연 층(71)의 상면들 상에 후면 블로킹 층(73) 및 후면 패시베이션 층(74)을 컨포멀하게 형성하고, 및 상기 후면 패시베이션 층(74) 상에 후면 패드 마스크 패턴(Mb)을 형성하는 것을 포함할 수 있다.
상기 후면 블로킹 층(73)은 상기 TSV 구조체(50) 및 상기 후면 절연 층(71)의 원자 이동 및 확산을 블로킹할 수 있다. 상기 후면 블로킹 층(73)은 실리콘 탄화 질화물(SiCN)처럼 탄소를 포함하는 실리콘 질화물을 포함할 수 있다.
상기 후면 패시베이션 층(74)은 하부 후면 패시베이션 층(75) 및 상부 후면 패시베이션 층(76)을 포함할 수 있다. 상기 하부 후면 패시베이션 층(75)은 실리콘 산화물을 포함할 수 있고, 상기 상부 후면 패시베이션 층(76)은 실리콘 질화물을 포함할 수 있다. 상기 하부 후면 패시베이션 층(75)은 상기 반도체 소자에 유연성을 제공할 수 있고, 및 상기 상부 후면 패시베이션 층(76)은 후속 CMP 공정에서 정지층(stopping layer)으로 이용될 수 있다.
상기 후면 패드 마스크 패턴(Mb)은 상기 TSV 구조체(50)의 상기 하단부(50BE)와 정렬하는 오프닝(O)을 가질 수 있다. 상기 후면 패드 마스크 패턴(Mb)은 포토레지스트를 포함할 수 있다.
도 3l을 참조하면, 상기 방법은 상기 후면 패드 마스크 패턴(Mb)을 에칭 마스크로 이용하는 에칭 공정을 수행하여 상기 TSV 구조체(50)의 상기 하단부(50BE)를 노출하는 후면 패드 리세스(90R)를 형성하는 것을 포함할 수 있다. 상기 노출된 TSV 구조체(50)의 상기 하단부(50BE) 주변은 더욱 리세스될 수 있다. 상기 노출된 TSV 구조체(50)의 상기 하단부(50BE)의 상기 TSV 플러그(53)의 상부 표면 상의 상기 TSV 배리어 층(52) 및 상기 TSV 라이너(51)는 제거될 수 있다. 상기 노출된 TSV 구조체(50)의 상기 하단부(50BE)의 상기 TSV 플러그(53)의 측면 상의 상기 TSV 배리어 층(52) 및 상기 TSV 라이너(51)는 사이드 스페이서 형태로 잔존할 수 있다. 상기 잔존하는 TSV 배리어 층(52) 및 TSV 라이너(51)는 상면도에서 원형(circlar) 또는 디스크(disk) 모양을 가질 수 있다. 이후, 상기 후면 패드 마스크 패턴(Mb)은 산소(O2) 플라즈마를 이용하는 애싱(ashing) 공정 또는 황산 보일 같은 스트립(strip) 공정에 의해 제거될 수 있다.
도 3m을 참조하면, 상기 방법은 상기 후면 패드 리세스(90R) 내에 후면 패드 배리어 층(91), 후면 패드 씨드 층(92), 및 후면 패드 플러그 층(93a)을 형성하는 것을 포함할 수 있다. 상기 후면 패드 배리어 층(91) 및 상기 후면 패드 씨드 층(92)은 스퍼터링(sputtering) 같은 PVD(physical vapor deposition) 공정 또는 금속 유기 CVD (MOCVD: metal organic CVD) 같은 공정을 수행하여 형성될 수 있다. 상기 후면 패드 배리어 층(91)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함할 수 있다. 상기 후면 패드 씨드 층(92)은 티타늄(Ti), 구리(Cu), 니켈(Ni), 텅스텐(W), 또는 그 합금들, 예를 들어, 티타늄-니켈(TiNi), 티타늄-텅스텐(TiW), 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 상기 후면 패드 배리어 층(91) 및 상기 후면 패드 씨드 층(92)이 단일 층으로 형성될 수도 있다. 상기 후면 패드 플러그 층(93a)은 도금, PVD, 또는 CVD 공정을 이용하여 형성될 수 있다. 상기 후면 패드 플러그 층(93a)은 구리(Cu) 또는 니켈(Ni) 같은 금속을 포함할 수 있다. 상기 후면 패드 씨드 층(92)과 상기 후면 패드 플러그 층(93a)이 동일한 금속을 포함하는 경우, 상기 후면 패드 씨드 층(92)과 상기 후면 패드 플러그 층(93a)의 경계 면은 구분되지 않도록 사라질 수 있다.
도 3n을 참조하면, 상기 방법은 CMP 공정을 수행하여 상기 후면 패드 플러그 층(93a), 상기 후면 패드 씨드 층(92), 상기 후면 패드 배리어 층(91), 및 상기 상부 후면 패시베이션 층(76)의 상면을 평탄화하여 후면 범핑 패드(90)를 형성하는 것을 포함할 수 있다.
도 4a 내지 4c는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 도면들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 3a 내지 3i를 참조하여 설명된 공정들을 수행하여 상기 기판(11)의 상기 후면(S2) 상에 상기 돌출한 상기 TSV 구조체(50)의 상기 하단부(50BE)를 덮도록 상기 후면 절연 층(71) 및 상기 후면 패시베이션 층(74)을 형성하고, 후면 패드 마스크 패턴(Mb)을 형성하는 것을 포함할 수 있다. 상기 후면 패드 마스크 패턴(Mb)은 상기 TSV 구조체(50)의 상기 하단부(50BE)와 정렬하는 오프닝(O)을 가질 수 있다.
도 4b를 참조하면, 상기 방법은, 도 3k 및 3l을 참조하여 설명된 공정들을 수행하여, 상기 후면 패드 마스크 패턴(Mb)을 에칭 마스크로 이용하는 에칭 공정을 수행하여 상기 TSV 구조체(50)의 상기 하단부(50BE)를 노출하는 후면 패드 리세스(90R)를 형성하는 것을 포함할 수 있다. 이후, 상기 방법은 상기 후면 패드 마스크 패턴(Mb)을 제거하는 것을 포함할 수 있다.
도 4c를 참조하면, 상기 방법은, 도 3m 및 3n을 참조하여 설명된 공정들을 수행하여, 상기 후면 패드 리세스(90R) 내에 후면 패드 배리어 층(91), 후면 패드 씨드 층(92), 및 후면 패드 플러그 층(93a)을 형성하고, 및 CMP 공정을 수행하여 상기 후면 패드 플러그 층(93a), 상기 후면 패드 씨드 층(92), 상기 후면 패드 배리어 층(91), 및 상기 상부 후면 패시베이션 층(76)의 상면을 평탄화하여 후면 범핑 패드(90)를 형성하는 것을 포함할 수 있다.
도 5a 내지 5d는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 도면들이다.
도 5a를 참조하면, 도 3a 내지 3c를 참조하여 설명된 공정들을 수행하여 TSV 구조체(50), 내부 회로(30), TSV 연결 회로(40), 및 제2 층간 절연 층(22)을 형성하는 것을 포함할 수 있다.
상기 TSV 연결 회로(40)는 TSV 연결 패드(41), TSV 연결 배선(43), 하부 TSV 연결 비아(42), 및 상부 TSV 연결 비아(44)를 포함할 수 있다. 도 3c와 비교하여, 상기 TSV 입출력 패드(45)가 생략될 수 있다. 상기 상부 TSV 연결 비아(44)는 TSV 연결 비아 배리어 층(44a) 및 TSV 연결 비아 플러그(44b)를 포함할 수 있다. 상기 TSV 연결 비아 배리어 층(44a)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함할 수 있다. 상기 TSV 연결 비아 플러그(44b)는 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
상기 방법은 상기 제2 층간 절연 층(22) 상에 전면 캡핑 층(61)을 형성하는 것을 더 포함할 수 있다. 상기 전면 캡핑 층(61)의 상면은 상기 TSV 입출력 패드(45)의 상면과 공면일 수 있다. 상기 전면 캡핑 층(61)은 실리콘 질화물을 포함할 수 있다. 상기 상부 TSV 연결 비아(44)는 상기 전면 캡핑 층(61)을 CMP 정지층(stopping layer)로 이용하여 평탄화될 수 있다. 설명되지 않은 구성 요소들은 도 3a 내지 3c를 참조하여 이해될 수 있을 것이다.
도 5b를 참조하면, 상기 방법은 상기 전면 캡핑 층(61) 및 상기 상부 TSV 연결 비아(44) 상에 전면 절연 층(62) 및 전면 패시베이션 층(63)을 형성하고, 및 상기 전면 패시베이션 층(63) 상에 전면 패드 마스크 패턴(Mf)을 형성하는 것을 포함할 수 있다. 상기 전면 절연 층(62)은 실리콘 산화물을 포함할 수 있고, 및 상기 전면 패시베이션 층(63)은 실리콘 질화물을 포함할 수 있다. 상기 전면 패드 마스크 패턴(Mf)은 상기 상부 TSV 연결 비아(44)와 정렬하는 오프닝(O)을 포함할 수 있다. 상기 전면 패드 마스크 패턴(Mf)은 포토레지스트를 포함할 수 있다.
도 5c를 참조하면, 상기 방법은 상기 전면 패드 마스크 패턴(Mf)을 에칭 마스크로 이용하는 에칭 공정을 수행하여 상기 상부 TSV 연결 비아(44)의 상단부를 노출시키는 전면 패드 리세스(80R)를 형성하는 것을 포함할 수 있다. 상기 상부 TSV 연결 비아(44)의 상기 상단부는 상기 전면 패드 리세스(80R) 내에 돌출할 수 있다. 상기 상부 TSV 연결 비아(44)의 TSV 연결 비아 배리어 층(44a)은 부분적으로 제거될 수 있다. 따라서, 상기 상부 TSV 연결 비아(44)의 측면의 상부들이 노출될 수 있다. 이후, 상기 전면 패드 마스크 패턴(Mf)은 제거될 수 있다.
도 5d를 참조하면, 도 3m 및 3n을 참조하여 설명된 공정들을 수행하여 전면 범핑 패드(85)를 형성하는 것을 포함할 수 있다. 상기 전면 범핑 패드(85)는 전면 패드 배리어 층(86), 전면 패드 씨드 층(87), 및 전면 패드 플러그(88)를 포함할 수 있다. 상기 전면 패드 배리어 층(86) 및 상기 전면 패드 씨드 층(87)은 스퍼터링(sputtering) 같은 PVD(physical vapor deposition) 공정 또는 금속 유기 CVD (MOCVD: metal organic CVD) 같은 공정을 수행하여 형성될 수 있다. 상기 전면 패드 배리어 층(86)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함할 수 있다. 상기 전면 패드 씨드 층(87)은 티타늄(Ti), 구리(Cu), 니켈(Ni), 텅스텐(W), 또는 그 합금들, 예를 들어, 티타늄-니켈(TiNi), 티타늄-텅스텐(TiW), 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 상기 전면 패드 배리어 층(86) 및 상기 전면 패드 씨드 층(87)이 단일 층으로 형성될 수도 있다. 상기 전면 패드 플러그 층(88)은 도금, PVD, 또는 CVD 공정을 이용하여 형성될 수 있다. 상기 전면 패드 플러그 층(88)은 구리(Cu) 또는 니켈(Ni) 같은 금속을 포함할 수 있다. 상기 전면 패드 씨드 층(87)과 상기 전면 패드 플러그 층(88)이 동일한 금속을 포함하는 경우, 상기 전면 패드 씨드 층(87)과 상기 전면 패드 플러그 층(88)의 경계 면은 구분되지 않도록 사라질 수 있다.
이후, 상기 방법은 도 3h 내지 3n을 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있다.
도 6a 내지 6c는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 3a 내지 3i를 참조하여 설명된 공정들을 수행하여 상기 기판(11)의 상기 후면(S2) 상에 상기 돌출한 상기 TSV 구조체(50)의 상기 하단부(50BE)를 덮도록 상기 후면 절연 층(71)을 형성하는 것을 포함할 수 있다. 상기 후면 절연 층(71)은 상기 돌출한 TSV 구조체(50)의 하단부(50BE)를 충분히 덮도록 두껍게 형성될 수 있다.
도 6b를 참조하면, 상기 방법은 상기 후면 절연 층(71) 상에 후면 패드 마스크 패턴(Mb)을 형성하고, 상기 후면 마스크 패턴(Mb)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 TSV 구조체(50)의 하단부(50BE)는 노출하는 오프닝(O)을 형성하는 것을 포함할 수 있다. 상기 TSV 구조체(50)의 상기 하단부(50BE)의 상기 TSV 라이너(51)의 측면 상에 상기 후면 절연 층(71)의 일부가 스페이서(S) 형태로 잔존할 수 있다.
도 6c를 참조하면, 상기 방법은 상기 후면 마스크 패턴(Mb)을 제거하고, 상기 오프닝(O) 내에 후면 패드 배리어 층(91), 후면 패드 씨드 층(92), 및 후면 패드 플러그(93)를 형성하여 후면 범핑 패드(90)를 형성하는 것을 포함할 수 있다. 상기 후면 범핑 패드(90)는 상기 후면 절연 층(71)과 공면을 가질 수 있다. 상기 후면 절연 층(71)의 일부가 상기 TSV 구조체(50)의 상기 하단부(50BE)와 상기 후면 범핑 패드(90)의 사이에 스페이서(S) 형태로 존재할 수 있다.
도 7a 내지 7c는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 7a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 3a 내지 3i를 참조하여 설명된 공정들을 수행하여 상기 기판(11)의 상기 후면(S2) 상에 상기 돌출한 상기 TSV 구조체(50)의 상기 하단부(50BE)를 덮도록 후면 블로킹 층(73)을 형성하고, 및 상기 후면 블로킹 층(73) 상에 후면 절연 층(71)을 형성하는 것을 포함할 수 있다.
도 7b를 참조하면, 상기 방법은 상기 후면 절연 층(71) 상에 후면 패드 마스크 패턴(Mb)을 형성하고, 상기 후면 마스크 패턴(Mb)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 TSV 구조체(50)의 하단부(50BE)는 노출하는 오프닝(O)을 형성하는 것을 포함할 수 있다. 상기 TSV 구조체(50)의 상기 하단부(50BE)의 상기 TSV 라이너(51)의 측면 상에 상기 후면 블로킹 층(73)의 일부가 스페이서(S) 형태로 잔존할 수 있다.
도 7c를 참조하면, 상기 방법은 상기 후면 마스크 패턴(Mb)을 제거하고, 상기 오프닝(O) 내에 후면 패드 배리어 층(91), 후면 패드 씨드 층(92), 및 후면 패드 플러그(93)를 형성하여 후면 범핑 패드(90)를 형성하는 것을 포함할 수 있다. 상기 후면 범핑 패드(90)는 상기 후면 절연 층(71)과 공면을 가질 수 있다. 상기 후면 블로킹 층(73)의 일부가 상기 TSV 구조체(50)의 상기 하단부(50BE)와 상기 후면 범핑 패드(90)의 사이에 스페이서(S) 형태로 존재할 수 있다.
도 8a 내지 8c는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 8a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 3a 내지 3i를 참조하여 설명된 공정들을 수행하여 상기 기판(11)의 상기 후면(S2) 상에 상기 돌출한 상기 TSV 구조체(50)의 상기 하단부(50BE)를 덮도록 후면 버퍼 층(76)을 형성하고, 및 상기 후면 버퍼 층(76) 상에 후면 블로킹 층(73)을 형성하고, 및 상기 후면 블로킹 층(73) 상에 후면 절연 층(71)을 형성하는 것을 포함할 수 있다. 상기 후면 버퍼 층(76)은 실리콘 산화물을 포함할 수 있다.
도 8b를 참조하면, 상기 방법은 상기 후면 절연 층(71) 상에 후면 패드 마스크 패턴(Mb)을 형성하고, 상기 후면 마스크 패턴(Mb)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 TSV 구조체(50)의 하단부(50BE)는 노출하는 오프닝(O)을 형성하는 것을 포함할 수 있다. 상기 TSV 구조체(50)의 상기 하단부(50BE)의 상기 TSV 라이너(51)의 측면 상에 상기 후면 버퍼 층(76)의 일부가 스페이서(S) 형태로 잔존할 수 있다.
도 8c를 참조하면, 상기 방법은 상기 후면 마스크 패턴(Mb)을 제거하고, 상기 오프닝(O) 내에 후면 패드 배리어 층(91), 후면 패드 씨드 층(92), 및 후면 패드 플러그(93)를 형성하여 후면 범핑 패드(90)를 형성하는 것을 포함할 수 있다. 상기 후면 범핑 패드(90)는 상기 후면 절연 층(71)과 공면을 가질 수 있다. 상기 후면 버퍼 층(76)의 일부가 상기 TSV 구조체(50)의 상기 하단부(50BE)와 상기 후면 범핑 패드(90)의 사이에 스페이서(S) 형태로 존재할 수 있다.
도 9a 내지 9c는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 9a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 3a 내지 3i를 참조하여 설명된 공정들을 수행하여 상기 기판(11)의 상기 후면(S2) 상에 상기 돌출한 상기 TSV 구조체(50)의 상기 하단부(50BE)를 덮도록 후면 버퍼 층(76)을 형성하고, 및 상기 후면 버퍼 층(76) 상에 후면 블로킹 층(73)을 형성하고, 및 상기 후면 블로킹 층(73) 상에 후면 절연 층(71)을 형성하는 것을 포함할 수 있다.
도 9b를 참조하면, 상기 방법은 상기 후면 절연 층(71) 상에 후면 패드 마스크 패턴(Mb)을 형성하고, 상기 후면 마스크 패턴(Mb)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 TSV 구조체(50)의 하단부(50BE)는 노출하는 오프닝(O)을 형성하는 것을 포함할 수 있다. 상기 TSV 구조체(50)의 상기 하단부(50BE)의 상기 TSV 라이너(51)의 측면 상에 상기 후면 버퍼 층(76)의 일부가 스페이서(S) 형태로 잔존할 수 있다.
도 9c를 참조하면, 상기 방법은 상기 후면 마스크 패턴(Mb)을 제거하고, 상기 오프닝(O) 내에 후면 패드 배리어 층(91), 후면 패드 씨드 층(92), 및 후면 패드 플러그(93)를 형성하여 후면 범핑 패드(90)를 형성하는 것을 포함할 수 있다. 상기 후면 범핑 패드(90)는 상기 후면 절연 층(71)과 공면을 가질 수 있다. 상기 후면 버퍼 층(76)의 일부가 상기 TSV 구조체(50)의 상기 하단부(50BE)와 상기 후면 범핑 패드(90)의 사이에 스페이서(S) 형태로 존재할 수 있다.
도 10a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 자기 저항 메모리 소자를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 10a를 참조하면, 본 발명의 일 실시예에 의한 메모리 모듈(2100)은 모듈 기판(2110), 상기 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120), 및 상기 모듈 기판(2110)의 한 변 상에 배열된 다수 개의 터미널들(2130)을 포함할 수 있다. 상기 모듈 기판(2110)은 PCB를 포함할 수 있다. 상기 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자들(10A-10H) 중 적어도 하나를 포함할 수 있다. 상기 다수 개의 터미널들(2130)은 구리 같은 금속을 포함할 수 있다. 상기 각 터미널들은 상기 각 반도체 소자들(2120)과 전기적으로 연결될 수 있다.
도 10b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자들(10A-10H) 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 10c 및 10d는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들(2300, 2400)을 개념적으로 도시한 다이어그램들이다. 도 10c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emit티타늄 질화물(TiN)g diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자들(10A-10H) 중 적어도 하나를 포함할 수 있다.
도 10d를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자들(10A-10H) 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10A, 10B, 10C, 10D: 반도체 소자
11: 기판 S1: 전면
S2: 후면 15: 모스 트랜지스터
21: 제1 층간 절연 층 22: 제2 층간 절연 층
30: 내부 회로 31: 내부 배선
32: 내부 비아 40: TSV 연결 회로
41: TSV 연결 패드 42: 하부 TSV 연결 비아
43: TSV 연결 배선 44: 상부 TSV 연결 비아
44a: TSV 연결 비아 배리어 층
44b: TSV 연결 비아 플러그
45: TSV 입출력 패드 50: TSV 구조체
50H: TSV 홀 51: TSV 라이너
52: TSV 배리어 층 53: TSV 플러그
50TE: 상단부 50BE: 하단부
61: 전면 캡핑 층 62: 전면 절연 층
63: 전면 패시베이션 층 71: 후면 절연 층
72: 후면 스토퍼 층 73: 후면 블로킹 층
74: 후면 패시베이션 층 75: 하부 후면 패시베이션 층
75: 상부 후면 패시베이션 층 O: 오프닝
80R: 전면 패드 리세스 90R: 후면 패드 리세스
Mp: 도금 마스크 패턴 Mf: 전면 패드 마스크 패턴
Mb: 후면 패드 마스크 패턴 80, 85: 전면 범핑 패드
81, 86: 전면 패드 배리어 층 82, 87: 전면 패드 씨드 층
83, 88: 전면 패드 플러그 84: 전면 패드 코팅 층
90: 후면 범핑 패드 91: 후면 패드 배리어 층
92: 후면 패드 씨드 층 93: 후면 패드 플러그
93a: 후면 패드 플러그 층 100: 칩 적층 구조체

Claims (10)

  1. 기판의 전면 상에 배치된 제1 층간 절연 층;
    상기 제1 층간 절연 층 및 상기 기판을 관통하는 TSV 구조체, 상기 TSV 구조체의 하단부는 상기 기판의 후면으로부터 돌출하고;
    상기 기판의 후면 상에 형성된 후면 절연 층 및 후면 패시베이션 층;
    상기 후면 절연 층 및 상기 후면 패시베이션 층 내에 매립되고 상기 TSV 구조체의 상기 하단부 상에 형성된 후면 범핑 패드;를 포함하고,
    상기 TSV 구조체의 상기 하단부는 상기 후면 범핑 패드 내부로 돌출하고, 및
    상기 후면 패시베이션 층의 상면과 상기 후면 범핑 패드의 상면은 공면인 반도체 소자.
  2. 제1항에 있어서,
    상기 TSV 구조체는:
    TSV 플러그;
    상기 TSV 플러그의 측면을 감싸는 TSV 배리어 층; 및
    상기 TSV 배리어 층의 측면을 감싸는 TSV 라이너를 포함하고,
    상기 TSV 플러그의 상단부 및 하단부는 상기 TSV 배리어 층 및 상기 TSV 라이너 층으로 감싸이지 않고 노출되는 반도체 소자.
  3. 제2항에 있어서,
    상기 후면 범핑 패드는:
    후면 패드 플러그;
    상기 후면 패드 플러그의 하면 및 측면들을 감싸는 후면 패드 씨드 층; 및
    상기 후면 패드 씨드 층의 하면 및 측면들을 감싸는 후면 패드 배리어 층;을 포함하고,
    상기 후면 패드 배리어 층은 상기 TSV 플러그와 접촉하는 반도체 소자.
  4. 제3항에 있어서,
    상기 후면 절연 층의 일부는 상기 후면 범핑 패드와 상기 TSV 구조체 사이에 스페이서 형태로 존재하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 층간 절연 층 상에 형성된 TSV 연결 회로;
    상기 TSV 연결 회로를 덮는 제2 층간 절연 층; 및
    상기 제2 층간 절연 층 상의 전면 범핑 패드를 더 포함하고,
    상기 TSV 연결 회로는:
    상기 제1 층간 절연 층 상에 배치되고 상기 TSV 구조체와 접촉하는 TSV 연결 패드, 및 상기 TSV 연결 패드 상의 TSV 연결 비아를 포함하고, 및
    상기 TSV 연결 비아는 상기 제2 층간 절연 층의 표면으로부터 상기 전면 범핑 패드 내부로 돌출하는 반도체 소자.
  6. 제5항에 있어서,
    상기 전면 범핑 패드는:
    전면 패드 플러그;
    상기 전면 패드 플러그의 하면 및 측면들을 감싸는 전면 패드 씨드 층; 및
    상기 전면 패드 씨드 층의 하면 및 측면들을 감싸는 전면 패드 배리어 층;을 포함하고,
    상기 전면 패드 배리어 층은 상기 TSV 연결 비아와 접촉하는 반도체 소자.
  7. 제1항에 있어서,
    상기 기판의 상기 전면 상에 배치된 모스 트랜지스터; 및
    상기 제1 층간 절연 층 상의 내부 배선 및 내부 비아를 포함하고, 및
    상기 내부 비아는 상기 기판 또는 상기 모스 트랜지스터 중 하나와 전기적으로 연결되는 반도체 소자.
  8. 기판의 전면 상에 배치된 모스 트랜지스터;
    상기 모스 트랜지스터를 덮는 제1 층간 절연 층;
    상기 제1 층간 절연 층 및 상기 기판을 관통하는 TSV 구조체;
    상기 제1 층간 절연 층 상에 배치되고 상기 TSV 구조체의 상단부와 전기적으로 연결된 TSV 연결 회로;
    상기 기판의 전면 상에 배치되고 상기 TSV 연결 회로와 전기적으로 연결된 전면 범핑 패드; 및
    상기 기판의 후면 상에 배치되고 상기 TSV 구조체의 하단부와 연결된 후면 범핑 패드를 포함하고, 및
    상기 TSV 구조체의 상기 하단부는 상기 후면 범핑 패드 내부로 돌출한 반도체 소자.
  9. 제8항에 있어서,
    상기 TSV 연결 회로는:
    상기 제1 층간 절연 층 상에 상기 TSV 구조체의 상기 상단부와 접촉하는 TSV 패드;
    상기 TSV 패드 상의 하부 TSV 연결 비아;
    상기 하부 TSV 연결 비아 상의 TSV 연결 배선; 및
    상기 TSV 연결 배선 상의 상부 TSV 연결 비아를 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 상부 TSV 연결 비아는:
    TSV 연결 비아 플러그; 및
    상기 TSV 연결 비아 플러그의 하면 및 측면을 감싸고 및 상기 TSV 연결 배선과 접촉하는 TSV 연결 비아 배리어 층을 포함하고,
    상기 TSV 연결 비아 플러그의 상단부는 상기 전면 범핑 패드 내부로 돌출하는 반도체 소자.
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