KR20120020553A - 반도체 칩 및 반도체 칩의 형성 방법 - Google Patents

반도체 칩 및 반도체 칩의 형성 방법 Download PDF

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KR20120020553A
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윤민승
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삼성전자주식회사
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Abstract

반도체 칩이 제공된다. 상기 반도체 칩은 서로 대향된 활성면 및 비활성면을 갖는 반도체층, 상기 반도체층의 상기 비활성면 상에 배치되고, 상기 비활성면과 인접한 제1면 및 상기 제1면에 대향된 제2면을 갖는 절연층 및 상기 반도체층 및 상기 절연층을 관통하고, 상기 절연층의 상기 제2면보다 돌출된 돌출부를 포함하는 관통 전극을 포함할 수 있다.

Description

반도체 칩 및 반도체 칩의 형성 방법{A SEMICONDUCTOR AND A METHOD OF FORMING THE SAME}
본 발명은 반도체 칩 및 반도체 칩의 형성 방법에 관한 것으로, 구체적으로 반도체 칩의 배면 절연 구조를 포함하는 반도체 칩 및 그의 형성 방법에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 및 높은 신뢰성에 대한 요구가 증가하고 있다. 이러한 요구들을 만족시키기 위한 하나의 해결 방안으로 반도체 패키지 기술에 대한 연구가 지속적으로 이루어지고 있다. 기존의 와이어 본딩을 사용하는 집적 회로 간의 2차원적 연결은 와이어에서 생기는 신호 손실, 높은 소비 전력 및 설계 방식의 제약 등의 단점을 가지고 있다. 이러한 단점을 극복하기 위해서 적층된 반도체 칩들을 수직 배선으로 연결시키는 3차원 집적 회로 패키지 기술이 제안되고 있다. 이때, 반도체 칩들을 수직으로 연결하는 수직 배선을 관통 전극(Through Silicone Via: TSV)이라 한다. 관통 전극(TSV)을 사용하는 3차원 집적 회로 패키지 기술은 동일 공간상에서 더 많은 집적 회로를 구현할 수 있고, 더 짧은 회로 간의 연결을 구현할 수 있다. 최근에 이러한 관통 전극을 사용하는 3차원 집적 회로 패키지 기술을 이용하는 반도체 패키지의 신뢰성 및 전기적 특성을 개선시키기 위한 다양한 연구들이 이루어지고 있다.
본 발명의 실시 예들이 해결하고자 하는 일 기술적 과제는 신뢰성 및 특성이 향상된 반도체 칩을 제공하는데 있다.
본 발명의 실시 예들이 해결하고자 하는 일 기술적 과제는 생산성이 향상된 반도체 칩의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 칩이 제공된다. 본 발명의 일 실시 예에 따른 반도체 칩은 서로 대향된 활성면 및 비활성면을 갖는 반도체층, 상기 반도체층의 상기 비활성면 상에 배치되고, 상기 비활성면과 인접한 제1면 및 상기 제1면에 대향된 제2면을 갖는 절연층 및 상기 반도체층 및 상기 절연층을 관통하는 홀을 채우는 관통 전극을 포함할 수 있고, 상기 관통 전극은 상기 절연층의 상기 제2면보다 돌출된 돌출부를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩은 상기 관통 전극 및 상기 홀의 내측벽 사이에 개재된 스페이서를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩은 상기 반도체층의 상기 활성면 상에 배치되고, 상기 관통 전극에 전기적으로 연결되는 배선을 더 포함할 수
본 발명의 일 실시 예에 따른 반도체 칩은 상기 관통 전극의 상기 돌출부와 전기적으로 접속되는 범프(Bump)를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩은 상기 반도체층과 대향되도록 상기 절연층의 상기 제2면 상에 배치된 캐핑층을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 캐핑층의 두께는 상기 관통 전극의 상기 돌출부의 높이와 같거나 더 작을 수 있다.
일 실시 예에 따르면, 상기 캐핑층은 상기 반도체층과 동일한 물질을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 칩의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법은 반도체층, 반도체 기판 및 상기 반도체층 및 반도체 기판 사이에 배치되는 절연층을 포함하는 기판을 준비하는 것, 상기 반도체층 및 상기 절연층을 연속적으로 관통하는 관통 홀을 형성하되, 상기 절연층은 상기 반도체층에 인접한 제1 면 및 상기 반도체 기판에 인접한 제2면을 포함하고, 상기 관통 홀의 바닥면은 상기 절연층의 상기 제2면보다 낮게 형성되는 것, 상기 관통 홀 내에 관통 전극을 형성하는 것 및 상기 절연층을 식각 정지막으로 사용하여 상기 반도체 기판을 제거하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 관통 전극은 상기 절연층의 상기 제2면보다 돌출된 돌출부를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법은 상기 관통 전극을 형성하기 전에, 상기 관통 홀 내에 콘포말하게 스페이서 막을 형성하는 것을 더 포함하고, 상기 반도체 기판을 제거한 후에, 상기 관통 전극의 돌출부의 일면을 덮는 상기 스페이서 막을 제거하여 스페이서를 형성하는 것을 더 포함할 수 있다. 상기 스페이서는 상기 관통 전극 및 상기 관통 홀의 내측벽 사이에 개재될 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법은 상기 관통 전극의 상기 돌출부와 전기적으로 접속되는 범프(Bump)를 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 기판은 화학적 기계적 연마 공정, 습식 식각 공정, 건식 식각 공정 또는 그라인딩 공정(Grinding Process) 중에서 적어도 하나에 의해 제거될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 칩의 형성 방법은 서로 대향된 전면 및 배면을 갖는 벌크 기판을 준비하는 것, 상기 벌크 기판 내에 상기 벌크 기판의 상기 전면으로부터 상기 배면을 향하여 연장되는 홀을 형성하는 것, 상기 홀 내에 관통 전극을 형성하는 것, 상기 벌기 기판의 상기 배면을 식각하여, 상기 벌크 기판의 두께를 감소시키는 것 및 상기 식각된 배면을 통하여 상기 벌크 기판 내에 절연성을 위한 원소를 제공하여 절연층을 형성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 절연성을 위한 원소는 산소 또는 질소 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 관통 전극은 상기 벌크 기판의 상기 전면과 인접한 제1 끝면 및 상기 식각된 배면과 인접한 제2 끝면을 포함할 수 있고, 상기 식각된 벌크 기판의 두께는 상기 벌크 기판의 상기 전면으로부터 상기 관통 전극의 제2 끝단까지의 높이와 같거나 작을 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법은 상기 관통 전극을 형성하기 전에, 상기 홀 내에 콘포말하게 스페이서 막을 형성하는 것을 더 포함하고, 상기 벌크 기판의 상기 배면을 식각한 후에, 상기 관통 전극의 상기 제2 끝단을 덮는 상기 스페이서 막을 제거하여 상기 관통 전극의 측면을 덮는 스페어서를 형성하는 것을 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법은 상기 벌크 기판의 상기 식각된 배면에 노출된 상기 관통 전극과 전기적으로 접속되는 범프(Bump)를 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 벌크 기판의 상기 배면은 화학적 기계적 연마 공정, 습식 식각 공정, 건식 식각 공정 또는 그라인딩 공정(Grinding Process) 중에서 적어도 하나에 의해 식각될 수 있다.
일 실시 예에 따르면, 상기 절연층은 상기 식각된 배면으로부터 소정 깊이에 형성되어, 상기 절연층 및 상기 식각된 배면 사이에 상기 벌크 기판의 일부로 형성된 캐핑층이 정의될 수 있다. 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법은 상기 캐핑층을 제거하는 것을 더 포함할 수 있다.
상술된 바와 같이, 본 발명의 일 실시 예에 따른 반도체 칩은 절연막이 포함된 기판을 이용하여서, 상기 반도체 칩의 배면 절연 구조를 형성할 수 있다. 따라서 기판에 포함된 절연막을 식각 정지막으로 이용하여 상기 반도체 칩의 배면 식각 공정을 수행하므로, 상기 반도체 칩의 두께를 균일하게 유지할 수 있다. 따라서 신뢰성 및 전기적 특성이 개선된 반도체 칩을 형성할 수 있다.
도1 내지 도8는 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법을 설명하기 위한 공정 단면도들이다.
도9은 본 발명의 일 실시 예에 따른 반도체 칩을 설명하기 위한 단면도이다.
도10 내지 도17은 본 발명의 다른 실시 예에 따른 반도체 칩의 형성 방법을 설명하기 위한 공정 단면도들이다.
도18은 본 발명의 다른 실시 예에 따른 반도체 칩을 설명하기 위한 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시 예)
이하, 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법이 설명된다. 도1 내지 도8는 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법을 설명하기 위한 공정 단면도들이다.
도1을 참조하면, 반도체 기판(101), 절연층(103) 및 반도체층(105)을 포함하는 기판(100)을 준비한다. 상기 반도체층(105)은 서로 대향되는 활성면(10) 및 비활성면(20)을 포함할 수 있다. 상기 반도체층(105)의 상기 활성면(10)에는 반도체 소자를 구성하는 트렌지스터(Transistor), 다이오드(Diode), 캐패시터(Capacitor) 또는 저항체 중에서 적어도 하나가 포함될 수 있다. 이와 달리, 상기 반도체층(105)의 상기 비활성면(20)에는 상술된 구조들이 포함되지 않을 수 있다. 상기 반도체층(105)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체층(105)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다.
상기 반도체 기판(101)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 기판(101)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 반도체 기판(101)과 상기 반도체층(105)은 동일한 물질을 포함할 수 있다.
상기 절연층(103)은 서로 대향되는 제1면 및 제2면(30)을 포함할 수 있다. 상기 절연층(103)은 상기 반도체 기판(101) 및 상기 반도체층(105) 사이에 배치될 수 있다. 따라서 상기 절연층(103)의 상기 제1면은 상기 반도체층(105)의 상기 비활성면(20)과 접할 수 있고, 상기 절연층(103)의 상기 제2면(30)은 상기 반도체 기판(101)의 상면과 접할 수 있다. 상기 절연층(103)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100)은 벌크 기판의 일면에 절연성을 위한 원소를 제공하여, 상기 절연층(103)을 형성할 수 있다. 상기 절연성을 위한 원소는 상기 벌크 기판의 일면으로부터 소정 깊이에 제공되고, 상기 절연성을 위한 원소가 상기 벌크 기판에 포함된 반도체 물질과 반응하여서 상기 절연층(103)을 형성할 수 있다. 이 때, 상기 절연층(103)과 상기 벌크 기판의 상기 일면 사이의 상기 벌크 기판의 일부분이 상기 반도체층(105)에 해당할 수 있다. 또한, 상기 절연층(103)과 상기 벌크 기판의 다른 일면 사이의 상기 벌크 기판의 일부분이 상기 반도체 기판(101)에 해당할 수 있다. 따라서, 상기 기판(100)은 상기 반도체 기판(101), 상기 절연층(103) 및 상기 반도체층(105)을 포함하도록 형성될 수 있다. 상기 절연성을 위한 원소는 산소 또는 질소 중에서 적어도 하나를 포함할 수 있다.
이와 달리, 상기 기판(100)은 상기 반도체 기판(101) 상에 상기 절연층(103)을 형성하고, 상기 반도체층(105)이 상기 반도체 기판(101)과 대향되도록 상기 반도체층(105)을 포함하는 서포트 기판(Support Substrate)를 상기 절연층(103)의 상기 제1면에 본딩하고, 상기 반도체층(105)으로부터 상기 서포트 기판을 제거하는 것에 의해서 형성할 수 있다.
도1을 재차 참조하면, 상기 반도체층(105)의 상기 활성면(10)상에 제1 층간 유전막(110)을 형성할 수 있다. 상기 제1 층간 유전막(110)은 화학 기상 증착 공정(Chemical Vapor Deposition Process) 또는 물리 기상 증착 공정(Physical Vapor Deposition Process)에 의해 형성될 수 있다. 상기 제1 층간 유전막(110)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
도2를 참조하면, 상기 기판(100) 내에, 상기 제1 층간 유전막(110), 상기 반도체층(105) 및 상기 절연층(103)을 차례로 관통하는 관통홀(115)을 형성할 수 있다. 상기 관통홀(115)의 깊이는 상기 제1 층간 유전막(110), 상기 반도체층(105) 및 상기 절연층(103)의 두께들의 합보다 클 수 있다. 따라서 상기 관통홀(115)의 바닥면은 상기 절연층(103)의 상기 제2면(30)보다 낮은 레벨에 위치할 수 있고, 상기 반도체 기판(101) 내에 형성될 수 있다.
상기 관통홀(115)은 상기 제1 층간 유전막(110)상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 층간 유전막(110), 상기 반도체층(105), 상기 절연층(103) 및 상기 반도체 기판(101)을 연속적으로 식각하여 형성될 수 있다. 상기 식각 공정은 건식 식각 공정에 의해 수행될 수 있다. 일 실시 예에 의하면, 상기 관통홀(115)을 형성하는 것은 적어도 하나 이상의 건식 식각 공정들을 포함할 수 있다. 예를 들어, 제1 층간 유전막(110)의 식각하는 것, 상기 반도체층(105)의 식각하는 것, 상기 절연층(103)을 식각하는 것, 및 상기 반도체 기판(101)의 일부를 식각하는 것은 각각 다른 건식 식각 공정에 의해 수행할 수 있다. 이와 달리, 제1 층간 유전막(110), 상기 반도체층(105), 상기 절연층(103) 및 상기 반도체 기판(101)의 일부를 하나의 건식 식각 공정에 의해서 연속적으로 식각할 수 있다.
상기 관통홀(115) 내에 스페이서막(120)을 콘포말하게 형성할 수 있다. 상기 스페이서막(120)은 화학 기상 증착 공정(Chemical Vapor Deposition Process) 또는 원자층 증착 공정(Atomic Layer Deposition Process)에 의해서 형성될 수 있다. 상기 스페이서막(120)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
도3을 참조하면, 상기 관통홀(115)을 채우는 관통 전극(130)을 형성할 수 있다. 상기 관통홀(115)의 깊이가 상기 제1 층간 유전막(110), 상기 반도체층(105) 및 상기 절연층(103)의 두께들의 합보다 크기 때문에, 상기 관통 전극(130)은 상기 절연층(103)의 상기 제2면(30)보다 돌출된 돌출부를 포함할 수 있다. 상기 관통 전극(130)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 관통 전극(130)은 텅스텐, 다결정 실리콘, 구리 또는 알루미늄 중에서 적어도 하나를 포함할 수 있다.
상기 관통 전극(130)은 상기 제1 층간 유전막(110)상에 상기 관통홀(115)을 채우도록 도전막을 형성하고, 상기 제1 층간 유전막(110)을 노출하도록 상기 제1 층간 유전막(110)상의 도전막을 제거하는 것에 의해서 형성될 수 있다. 상기 도전막은 화학 기상 증착 공정(Chemical Vapor Deposition Process) 또는 물리 기상 증착 공정(Physical Vapor Deposition Process)에 의해 증착될 수 있다. 상기 제1 층간 유전막(110)상의 도전막을 제거하는 공정은 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process)에 의해 수행될 수 있다.
도4 내지 도6를 참조하면, 상기 제1 층간 유전막(110) 상에 상기 관통 전극(130)과 전기적으로 접속하는 배선 구조체(140)가 형성될 수 있다. 상기 배선 구조체(140)는 제1 배선(143), 비아 콘택(145) 및 제2 배선(147)을 포함할 수 있다.
도4를 참조하면, 상기 제1 층간 유전막(110) 상에 상기 관통 전극(130)과 전기적으로 접속된 제1 배선(143)이 형성될 수 있다. 상기 제1 배선(143)은 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다.
상기 제1 배선(143)은 상기 제1 층간 유전막(110)상에 도전막을 형성하고, 상기 도전막을 패터닝하여 형성할 수 있다.
이와 달리, 상기 제1 배선(143)은 다마신 공정(Damascene Process)에 의해서 형성될 수 있다. 다마신 공정에 의하면, 상기 제1 층간 유전막(110) 상에 개구부를 포함하는 몰드층을 형성하고, 상기 개구부를 도전 물질으로 채워서 상기 제1 배선(143)을 형성할 수 있다. 이 때, 상기 몰드층은 절연 물질을 포함할 수 있다. 예를 들어, 상기 몰드층은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 개구부의 바닥면은 상기 제1 층간 유전막(110)의 일부 및 상기 관통 전극(130)을 노출할 수 있다. 따라서, 상기 제1 배선(143)은 상기 관통 전극(130)과 접할 수 있다.
도5를 참조하면, 상기 제1 배선(143)과 접하는 비아 콘택(145)이 형성될 수 있다. 상기 비아 콘택(145)은 금속(ex. 텅스텐, 알루미늄, 티타늄, 탄탈늄, 구리) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다.
상기 제1 배선(143) 상에 제2 층간 유전막(153)을 증착하고, 상기 제2 층간 유전막(153)을 식각하여 상기 제1 배선(143)의 상부면을 노출시키는 비아 콘택홀을 형성할 수 있다. 상기 비아 콘택홀 내에 도전 물질을 채워서 상기 비아 콘택(145)을 형성할 수 있다. 비아 콘택홀이 상기 제1 배선(143)의 상부면을 노출시키기 때문에 상기 비아 콘택(145)은 상기 제1 배선(143)과 접할 수 있다.
도6을 참조하면, 상기 제2 층간 유전막(153)상에 상기 비아 콘택(145)과 전기적으로 접속된 제2 배선(147)이 형성될 수 있다. 상기 제2 배선(147)은 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 제2 배선(147)은 패터닝 공정 또는 다마신 공정으로 형성될 수 있다.
도7을 참조하면, 상기 반도체 기판(101)을 제거하여서 상기 절연층(103)의 상기 제2면(30)을 노출시킬 수 있다. 상기 관통 전극(130)은 상기 반도체층(105)의 상기 활성면(10)과 인접한 제1 끝면 및 상기 반도체층(105)의 상기 비활성면(20)과 인접한 제2 끝면(130a)을 포함할 수 있다. 상기 관통 전극(130)의 상기 제2 끝면(130a)은 상기 관통 전극의 상기 돌출부를 구성하는 일면일 수 있다. 따라서, 상기 반도체 기판(101)을 제거하는 것에 의해서, 상기 관통 전극(130)의 상기 제2 끝면(130a)을 덮는 상기 스페이서막(120)을 노출시킬 수 있다.
상기 반도체 기판(101)을 제거하는 것은 그라인딩 공정(Grinding Process), 건식 식각 공정(Dry Etch Process), 습식 식각 공정(Wet Etch Process) 또는 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process) 중에서 적어도 하나에 의해 수행될 수 있다.
상기 반도체 기판(101)을 제거할 때, 상기 절연층(103)이 식각 정지막으로 이용될 수 있다. 만약 상기 절연층(103)이 포함된 기판을 사용하지 않는 경우, 기판에 관통 전극을 형성할 수 있고, 상기 관통 전극을 노출시키기 위해서 상기 기판의 배면을 식각하는 공정을 수행할 수 있다. 이때, 식각 정지막이 없으므로, 상기 기판의 배면을 식각하는 공정에 의해서 식각된 기판은 두께 편차를 갖게 될 수 있다. 상기 식각된 기판에 수행되는 후속 공정들에 상기 두께 편차가 영향을 미쳐서 불량을 발생시킬 수 있다. 본 발명에 따른 실시 예들에 의하면, 상기 절연층(103)이 식각 정지막으로 사용되므로, 상기 반도체 기판(101)의 제거 공정이 상기 반도체층(105)의 두께에 영향을 미치지 않을 수 있다. 따라서 상기 반도체층(105)의 두께 편차를 최소화할 수 있고, 이로 인해, 후속 공정들에서 발생할 수 있는 불량을 최소화 할 수 있다.
도8을 참조하면, 상기 관통 전극(130)의 상기 제2 끝면(130a)를 덮는 상기 스페이서막(120)을 제거하여, 상기 관통 전극(130)과 상기 관통홀(115)의 내면 사이에 배치되는 스페이서(125)를 형성할 수 있다. 상기 스페이서(125) 형성 공정에 의해 상기 관통 전극(130)의 상기 제2 끝면(130a)을 노출시킬 수 있다.
일 실시 예에 따르면, 도9에 도시된 것처럼, 상기 노출된 관통 전극(130)의 상기 돌출부와 접하는 범프(180)를 더 형성할 수 있다. 상기 범프(180)는 제1 도전패드(183) 및 제2 도전 패드(187)를 포함할 수 있다. 상기 제1 도전패드(183) 및 상기 제2 도전 패드(187)는 금속을 포함할 수 있다. 예를 들어 상기 제1 도전패드(183) 및 상기 제2 도전 패드(187)는 알루미늄, 구리 또는 니켈 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 제1 도전패드(183) 및 상기 제2 도전 패드(187)는 서로 다른 금속을 포함할 수 있다. 예를 들어, 상기 제1 도전패드(183)는 구리를 포함하고, 상기 제2 도전 패드(187)는 니켈을 포함할 수 있다. 그러나 본 발명은 상술된 실시 예에 한정되지 않는다. 일 실시 예에 따르면, 도시된 것과 달리, 상기 노출된 관통 전극(130)의 상기 돌출부에 접하는 도전 패드를 형성하고, 상기 도전 패드상에 솔더(Solder)를 형성할 수 있다. 다른 실시 예에 따르면, 상기 범프(180)를 형성하는 것이 생략될 수 있다. 이에 따르면, 상기 관통 전극(130)의 상기 돌출부가 상기 범프(180)와 동일한 기능을 할 수 있다. 즉, 상기 관통 전극(130)의 상기 돌출부가 직접적으로 인쇄 회로 기판, 인터포저 소자 또는 다른 반도체 칩 중에서 적어도 하나와 접속될 수 있다.
상술된 것처럼, 본 발명에 따른 실시 예들에 의한 반도체 칩은 추가적인 공정들을 수행하지 않고, 상기 반도체층(105)의 상기 비활성면(20)상에 상기 절연층(103)을 형성할 수 있다. 따라서, 상기 절연층(103)을 형성하기 위해 필요한 추가적인 공정들에 의해서 발생할 수 있는 불량을 최소화할 수 있으므로, 신뢰성 및 특성이 개선된 반도체 칩을 구현할 수 있다.
이하, 본 발명의 일 실시 예에 따른 반도체 칩이 설명된다. 도9는 본 발명의 일 실시 예에 따른 반도체 칩을 설명하기 위한 단면도이다.
도9를 참조하면, 본 발명에 따른 반도체 칩은 서로 대향되는 활성면(10) 및 비활성면(20)을 갖는 반도체층(105)을 포함할 수 있다. 상기 반도체층(105)의 상기 활성면(10)에는 반도체 소자를 구성하는 트렌지스터(Transistor), 다이오드(Diode), 캐패시터(Capacitor) 또는 저항체 중에서 적어도 하나가 포함될 수 있다. 이와 달리, 상기 반도체층(105)의 상기 비활성면(20)에는 상술된 구조들이 포함되지 않을 수 있다. 상기 반도체층(105)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체층(105)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다. 상기 반도체층(105)은 균일한 두께를 가질 수 있다. 따라서, 반도체층(105)의 두께 편차로 인한 불량 발생을 최소화 할 수 있다.
상기 반도체층(105)의 상기 비활성면(20)상에, 서로 대향되는 제1면 및 제2면(30)을 포함하는 절연층(103)이 배치될 수 있다. 이 경우, 상기 반도체층(105)의 상기 비활성면(20)과 상기 절연층(103)의 상기 제1면이 접할 수 있다. 상기 절연층(103)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 반도체층(105)의 상기 활성면(10)상에 제1 층간 유전막(110)이 배치될 수 있다. 상기 제1 층간 유전막(110)은 화학 기상 증착 공정(Chemical Vapor Deposition Process) 또는 물리 기상 증착 공정(Physical Vapor Deposition Process)에 의해 형성될 수 있다. 상기 제1 층간 유전막(110)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 반도체 칩은 상기 제1 층간 유전막(110), 상기 반도체층(105) 및 상기 절연층(103)을 차례로 관통하는 관통홀(115)내에 형성된 관통 전극(130)을 포함할 수 있다.
상기 관통 전극(130)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 관통 전극(130)은 텅스텐, 다결정 실리콘, 구리 또는 알루미늄 중에서 적어도 하나를 포함할 수 있다. 상기 관통 전극(130)은 상기 반도체층(105)의 상기 활성면(10)과 인접한 제1 끝면 및 상기 반도체층(105)의 상기 비활성면(20)과 인접한 제2 끝면(130a)을 포함할 수 있다.
상기 관통 전극(130)은 상기 절연층(103)의 상기 제2면(30)보다 돌출된 돌출부를 포함할 수 있다. 상기 제2 끝면(130a)은 상기 관통 전극(130)의 상기 돌출부를 구성하는 일면일 수 있다. 상기 관통 전극(130)이 상기 돌출부를 포함하기 때문에, 상기 반도체층(105)의 상기 활성면(10)으로부터 상기 비활성면(20)까지의 거리는 상기 반도체층(105)의 상기 활성면(10)으로부터 상기 관통 전극(130)의 상기 제2 끝면(130a)까지의 거리보다 작을 수 있다.
스페이서(125)가 상기 관통 전극(130) 및 상기 관통홀(115)의 내측벽 사이에 게재될 수 있다. 상기 스페이서(125)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 스페이서(125)는 생략될 수 있다.
상기 제1층간 유전막(110)상에 배선 구조체(140)가 배치될 수 있다. 상기 배선 구조체는 제1 배선(143), 제2 배선(147) 및 상기 제1 배선(143)과 상기 제2 배선(147) 사이에 배치되는 비아 콘택(145)을 포함할 수 있다.
상기 제1 배선(143)은 상기 관통 전극(130)과 전기적으로 접속될 수 있다. 상기 제1 배선(143)은 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 제1 배선(143)은 패터닝 공정 또는 다마신 공정으로 형성될 수 있다.
상기 제1 배선(143)상에 상기 비아 콘택(145)이 배치될 수 있다. 상기 비아 콘택(145)은 상기 제1 배선(143) 및 상기 제2 배선(147)과 전기적으로 접속될 수 있다. 상기 비아 콘택(145)은 금속(ex. 텅스텐, 알루미늄, 티타늄, 탄탈늄, 구리) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다.
상기 제2 층간 유전막(153)상에 상기 비아 콘택(145)과 전기적으로 접속된 제2 배선(147)이 배치될 수 있다. 상기 제2 배선(147)은 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 제2 배선(147)은 패터닝 공정 또는 다마신 공정으로 형성될 수 있다.
상기 절연층(103)상에 상기 관통 전극(130)의 상기 돌출부와 전기적으로 접속되는 범프(180)가 배치될 수 있다. 상기 범프(180)는 제1 도전패드(183) 및 제2 도전 패드(187)를 포함할 수 있다. 상기 제1 도전패드(183) 및 상기 제2 도전 패드(187)는 금속을 포함할 수 있다. 예를 들어 상기 제1 도전패드(183) 및 상기 제2 도전 패드(187)는 알루미늄, 구리 또는 니켈 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 제1 도전패드(183) 및 상기 제2 도전 패드(187)는 서로 다른 금속을 포함할 수 있다. 예를 들어, 상기 제1 도전패드(183)는 구리를 포함하고, 상기 제2 도전 패드(187)는 니켈을 포함할 수 있다. 그러나 본 발명은 상술된 실시 예에 한정되지 않는다. 일 실시 예에 따르면, 도시된 것과 달리, 본 발명에 따른 반도체 칩은 상기 노출된 관통 전극(130)의 돌출부와 접하는 도전 패드 및 도전 패드상에 솔더(Solder)를 포함할 수 있다. 다른 실시 예에 따르면, 상기 범프(180)가 생략될 수 있다. 이에 따르면, 상기 관통 전극(130)의 상기 돌출부가 상기 범프(180)와 동일한 기능을 할 수 있다. 즉, 상기 관통 전극(130)의 상기 돌출부가 직접적으로 인쇄 회로 기판, 인터포저 소자(Interposer Device) 또는 다른 반도체 칩 중에서 적어도 하나와 접속될 수 있다.
(제2 실시 예)
이하, 본 발명의 다른 실시 예에 따른 반도체 칩의 형성 방법이 설명된다. 도10 내지 도17는 본 발명의 다른 실시 예에 따른 반도체 칩의 형성 방법을 설명하기 위한 공정 단면도들이다.
도10을 참조하면, 서로 대향되는 전면(60) 및 배면(70)을 포함하는 벌크 기판(200)을 준비한다. 상기 벌크 기판(200)의 상기 전면(60)에는 반도체 소자를 구성하는 트렌지스터(Transistor), 다이오드(Diode), 캐패시터(Capacitor) 또는 저항체 중에서 적어도 하나가 포함될 수 있다. 이와 달리, 상기 벌크 기판(200)의 상기 배면(70)에는 상술된 구조들이 포함되지 않을 수 있다. 상기 벌크 기판(200)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 벌크 기판(200)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다.
상기 벌크 기판(200)의 상기 전면(60) 상에 제1 층간 유전막(210)을 형성할 수 있다. 상기 제1 층간 유전막(210)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
도10을 재차 참조하면, 상기 벌크 기판(200) 내에, 상기 제1 층간 유전막(210)의 상부면으로부터 연장되어 상기 벌크 기판(200)의 상기 배면(70)을 향하는 홀(215)을 형성할 수 있다. 상기 홀(215)은 상기 제1 층간 유전막(210)상에 마스크 패턴을 형성하고, 상기 형성된 마스크 패턴을 식각 마스크로 이용하여, 상기 제1 층간 유전막(210) 및 상기 벌크 기판(200)을 식각하여 형성될 수 있다. 일 실시 예에 의하면, 상기 홀(215)을 형성하는 것은 적어도 하나 이상의 건식 식각 공정들을 포함할 수 있다. 예를 들어, 상기 홀(215)을 형성하기 위해서, 제1 층간 유전막(210)을 식각하는 것 및 상기 벌크 기판(200)을 식각 하는 것은 각각 다른 건식 식각 공정에 의해서 수행될 수 있다. 이와 달리, 상기 홀(215)을 형성하기 위해서, 제1 층간 유전막(210) 및 상기 벌크 기판(200)은 하나의 건식 식각 공정에 의해서 식각될 수 있다.
도11을 참조하면, 상기 홀(215) 내에 스페이서막(220)을 콘포말하게 형성할 수 있다. 상기 스페이서막(220)은 화학 기상 증착 공정(Chemical Vapor Deposition Process) 또는 원자층 증착 공정(Atomic Layer Deposition Process)에 의해서 형성될 수 있다. 상기 스페이서막(220)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 스페이서막(220)이 형성된 상기 홀(215) 내에 관통 전극(230)을 형성할 수 있다. 상기 관통 전극(230)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 관통 전극(130)은 텅스텐, 다결정 실리콘, 구리 또는 알루미늄 중에서 적어도 하나를 포함할 수 있다. 상기 관통 전극(230)은 상술된 일 실시 예에서 도3을 참조하여 설명한 것과 동일한 방법에 의해 형성될 수 있다.
도12 내지 도14를 참조하면, 상기 제1 층간 유전막(210) 상에 상기 관통 전극(230)과 전기적으로 접속하는 배선 구조체(240)가 형성될 수 있다. 상기 배선 구조체(240)는 제1 배선(243), 비아 콘택(245) 및 제2 배선(247)을 포함할 수 있다.
도12를 참조하면, 상기 제1 층간 유전막(210) 상에 상기 관통 전극(230)과 전기적으로 접속된 제1 배선(243)이 형성될 수 있다. 상기 제1 배선(243)은 상술된 일 실시 예들에서 도4를 참조하여 설명된 제1 배선(143)과 동일한 형태일 수 있고, 제1 배선(143)을 형성하는 것과 동일한 방법들에 의해서 형성될 수 있다. 또한, 상기 제1 배선(243)은 상술된 일 실시 예들에서 설명된 제1 배선(143)과 동일한 물질을 포함할 수 있다.
도13를 참조하면, 상기 제1 배선(243)과 전기적으로 접속된 비아 콘택(245)이 형성될 수 있다. 상기 비아 콘택(245)은 상술된 일 실시 예들에서 도5를 참조하여 설명된 비아 콘택(145)과 동일한 형태일 수 있고, 비아 콘택(145)을 형성하는 것과 동일한 방법들에 의해서 형성될 수 있다. 또한, 상기 비아 콘택(245)은 상술된 일 실시 예들에서 설명된 비아 콘택(145)과 동일한 물질을 포함할 수 있다.
도14를 참조하면, 제2 층간 유전막(253)상에 상기 비아 콘택(245)과 전기적으로 접속된 제2 배선(247)이 형성될 수 있다. 상기 제2 배선(247)은 상술된 일 실시 예들에서 도6을 참조하여 설명된 제2 배선(147)과 동일한 형태일 수 있고, 제2 배선(147)을 형성하는 것과 동일한 방법들에 의해서 형성될 수 있다. 또한, 상기 제2 배선(247)은 상술된 일 실시 예들에서 설명된 제2 배선(147)과 동일한 물질을 포함할 수 있다.
도15을 참조하면, 상기 벌크 기판(200)의 상기 배면(70)을 식각하여, 상기 벌크 기판(200)의 두께를 감소시킬 수 있다. 상기 벌크 기판(200)의 상기 배면(70)을 식각하는 것에 의해서, 식각된 벌크 기판(200a) 및 식각된 배면(70a)이 정의될 수 있다. 본 실시 예에 따르면, 상기 관통 전극(130)은 상기 벌크 기판(200)의 전면과 인접한 제1 끝면 및 상기 벌크 기판(200)의 상기 식각된 배면(70a)와 인접한 제2 끝면(230a)를 포함할 수 있다. 상기 벌크 기판(200)을 식각하는 것에 의해서, 상기 관통 전극(130)의 상기 제2 끝면(230a)를 덮는 상기 스페이서막(220)이 노출될 수 있다. 상기 식각된 벌크 기판(200a)의 두께(T1)가 상기 식각된 벌크 기판(200a)의 상기 전면(60)으로부터 상기 관통 전극(230)의 상기 제2 끝면(230a)까지의 높이(H1)와 동일하거나 작을 수 있다. 상기 식각된 벌크 기판(200a)의 두께(T1)가 상기 식각된 벌크 기판(200a)의 상기 전면(60)으로부터 상기 관통 전극(230)의 상기 제2 끝면(230a)까지의 높이(H1)보다 작은 경우, 상기 관통 전극(230)은 상기 식각된 벌크 기판(200a)의 상기 식각된 배면(70a)보다 돌출된 돌출부를 포함할 수 있다. 상기 벌크 기판(200)의 상기 배면(70)을 식각하는 것은 상기 그라인딩 공정(Grinding Process), 건식 식각 공정(Dry Etch Process), 습식 식각 공정(Wet Etch Process) 또는 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process) 중에서 적어도 하나에 의해 수행될 수 있다.
도16을 참조하면, 상기 식각된 배면(70a)에 절연성을 위한 원소를 제공하여, 상기 식각된 벌크 기판(200a)내에 절연층(203)을 형성할 수 있다. 상기 절연층(203)은 서로 대향된 제1면 및 제2면(90)을 포함할 수 있다. 상기 절연성을 위한 원소는 상기 식각된 벌크 기판(200a)에 포함된 반도체 물질과 반응하여서 절연물질을 형성할 수 있는 것일 수 있다. 예를 들어, 상기 절연성을 위한 원소는 산소 또는 질소 중에서 적어도 하나를 포함할 수 있다. 상기 절연층(203)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
도시된 것처럼, 상기 절연성을 위한 원소가 상기 식각된 벌크 기판(200a)내에 제공되어, 상기 식각된 배면(70a)으로부터 소정 깊이에 상기 절연층(203)이 형성될 수 있다. 이 경우, 상기 식각된 배면(70a)과 상기 절연층(203)의 상기 제2면(90)사이의 상기 식각된 벌크 기판(200a)의 일부분은 캐핑층(201)으로 정의될 수 있다. 또한, 상기 식각된 벌크 기판(200a)의 상기 전면(60)과, 상기 절연층(203)의 상기 제1면 사이의 상기 식각된 벌크 기판(200a)의 일부분은 반도체층(200b)로 정의될 수 있다. 따라서, 상기 반도체층(200b) 및 상기 캐핑층(201) 사이에 상기 절연층(203)이 게재될 수 있다. 상기 반도체층(200b)은 상기 절연층(203)의 상기 제1면과 인접한 비활성면(80)과 상기 비활성면(80)에 대향되는 상기 전면(60)을 포함할 수 있다. 상기 캐핑층(201)은 상기 절연층(203)의 상기 제2면(90)과 인접한 후면 및 상기 후면과 대향되는 상기 식각된 배면(70a)을 포함할 수 있다. 상기 캐핑층(201)의 두께는 실질적으로 균일할 수 있다. 상기 반도체층(200b) 및 상기 캐핑층(201)은 상기 식각된 벌크 기판(200a)의 일부분일 수 있다. 따라서 상기 반도체층(200b) 및 상기 캐핑층(201)은 상기 식각된 벌크 기판(200a)과 동일한 반도체 물질을 포함할 수 있다.
도시된 것과 달리, 상기 절연층(203)은 상기 식각된 벌크 기판(200a)의 상기 식각된 배면(70a)의 표면부에 형성될 수 있다. 이 경우에 상기 식각된 벌크 기판(200a)의 상기 전면(60)과 상기 절연층(203)의 상기 제1면 사이에 상기 식각된 벌크 기판(200a)의 일부분은 반도체층으로 정의될 수 있다. 따라서, 상기 절연층(203)의 상기 제1면은 상기 반도체층에 접하고, 상기 절연층(203)의 상기 제2면(90)은 노출될 수 있다.
도17을 참조하면, 상기 관통 전극(230)의 상기 제2 끝면(230a)을 덮는 스페이서막(220)을 제거하여, 상기 관통 전극(230)과 상기 홀(215)의 내면 사이에 배치되는 스페이서(225)를 형성할 수 있다. 이 때, 상기 관통 전극(230)의 상기 제2 끝면은 노출될 수 있다.
일 실시 예에 따르면, 도18에 도시된 것처럼, 상기 노출된 관통 전극(230)의 상기 제2 끝면과 접하는 범프(280)를 더 형성할 수 있다. 상기 범프(280)는 상술된 일 실시 예들에서 도9를 참조하여 설명된 범프(180)와 동일한 형태일 수 있고, 상기 범프(180) 동일한 방법들에 의해 형성될 수 있다. 또한, 상기 범프(280)는 상술된 일 실시 예들에서 도9를 참조하여 설명된 범프(180)와 동일한 물질을 포함할 수 있다. 그러나 본 발명은 상술된 실시 예에 한정되지 않는다. 일 실시 예에 따르면, 도시된 것과 달리, 상기 노출된 관통 전극(230)의 일면과 전기적으로 접속하는 도전 패드를 형성하고, 상기 도전 패드상에 솔더(Solder)를 형성할 수 있다. 다른 실시 예에 따르면, 상기 범프(280)를 형성하는 것이 생략될 수 있다. 상기 관통 전극(230)이 상기 식각된 배면(70a)보다 돌출된 돌출부를 포함하는 경우, 상기 돌출부가 상기 범프(280)와 동일한 기능을 할 수 있다. 즉, 상기 돌출부가 직접적으로 인쇄 회로 기판, 인터포저 소자 또는 다른 반도체 칩 중에서 적어도 하나와 접속될 수 있다.
본 실시 예에 따르면, 상기 절연층(203)은 절연성을 위한 원소를 제공하는 것을 통하여 상기 식각된 벌크 기판(200a)내에 형성될 수 있다. 만약 상기 식각된 배면(70a)상에 절연층을 증착하고, 상기 절연층의 일부를 식각하여 관통 전극을 노출한다면, 절연층을 형성하기 위한 공정의 개수가 증가할 수 있고, 이로 인해 반도체 칩의 제조 원가가 증가할 수 있다. 또한, 절연층을 형성하기 위한 공정들에 의해 불량들이 발생할 수 있다. 그러나, 본 실시 예에 따르면, 원소 주입 공정으로 상기 절연층(203)을 형성할 수 있으므로, 반도체 칩의 제조 원가를 낮출 수 있고, 불량 발생을 최소화하여 신뢰성 및 전기적 특성이 개선된 반도체 칩을 구현할 수 있다.
이하, 본 발명의 다른 실시 예에 따른 반도체 칩이 설명된다. 도18는 본 발명의 다른 실시 예에 따른 반도체 칩을 설명하기 위한 단면도이다.
도18를 참조하면, 본 발명에 따른 반도체 칩은 서로 대향되는 활성면(60) 및 비활성면(80)을 갖는 반도체층(200b)을 포함할 수 있다. 상기 반도체층(200b)의 상기 활성면(60)에는 반도체 소자를 구성하는 트렌지스터(Transistor), 다이오드(Diode), 캐패시터(Capacitor) 또는 저항체 중에서 적어도 하나가 포함될 수 있다. 이와 달리, 상기 상기 반도체층(200b)의 상기 비활성면(80)에는 상술된 구조들이 포함되지 않을 수 있다. 상기 반도체층(200b)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 상기 반도체층(200b)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다.
상기 반도체층(200b)의 상기 비활성면(80)상에, 서로 대향되는 제1면 및 제2면(90)을 포함하는 절연층(203)이 배치될 수 있다. 이 경우, 상기 반도체층(200b)의 상기 비활성면(80)과 상기 절연층(203)의 상기 제1면이 접할 수 있다. 상기 절연층(203)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 절연층(203)은 상술된 것처럼 벌크 기판의 일면에 절연성을 위한 원소를 제공하는 것에 의해서 형성될 수 있다.
상기 반도체층(200b)의 상기 활성면(60)상에 제1 층간 유전막(210)이 배치될 수 있다. 상기 제1 층간 유전막(210)은 화학 기상 증착 공정(Chemical Vapor Deposition Process) 또는 물리 기상 증착 공정(Physical Vapor Deposition Process)에 의해 형성될 수 있다. 상기 제1 층간 유전막(210)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 절연층(203)의 상기 제2면(90)상에 캐핑층(201)이 배치될 수 있다. 상기 캐핑층(201)은 상기 절연층(203)의 상기 제2면(90)과 인접한 제1면 및 상기 제1면과 대향되는 제2면(70a)을 포함할 수 있다. 상기 캐핑층(201)은 상기 캐핑층(201)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 캐핑층(201)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 캐핑층(201)은 상기 반도체층(200b)와 동일한 물질을 포함할 수 있다.
상기 반도체 칩은 상기 제1 층간 유전막(210), 상기 반도체층(200b), 상기 절연층(203) 및 상기 캐핑층(201)을 연속적으로 관통하는 홀(215)내에 형성된 관통 전극(230)을 포함할 수 있다. 상기 관통 전극(230)은 상기 반도체층(200b)의 상기 활성면(60)에 인접한 제1 끝면 및 상기 캐핑층(201)의 상기 제2면(70a)에 인접한 제2 끝면(230a)을 포함할 수 있다.
상기 관통 전극(230)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 관통 전극(230)은 텅스텐, 다결정 실리콘, 구리 또는 알루미늄 중에서 적어도 하나를 포함할 수 있다. 상기 관통 전극(230)은 상기 절연층(203)의 상기 제2면(90)보다 돌출된 돌출부를 포함할 수 있다. 따라서, 상기 반도체층(200b)의 상기 활성면(60)으로부터 상기 비활성면(80)까지의 거리는 상기 반도체층(200b)의 상기 활성면(60)으로부터 상기 관통 전극(230)의 상기 제2 끝면(230a)까지의 거리보다 작을 수 있다.
상기 캐핑층(201)의 상기 제2면(90)은 상기 관통 전극(230)의 상기 제 2끝면(230a)과 동일하거나 또는 낮은 레벨(Level)에 위치할 수 있다. 상기 캐핑층(201)의 상기 제2면(90)과 상기 관통 전극(230)의 상기 제 2끝면(230a)이 동일한 레벨에 위치하는 경우, 상기 관통 전극(230)의 상기 돌출부의 측면이 상기 캐핑층(201)에 의해 둘러 싸일 수 있다.
스페이서(225)가 상기 관통 전극(230) 및 상기 홀(215)의 내측벽 사이에 게재될 수 있다. 상기 스페이서(225)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 스페이서(225)는 생략될 수 있다.
상기 제1층간 유전막(210)상에 배선 구조체(240)가 배치될 수 있다. 상기 배선 구조체는 제1 배선(243), 제2 배선(247) 및 상기 제1 배선(243)과 상기 제2 배선(247) 사이에 배치되는 비아 콘택(245)을 포함할 수 있다.
상기 제1 배선(243)은 상기 관통 전극(230)과 전기적으로 접속될 수 있다. 상기 제1 배선(243)은 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 제1 배선(243)은 패터닝 공정 또는 다마신 공정으로 형성될 수 있다.
상기 제1 배선(243)상에 상기 비아 콘택(245)이 배치될 수 있다. 상기 비아 콘택(245)은 상기 제1 배선(243) 및 상기 제2 배선(247)과 전기적으로 접속될 수 있다. 상기 비아 콘택(245)은 금속(ex. 텅스텐, 알루미늄, 티타늄, 탄탈늄, 구리) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다.
제2 층간 유전막(253)상에 상기 비아 콘택(245)과 전기적으로 접속된 제2 배선(247)이 배치될 수 있다. 상기 제2 배선(247)은 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 제2 배선(247)은 패터닝 공정 또는 다마신 공정으로 형성될 수 있다.
상기 절연층(203)상에 상기 관통 전극(230)의 상기 제2끝면(230a)과 전기적으로 접속되는 범프(280)가 배치될 수 있다. 상기 범프(280)는 상술된 일 실시 예들에서 도9를 참조하여 설명된 범프(180)와 동일한 형태일 수 있고, 상기 범프(180) 동일한 방법들에 의해 형성될 수 있다. 또한, 상기 범프(280)는 상술된 일 실시 예들에서 도9를 참조하여 설명된 범프(180)와 동일한 물질을 포함할 수 있다. 그러나 본 발명은 상술된 실시 예에 한정되지 않는다. 일 실시 예에 따르면, 도시된 것과 달리, 상기 노출된 관통 전극(230)의 일면과 전기적으로 접속하는 도전 패드를 형성하고, 상기 도전 패드상에 솔더(Solder)를 형성할 수 있다. 다른 실시 예에 따르면, 상기 범프(280)를 형성하는 것이 생략될 수 있다. 상기 관통 전극(230)이 상기 식각된 배면(70a)보다 돌출된 돌출부를 포함하는 경우, 상기 돌출부가 상기 범프(280)와 동일한 기능을 할 수 있다. 즉, 상기 돌출부가 직접적으로 인쇄 회로 기판, 인터포저 소자 또는 다른 반도체 칩 중에서 적어도 하나와 접속될 수 있다.
100: 기판 101: 반도체층
103: 절연층 105: 반도체 기판
110: 제1 층간 유전막 115: 관통 홀
125: 스페이서 140: 배선 구조체
143: 제1 배선 145: 비아 콘택
147: 제2 배선 153: 제2 층간 유전막
155: 제3 층간 유전막 180: 범프

Claims (10)

  1. 서로 대향된 활성면 및 비활성면을 갖는 반도체층;
    상기 반도체층의 상기 비활성면 상에 배치되고, 상기 비활성면과 인접한 제1면 및 상기 제1면에 대향된 제2면을 갖는 절연층; 및
    상기 반도체층 및 상기 절연층을 관통하는 홀을 채우는 관통 전극을 포함하되, 상기 관통 전극은 상기 절연층의 상기 제2면보다 돌출된 돌출부를 포함하는 반도체 칩.
  2. 제1항에 있어서,
    상기 관통 전극 및 상기 홀의 내측벽 사이에 개재된 스페이서를 더 포함하는 반도체 칩.
  3. 제1항에 있어서,
    상기 반도체층과 대향되도록 상기 절연층의 상기 제2면 상에 배치된 캐핑층을 더 포함하는 반도체 칩.
  4. 제3항에 있어서,
    상기 캐핑층의 두께는 상기 관통 전극의 상기 돌출부의 높이와 같거나 더 작은 반도체 칩.
  5. 반도체층, 반도체 기판 및 상기 반도체층 및 반도체 기판 사이에 배치되는 절연층을 포함하는 기판을 준비하되, 상기 절연층은 상기 반도체층에 인접한 제1 면 및 상기 반도체 기판에 인접한 제2면을 포함하는 것;
    상기 반도체층 및 상기 절연층을 연속적으로 관통하는 관통 홀을 형성하되, 상기 관통 홀의 바닥면은 상기 절연층의 상기 제2면보다 낮게 형성되는 것;
    상기 관통 홀 내에 관통 전극을 형성하는 것; 및
    상기 절연층을 식각 정지막으로 사용하여 상기 반도체 기판을 제거하는 것을 포함하는 반도체 칩의 형성 방법.
  6. 제5항에 있어서,
    상기 관통 전극은 상기 절연층의 상기 제2면보다 돌출된 돌출부를 포함하는 반도체 칩의 형성 방법.
  7. 제6항에 있어서,
    상기 관통 전극을 형성하기 전에, 상기 관통 홀 내에 콘포말하게 스페이서 막을 형성하는 것을 더 포함하고,
    상기 반도체 기판을 제거한 후에, 상기 관통 전극의 돌출부의 일면을 덮는 상기 스페이서 막을 제거하여 스페이서를 형성하는 것을 더 포함하되, 상기 스페이서는 상기 관통 전극 및 상기 관통 홀의 내측벽 사이에 개재되는 반도체 칩의 형성 방법.
  8. 서로 대향된 전면 및 배면을 갖는 벌크 기판을 준비하는 것;
    상기 벌크 기판 내에 상기 벌크 기판의 상기 전면으로부터 상기 배면을 향하여 연장되는 홀을 형성하는 것;
    상기 홀 내에 관통 전극을 형성하는 것;
    상기 벌기 기판의 상기 배면을 식각하여, 상기 벌크 기판의 두께를 감소시키는 것; 및
    상기 식각된 배면을 통하여 상기 벌크 기판 내에 절연성을 위한 원소를 제공하여 절연층을 형성하는 것을 포함하는 반도체 칩의 형성 방법.
  9. 제8항에 있어서,
    상기 관통 전극은 상기 벌크 기판의 상기 전면과 인접한 제1 끝면 및 상기 식각된 배면과 인접한 제2 끝면을 포함하고,
    상기 식각된 벌크 기판의 두께는 상기 벌크 기판의 상기 전면으로부터 상기 관통 전극의 제2 끝단까지의 높이와 같거나 작은 것을 포함하는 반도체 칩의 형성 방법.
  10. 제8항에 있어서,
    상기 절연층은 상기 식각된 배면으로부터 소정 깊이에 형성되어, 상기 절연층 및 상기 식각된 배면 사이에 상기 벌크 기판의 일부로 형성된 캐핑층이 정의되되, 상기 캐핑층을 제거하는 것을 더 포함하는 반도체 칩의 형성 방법.
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