KR20110008474A - 반도체 패키지 및 그의 제조방법 - Google Patents

Abstract

본 발명은 금속 와이어(Metal wire)를 이용한 도금 공정을 통해 관통 전극을 형성한 반도체 패키지 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 패키지의 제조방법은, 반도체 칩의 전면(前面)에 비아를 형성하는 단계; 상기 비아 표면을 포함한 반도체 칩의 전면 상에 씨드막을 형성하는 단계; 상기 표면에 씨드막이 형성된 비아의 내부에 상기 씨드막과 이격되게 금속 와이어를 삽입하는 단계; 상기 금속 와이어가 삽입된 비아가 매립되도록 금속막을 도금하는 단계; 상기 반도체 칩 전면 상의 씨드막 부분 및 비아 내에 매립되지 않은 금속 와이어 부분을 제거하여 상기 비아 내에 관통 전극을 형성하는 단계; 및 상기 반도체 칩의 후면(後面)을 백-그라인딩하여 상기 관통 전극을 노출시키는 단계;를 포함한다.

Description

반도체 패키지 및 그의 제조방법{Semiconductor package and method for fabricating the same}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 메탈 와이어(Metal wire)를 이용하여 관통 전극을 형성한 반도체 패키지 및 그의 제조방법에 관한 것이다.

반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량 보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.

그런데, 기존의 스택 패키지는 각 칩에의 신호 연결이 와이어에 의해 이루어 지므로 속도가 느려진다는 단점이 있으며, 또한, 와이어 본딩을 위해 기판에 추가 면적이 요구되므로 패키지의 크기가 증가하는 단점이 있고, 게다가, 각 칩의 본딩패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아지는 단점이 있다.

이에, 기존 스택 패키지에서의 단점을 극복하기 위하여 관통 실리콘 비아(Through Silicon Via; 이하, '관통 전극'이라 칭함)을 이용한 스택 패키지 구조가 제안되었다.

상기 관통 전극을 이용한 스택 패키지는 각 반도체 칩 내에 관통 전극을 형성해서 각 반도체 칩들 간의 전기적 연결이 상기 관통 전극에 의해 이루어지도록 한 구조이다.

이러한 관통 전극을 이용한 스택 패키지는 기판에 전기적 연결을 위한 추가 면적이 필요치 않고, 또한, 각 반도체 칩들 간 와이어 본딩을 위한 갭도 필요치 않으며, 게다가, 각 반도체 칩들에의 신호 연결 길이가 짧기 때문에, 기존의 스택 패키지 보다 전체 크기 및 높이를 줄일 수 있고, 그리고, 반도체 칩의 동작 속도를 향상시킬 수 있는 장점을 갖는다.

한편, 이와 같은 관통 전극은 일반적으로 반도체 칩 내에 비아를 형성하고, 상기 비아 표면에 씨드막을 형성한 다음, 상기 씨드막을 이용한 도금 공정으로 상기 비아 내에 금속막을 매립하여 형성하고 있다.

그러나, 자세하게 도시하고 설명하지는 않았지만, 관통 전극을 형성하기 위한 도금 공정은 씨드막이 형성된 비아의 측면부터 도금이 이루어지게 됨에 따라, 비아 내부에는 도금이 잘 되지 않고, 측면으로부터만 도금이 이루어지게 됨으로써, 도금 공정이 완료된 후, 상기 비아 내에 보이드(Void)가 발생되거나, 또는, 상기 비아 내에 금속막이 균일하게 도금되지 않는 현상이 발생하게 된다.

이에, 비아 내에서의 보이드 발생 및 불균일한 도금을 방지하기 위해서 높은 전류를 이용하는 도금 공정이 제안되었으나, 이는 도금 공정 비용을 증가시키게 되고, 또한, 높은 전류를 이용한 적합한 도금 공정의 조건을 구현하기가 어렵다는 다른 문제를 안고 있다.

본 발명은 관통 전극의 형성시 비아 내에서의 보이드 발생 또는 불균일한 도금이 방지되도록 한 반도체 패키지 및 그의 제조방법을 제공한다.

또한, 본 발명은 도금 공정의 비용 증가가 방지되도록 한 반도체 패키지 및 그의 제조방법을 제공한다.

일 견지에서, 본 발명의 실시예에 따른 반도체 패키지는, 전면(前面) 및 이에 대향하는 후면(後面)을 가지며, 상기 전면으로부터 후면에 도달하는 비아를 구비한 반도체 칩; 및 상기 비아를 매립하도록 형성된 관통 전극;을 포함하며, 상기 관통 전극은, 상기 비아 표면에 형성된 씨드막; 상기 씨드막이 형성된 비아를 매립하도록 도금된 금속막; 및 상기 금속막 내에 삽입된 금속 와이어;를 포함하는 것을 특징으로 한다.

본 발명의 실시예에 따른 반도체 패키지는, 상기 비아 표면과 상기 관통 전극 사이에 개재된 절연막을 더 포함한다.

상기 금속 와이어는 상기 비아 내의 금속막 중심 부분에 삽입되며, 또한, 상기 반도체 칩 전면 측의 상기 관통 전극 표면으로부터 소정 깊이까지 삽입된다.

상기 관통 전극은 웨이퍼의 후면으로부터 일부분이 돌출된다.

다른 견지에서, 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 반도체 칩의 전면(前面)에 비아를 형성하는 단계; 상기 비아 표면을 포함한 반도체 칩 의 전면 상에 씨드막을 형성하는 단계; 상기 표면에 씨드막이 형성된 비아의 내부에 상기 씨드막과 이격되게 금속 와이어를 삽입하는 단계; 상기 금속 와이어가 삽입된 비아가 매립되도록 금속막을 도금하는 단계; 상기 반도체 칩 전면 상의 씨드막 부분 및 비아 내에 매립되지 않은 금속 와이어 부분을 제거하여 상기 비아 내에 관통 전극을 형성하는 단계; 및 상기 반도체 칩의 후면(後面)을 백-그라인딩하여 상기 관통 전극을 노출시키는 단계;를 포함하는 것을 특징으로 한다.

본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 상기 비아를 형성하는 단계 후, 그리고, 상기 씨드막을 형성하는 단계 전, 상기 비아의 표면에 절연막을 형성하는 단계를 더 포함한다.

상기 씨드막과 이격되게 금속 와이어를 삽입하는 단계는 와이어 홀더(wire holder)를 이용해서 수행한다.

상기 금속막을 도금하는 단계는 상기 씨드막 상에 마스크 패턴을 형성한 상태로 수행한다.

상기 금속막을 도금하는 단계는, 전기 도금, 무전해 도금 및 침지 도금 중 어느 하나의 방식으로 수행한다.

본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 상기 관통 전극을 노출시키는 단계 후, 상기 노출된 관통 전극이 돌출되도록 상기 상기 백-그라인딩된 반도체 칩의 후면을 식각하는 단계를 더 포함한다.

본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 상기 비아를 형성하는 단계 내지 상기 관통 전극을 노출시키는 단계를 웨이퍼 레벨로 수행한다.

여기서, 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 상기 관통 전극을 노출시키는 단계 후, 상기 웨이퍼 레벨의 반도체 칩들을 칩 레벨로 쏘잉하는 단계롤 더 포함한다.

본 발명은 와이어 본딩 공정에 사용되는 금속 와이어를 비아 내에 삽입시킨 상태로 관통 전극을 형성하기 위한 도금 공정을 수행함으로써 상기 비아 내에 보이드 또는 불균일한 도금 발생을 방지할 수 있다.

따라서, 본 발명은 보이드 또는 불균일한 도금을 방지할 수 있으므로 관통 전극은 물론 반도체 패키지의 신뢰성을 향상시킬 수 있으며, 특히, 비아 내에서의 보이드 발생 또는 불균일한 도금을 방지하기 위해 종래 수행되던 높은 전류를 이용한 도금 공정을 수행하지 않아도 되므로 그에 따른 제조공정 비용의 증가를 방지할 수 있다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.

도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지는, 반도체 칩(102)과 상기 반도체 칩(102) 내에 형성된 관통 전극(116)을 포함한다.

상기 반도체 칩(102)은 전면(前面) 및 이에 대향하는 후면(後面)을 가지며, 상기 전면으로부터 후면에 도달하는 비아(V)를 구비한다. 또한, 도시되지 않았으 나, 상기 반도체 칩(102)의 전면에는 본딩패드가 형성되어 있으며, 상기 비아(V)는 상기 본딩패드를 관통하도록 형성된다.

상기 관통 전극(116)은 상기 비아(V) 표면에 형성된 씨드막(106)과 상기 씨드막(106) 상에 비아(V)를 매립하도록 도금된 금속막(114) 및 상기 금속막(114) 내에 삽입된 금속 와이어(112)를 포함하며, 그의 저면부 일부가 상기 반도체 칩(102)의 후면으로 돌출되도록 형성되어 있다. 여기서, 상기 금속 와이어(112)는 상기 비아(V) 내의 금속막(114) 중심 부분에 삽입되어 있으며, 또한, 상기 반도체 칩(102) 전면 측의 상기 관통 전극(116) 표면으로부터 소정 깊이까지 삽입되어 있다.

한편, 본 발명의 실시예에 따른 반도체 패키지에 있어서, 상기 비아(V) 표면과 상기 관통 전극(116) 사이에는 상기 반도체 칩(102)과 관통 전극(116)간 전기적 절연을 위해 절연막(104)이 개재되어 있다.

이와 같은 본 발명의 실시예에 따른 반도체 패키지는 보이드의 발생 및 불균일한 도금 발생없이 마련된 관통 전극을 가지므로, 그 신뢰성이 향상된다.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 반도체 소자의 제조 공정이 완료된 반도체 칩(102)을 마련한다. 상기 반도체 칩(102)은 전면(前面) 및 이에 대향하는 후면(後面)을 가지며, 상기 전면에 배치되는 본딩패드(도시안됨)를 구비한다.

도 2b를 참조하면, 상기 반도체 칩(102)을 식각하여 비아(V)를 형성한다. 이때, 상기 비아(V)는 본딩패드를 관통하도록 형성한다. 상기 비아(V)는 원 기둥 형 상은 물론 다각형 형상으로 형성할 수 있다.

상기 비아(V) 표면에 절연막(104)을 형성한다. 상기 절연막(104)은 반도체 칩(102), 즉, 실리콘으로 이루어진 반도체 칩(102)의 벌크와 상기 비아(V) 내에 형성될 관통 전극을 전기적으로 절연시키기 위하여 형성하는 것이다.

도 2c를 참조하면, 표면에 절연막(104)이 형성된 비아(V)를 포함한 반도체 칩(102)의 전면 상에 상에 씨드막(106)을 증착한다. 상기 씨드막(106)은, 예를 들어, 구리 박막으로 형성한다.

도 2d를 참조하면, 상기 씨드막(106) 상에 상기 비아(V) 및 이의 인접 부위를 노출시키는 마스크 패턴(108)을 형성한다. 상기 마스크 패턴(108)은, 바람직하게, 포토리소그라피 공정으로 형성한다.

도 2e를 참조하면, 마스크 패턴(108)에 의해 노출된 비아(V) 내에 금속 와이어(112)를 삽입한다. 이때, 상기 금속 와이어(112)는 내부에 금속 와이어(112)가 체결된 와이어 홀더(Wire holder; 110)를 이용해서 비아(v) 내부에 씨드막(106)과 접촉하지 않도록 삽입한다. 이때, 상기 금속 와이어(12)는 상기 비아(V)의 중심 부분에 배치되도록 삽입되며, 아울러, 상기 반도체 칩(102) 전면 측의 표면으로부터 소정 깊이까지 배치되도록 삽입한다.

여기서, 상기 와이어 홀더(110)는 비전도성 물질로 이루어지며, 비아(V)의 형상 및 체결되는 금속 와이어(112)의 두께에 대응하여 다양한 형상을 가질 수 있다. 또한, 이러한 와이어 홀더(110)에 체결되는 금속 와이어(112) 또한 비아(V)의 형상 및 두께에 대응하여 다양한 형상 및 두께로 마련될 수 있다.

도 2f를 참조하면, 금속 와이어(112)가 삽입된 비아(V) 내부에 금속막(114)을 도금한다. 이때, 상기 비아(V) 내부에의 금속막(114)의 도금은 상기 와이어 홀더(110)에 의해 삽입된 금속 와이어(112) 및 비아(V) 표면에 형성된 씨드막(104)이 이용되어 이루어진다. 즉, 상기 금속막(114)은 금속 와이어(112) 및 씨드막(104)의 표면으로부터 도금되어 비아(V) 내부 전체에 도금된다. 상기 금속막(114)의 도금은 전기 도금, 무전해 도금 및 침지(Immersion) 도금 중 어느 하나의 방식으로 수행할 수 있다.

여기서, 상기 씨드막(106)과 금속 와이어(112) 및 금속막(112)은 동일한 물질로 형성할 수 있다. 바람직하게, 상기 씨드막(106)과 금속 와이어(112) 및 금속막(112)은 모두 구리막으로 형성할 수 있다. 반면, 상기 씨드막(106)과 금속 와이어(112) 및 금속막(112)은 상호 전기적 신호 전달에 오류가 없고, 도금이 가능한 물질이면, 서로 상이한 물질로 형성하는 것도 가능하다.

도 2g를 참조하면, 와이어 홀더를 포함하여 상기 금속막(114) 내에 삽입되지 않은 금속 와이어(112) 부분을 제거한다. 그런다음, 마스크 패턴을 제거하고, 연이어, 마스크 패턴이 제거되어 노출된 반도체 칩(102)의 전면 상의 씨드막(106) 부분을 제거한다.

도 2h를 참조하면, 비아(V) 내에 도금된 금속막(114)의 저면이 노출되도록 상기 비아(V) 저면에 형성된 절연막(104)과 씨드막(106)을 포함하여 상기 반도체 칩(102)의 하면을 백-그라인딩(back-grinding)하고, 연이어, 백-그라인딩된 반도체 칩(102)의 후면을 식각하여 상기 노출된 금속막(114)의 저면부 일부가 상기 반도체 칩(102)의 후면으로부터 돌출되도록 함으로써 상기 비아(V) 내에 관통 전극(116)을 형성한다.

이후, 도시하지는 않았으나, 공징된 일련의 후속 공정들을 차례로 진행하여 본 발명의 일 실시예에 따른 반도체 패키지의 제조를 완성한다.

한편, 전술한 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서, 상기 비아를 형성하는 단계로부터 상기 관통 전극을 노출시키는 단계 및 노출된 관통 전극의 저면부 일부를 돌출시키는 단계들 모두는, 바람직하게, 웨이퍼 레벨(wafer level)로 수행하며, 더불어서, 상기 웨이퍼 레벨로 관통 전극을 돌출시킨 후에는 웨이퍼 레벨의 반도체 칩들을 칩 레벨(chip level)로 쏘잉(sawing)하여 다수의 유니트 패키지들로 분리시킨다.

전술한 바와 같이, 본 발명은 와이어 본딩 공정에 사용되는 금속 와이어를 비아 내에 삽입시킨 상태로 도금 공정을 진행함으로써 비아 내에서의 보이드 발생을 방지함은 물론 불균일한 도금이 이루어지는 것 또한 효과적으로 방지할 수 있다.

따라서, 본 발명은 비아 내에서의 보이드 발생 또는 불균일한 도금이 이루어지는 것을 방지할 수 있으므로, 관통 전극을 포함한 반도체 패키지의 신뢰성을 향상시킬 수 있음은 물론 비아 홀 내에서의 보이드 또는 불균일한 도금을 방지하기 위해 높은 전류를 이용한 도금 공정을 수행하지 않아도 되며, 그래서, 공정의 비용 증가를 방지할 수 있다.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.

Claims (13)

1. 전면(前面) 및 이에 대향하는 후면(後面)을 가지며, 상기 전면으로부터 후면에 도달하는 비아를 구비한 반도체 칩; 및

   상기 비아를 매립하도록 형성된 관통 전극;

   을 포함하며,

   상기 관통 전극은,

   상기 비아 표면에 형성된 씨드막;

   상기 씨드막이 형성된 비아를 매립하도록 도금된 금속막; 및

   상기 금속막 내에 삽입된 금속 와이어;

   를 포함하는 것을 특징으로 하는 반도체 패키지.
2. 제 1 항에 있어서,

   상기 비아 표면과 상기 관통 전극 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
3. 제 1 항에 있어서,

   상기 금속 와이어는 상기 비아 내의 상기 금속막 중심 부분에 삽입된 것을 특징으로 하는 반도체 패키지.
4. 제 1 항에 있어서,

   상기 금속 와이어는 상기 반도체 칩 전면 측의 상기 관통 전극 표면으로부터 소정 깊이까지 삽입된 것을 특징으로 하는 반도체 패키지.
5. 제 1 항에 있어서,

   상기 관통 전극은 웨이퍼의 후면으로부터 일부분이 돌출된 것을 특징으로 하는 반도체 패키지.
6. 반도체 칩의 전면(前面)에 비아를 형성하는 단계;

   상기 비아 표면을 포함한 반도체 칩의 전면 상에 씨드막을 형성하는 단계;

   상기 표면에 씨드막이 형성된 비아의 내부에 상기 씨드막과 이격되게 금속 와이어를 삽입하는 단계;

   상기 금속 와이어가 삽입된 비아가 매립되도록 금속막을 도금하는 단계; 및

   상기 반도체 칩 전면 상의 씨드막 부분 및 비아 내에 매립되지 않은 금속 와이어 부분을 제거하여 상기 비아 내에 관통 전극을 형성하는 단계; 및

   상기 반도체 칩의 후면(後面)을 백-그라인딩하여 상기 관통 전극을 노출시키는 단계;

   를 포함하는 것을 특징으로 하는 반도체 패키지의 관통 전극 형성방법.
7. 제 6 항에 있어서,

   상기 비아를 형성하는 단계 후, 그리고, 상기 씨드막을 형성하는 단계 전,

   상기 비아의 표면에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
8. 제 6 항에 있어서,

   상기 씨드막과 이격되게 금속 와이어를 삽입하는 단계는 와이어 홀더(wire holder)를 이용해서 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
9. 제 6 항에 있어서,

   상기 금속막을 도금하는 단계는 상기 씨드막 상에 마스크 패턴을 형성한 상태로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
10. 제 6 항에 있어서,

    상기 금속막을 도금하는 단계는, 전기 도금, 무전해 도금 및 침지 도금 중 어느 하나의 방식으로 수행하는 것을 특징으로 하는 반도체 패키지의 관통 전극 형성방법.
11. 제 6 항에 있어서,

    상기 관통 전극을 노출시키는 단계 후, 상기 노출된 관통 전극이 돌출되도록 상기 상기 백-그라인딩된 반도체 칩의 후면을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
12. 제 6 항에 있어서,

    상기 비아를 형성하는 단계 내지 상기 관통 전극을 노출시키는 단계는 웨이퍼 레벨로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
13. 제 12 항에 있어서,

    상기 관통 전극을 노출시키는 단계 후, 상기 웨이퍼 레벨의 반도체 칩들을 칩 레벨로 쏘잉하는 단계롤 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.

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