KR101195461B1 - 반도체칩 및 이의 제조방법 - Google Patents

반도체칩 및 이의 제조방법 Download PDF

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Abstract

본 발명은 반도체칩 및 이의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체칩은, 패드를 포함하는 다수의 회로층을 구비한 소자층; 상기 소자층이 형성된 일면 및 이에 대향하는 타면을 가지며 상기 타면으로부터 상기 패드를 노출시키도록 형성된 홀을 포함하는 반도체 기판; 및 상기 노출된 패드 상에 상기 홀의 일부를 매립하며 제1폭을 갖는 제1금속층과 상기 제1금속층 상에 상기 홀의 나머지를 매립하며 상기 제1폭보다 작은 제2폭을 갖는 제2금속층을 포함하는 관통전극;을 포함한다.

Description

반도체칩 및 이의 제조방법{Semiconductor chip and method of fabricating the same}
본 발명은 반도체칩 및 이의 제조방법에 관한 것으로, 보다 상세하게, 노칭부(Notching portion)를 제거하여 신뢰성을 확보할 수 있는 반도체칩 및 이의 제조방법에 관한 것이다.
반도체 집적회로의 패키징 기술 중, 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 스택 패키지(Stack package)라 한다.
스택 패키지는 매우 용이하게 데이터 기억 용량을 증가시킬 수 있다는 장점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via; Tsv)를 이용한 구조가 제안된 바 있으며, 최근에는 반도체칩 내에 구리와 같은 도전성 물질로 이루어진 관통전극(Through electrode)을 형성하여, 반도체칩들의 스택시, 상기 관통전극으로 반도체칩들 간을 전기적으로 연결시키는 방법이 수행되고 있다.
상기 관통전극을 이용하면 미세 피치 I/O 패드의 본딩이 가능하여 I/O 패드 수의 증가가 가능하고, 다수의 I/O 패드 형성을 통해 칩들 간의 신호 전달 속도를 향상시킬 수 있으며, 반도체칩의 3차원 설계가 가능하여 상기 반도체칩 자체의 성능을 더욱 향상시킬 수 있다.
한편, 상기 관통 실리콘 비아는 비아(Via)를 언제 형성하느냐에 따라 '비아 초기(via first), 비아 중간(via middle) 및 비아 최종(via last) 공정'들로 나뉘게 된다.
여기서, 상기 '비아 최종 공정'은 제조 완료된 웨이퍼 상태에서 비아를 형성하는 방법을 총칭하며, 이러한 '비아 최종 공정'은 다시 웨이퍼 전면으로부터 '비아 최종(via last from frontside)'과 '웨이퍼 후면으로부터 비아 최종(via last from backside)'의 두 가지 공정으로 구분할 수 있다.
상기 '웨이퍼 후면으로부터 비아 최종 공정'은 비아 피치(via pitch)를 줄일 수 있고 공정이 단순하며 비용이 낮아지고 설계 자유도가 높은 여러 가지 장점을 지니고 있기 때문에, 빈번하게 전술한 '웨이퍼 후면으로부터 비아 최종 공정'을 수행하고 있다.
그런데, 상기 '웨이퍼 후면으로부터 비아 최종 공정'에서 비아를 형성하기 위한 식각시, 반도체 웨이퍼 상에 형성된 절연막(이하, 산화막)과 인접한 반도체 웨이퍼(예를 들면, Si 웨이퍼) 부분에서 식각률이 증가됨으로써, 상기 산화막과 인접한 반도체 웨이퍼 부분에 가로 방향으로 노칭부(Notching portion)가 발생하게 되고, 이는 상기 비아를 매립하기 위한 후속 공정에서 상기 노칭부를 완전히 매립할 수 없기 때문에, 결함으로 작용하게 되는 문제가 있다.
본 발명은 비아 형성시 노칭부를 제거하여 신뢰성을 확보할 수 있는 반도체칩 및 이의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체칩은, 패드를 포함하는 다수의 회로층을 구비한 소자층; 상기 소자층이 형성된 일면 및 이에 대향하는 타면을 가지며 상기 타면으로부터 상기 패드를 노출시키도록 형성된 홀을 포함하는 반도체 기판; 및 상기 노출된 패드 상에 상기 홀의 일부를 매립하며 제1폭을 갖는 제1금속층과 상기 제1금속층 상에 상기 홀의 나머지를 매립하며 상기 제1폭보다 작은 제2폭을 갖는 제2금속층을 포함하는 관통전극;을 포함한다.
상기 제1금속층은 그 단면의 폭이 상기 패드로부터 상기 제2금속층으로 갈수록 감소되는 것을 특징으로 한다.
상기 단면에서의 측면은 사선 형상, 또는, 라운드 형상을 갖는 것을 특징으로 한다.
상기 소자층 상에 상기 패드를 노출시키는 절연막을 더 포함하는 것을 특징으로 한다.
상기 절연막에 의해 노출된 상기 패드 상에 형성된 범프를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체칩의 제조방법은, 패드를 포함하는 다수의 회로층을 구비한 소자층이 형성된 일면 및 이에 대향하는 타면을 갖는 반도체 기판을 마련하는 단계; 상기 타면으로부터 상기 반도체 기판을 식각하여 상기 패드를 노출시키는 홀을 형성하는 단계; 상기 노출된 패드 상에 상기 홀의 일부를 매립하며 제1폭을 갖는 제1금속층을 형성하는 단계; 및 상기 제1금속층 상에 상기 홀의 나머지를 매립하며 제2폭을 갖는 제2금속층을 형성하여 상기 홀 내에 제1금속층과 제2금속층으로 이루어진 관통전극을 형성하는 단계;를 포함한다.
상기 제1금속층은 무전해 도금 공정을 통하여 형성하는 것을 특징으로 한다.
상기 제2금속층은 전해 도금 공정을 통하여 형성하는 것을 특징으로 한다.
상기 제1금속층은 Ni, Pd, Au 및 Cu 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
상기 제1금속층은 그 단면의 폭이 상기 패드로부터 상기 제2금속층으로 갈수록 감소되도록 형성하는 것을 특징으로 한다.
상기 단면에서의 측면은 사선 형상, 또는, 라운드 형상이 되도록 형성하는 것을 특징으로 한다.
상기 제2금속층의 제2폭은 상기 제1금속층의 제1폭보다 작은 폭을 갖도록 형성하는 것을 특징으로 한다.
상기 소자층 상에 상기 패드를 노출시키는 절연막을 더 형성하는 것을 특징으로 한다.
상기 절연막에 의해 노출된 상기 패드 상에 범프를 더 형성하는 것을 특징으로 한다.
본 발명은 관통전극을 형성하기 위한 홀 형성시에 발생된 노칭부를 무전해 도금 공정을 이용하여 매립하여 결함으로 작용하는 상기 노칭부를 제거해줌으로써, 상기 홀를 매립하기 위한 후속 공정을 용이하게 수행할 수 있다.
그 결과, 본 발명은 무전해 도금 공정을 이용하여 결함으로 작용하는 상기 노칭부를 완전히 매립하여 제거해줄 수 있기 때문에, 관통전극을 형성하기 위한 공정의 안정성을 개선하여 관통전극 자체는 물론 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체칩을 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체칩의 제조방법을 도시한 단면도.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체칩을 도시한 단면도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체칩은, 패드(104)를 노출시키도록 형성된 홀(도시안됨)을 포함하는 반도체 기판(100)과 상기 홀 내에 제1금속층(108)과 제2금속층(110)이 차례로 형성된 관통전극(112)을 포함한다.
상기 반도체 기판(100)는 일면(a) 및 이에 대향하는 타면(b)을 갖는다. 상기 일면(a) 상에는 패드(104)를 포함하는 다수의 회로층을 구비한 소자층(도시안됨)이 형성되어 있다. 여기서, 상기 패드(104)는, 예를 들어, Al 또는 Cu로 이루어질 수 있다.
그리고, 상기 소자층 상에는 상기 패드(104)를 노출시키는 절연막(102)이 형성되어 있으며, 상기 절연막(102) 상에는 상기 패드(104)를 노출시키는 보호막(106)이 형성되어 있다. 상기 절연막(102)은 산화막으로 이루어진다.
상기 반도체 기판(100) 내에는 상기 타면(b)으로부터 상기 패드(104)를 노출시키도록 형성된 홀(도시안됨)이 형성되어 있다. 이때, 상기 반도체 기판(100)의 상기 패드(104) 인접부에는 상기 홀 형성시 발생된 노칭부(도시안됨)가 형성된다.
상기 홀에 의하여 노출된 패드(104) 상에는 상기 노칭부 및 상기 홀의 일부를 매립하며 제1폭을 갖는 제1금속층(108)이 형성되어 있다. 그리고, 상기 제1금속층(108) 상에는 상기 홀의 나머지를 매립하며 상기 제1폭보다 작은 제2폭을 갖는 제2금속층(110)이 형성되어 있다.
여기서, 상기 제1금속층(108)은, 예를 들어, Ni, Pd, Au 및 Cu 중 적어도 어느 하나를 포함한다. 상기 제1금속층(108)은 상기 노칭부를 매립하도록 무전해 도금 공정에 의하여 형성된다. 그리고, 상기 제2금속층(110)은 전해 도금 공정에 의하여 형성된다.
상기 무전해 도금 공정은, 예를 들어, 특정 금속층 상에서 도금되는 특성을 가질 뿐만 아니라, 도금되는 속도가 느리다는 특성을 가지기 때문에 이러한 특성에 의하여 상기 노칭부를 완전히 매립해줄 수 있다.
결과적으로, 상기 홀 내에는 상기 제1금속층(108)과 상기 제2금속층(110)을 포함하는 관통전극(112)이 형성된다.
한편, 상기 제1금속층(108)은 그 단면에서의 폭이 상기 패드(104)로부터 상기 제2금속층(110)으로 갈수록 감소되는 형상을 갖는다.
예를 들어, 도 1b에서와 같이, 상기 제1금속층(108)의 상기 단면에서의 측면은 사선 형상을 갖거나, 또는, 도 1c에서와 같이, 상기 제1금속층(108)의 측면은 라운드 형상을 가질 수도 있다. 이와 다르게, 상기 제1금속층(108)은, 도 1d에서와 같이, 균일한 제1폭을 갖도록 형성될 수도 있다.
자세하게 도시하고 설명하지 않았으나, 상기 절연막(106)에 의해 노출된 상기 패드(104) 상에는 범프(도시안됨)가 형성되며, 상기 노칭부를 포함한 상기 홀 및 상기 식각되어 노출된 상기 산화막 측면, 그리고, 상기 홀에 의해 노출된 반도체 기판(100)의 표면에는, 예를 들어, ALD (Atomic layer deposition)공정에 의하여 형성된 절연막(도시안됨)이 형성된다.
상기 절연막은 후속의 관통전극과의 전기적 절연을 위하여 형성하며, 상기 절연막은, 예를 들어, SiO2와 같은 산화막과 질화막으로 각각 이루어진 단일막 또는 이들의 적층막으로 형성될 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에서는 노칭부가 발생된 홀의 일부에 상기 무전해 도금 공정에 의하여 형성된 제1금속층을 형성함으로써, 상기 노칭부를 매립하여 제거해줄 수 있다. 이를 통해, 본 발명의 일 실시예에서는 관통전극을 형성하기 위한 공정의 안정성을 개선하여 관통전극 자체는 물론 패키지의 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체칩의 제조방법을 도시한 단면도이다.
도 2a를 참조하면, 일면(a) 및 이에 대향하는 타면(b)을 갖는 반도체 기판(100), 예를 들어, 실리콘 웨이퍼를 마련한다. 상기 반도체 기판(100)으로서는, 실리콘 이외의 반도체 웨이퍼도 사용 가능하며, 상기 반도체 기판(100)은 다수의 반도체칩들을 포함한다.
상기 일면(a) 상에 패드(104)를 포함하는 다수의 회로층을 구비한 소자층(도시안됨)이 형성된다. 여기서, 상기 패드(104)는, 예를 들어, Al 또는 Cu로 이루어질 수 있다.
그리고, 상기 소자층 상에 상기 패드(104)를 노출시키는 절연막(102)을 형성하며, 상기 절연막(102) 상에 상기 패드(104)를 노출시키는 보호막(106)을 형성한다. 상기 절연막(102)은 산화막으로 이루어지며, 상기 절연막(102)은 후속의 홀을 형성하기 위한 식각 공정시 식각정지막으로서의 역할을 한다.
계속해서 상기 산화막(102) 상에 상기 패드(104)를 일부 노출시키는 보호막(106)을 형성한 다음, 상기 반도체 기판(100)의 상기 타면(b)을 소망하는 두께가 잔류되도록 백 그라인딩(Back grinding)한다.
도 2b를 참조하면, 상기 반도체 기판(100)의 상기 타면(b)으로부터 상기 반도체 기판(100)을 식각하여 상기 패드(104)를 노출시키는 홀(V)을 형성한다.
상기 홀(V)을 형성하기 위한 식각 공정시, 상기 패드(104) 및 상기 산화막으로 이루어진 상기 절연막(102)과 인접한 반도체 기판(100)의 부분에서 식각률이 증가되는 현상이 발생하여 상기 절연막(102)과 인접한 반도체 기판(100) 부분에서 가로 방향으로 식각이 일어나 노칭부(N)가 발생하게 된다.
자세하게 도시하고 설명하지 않았으나, 상기 노칭부(N)를 포함한 상기 홀(V)과 상기 식각되어 노출된 상기 산화막(102)의 측면, 그리고, 상기 홀(V)에 의해 노출된 칩몸체(100)의 표면 상에, 예를 들어, ALD (Atomic layer deposition)공정에 의하여 절연막(도시안됨)을 형성한다.
여기서, 상기 절연막은 후속의 관통전극과의 전기적 절연을 위하여 형성하며, 예를 들어, SiO2와 같은 산화막과 질화막으로 각각 이루어진 단일막 또는 이들의 적층막으로 형성될 수 있다.
도 2c를 참조하면, 상기 홀(V)에 의하여 노출된 패드(104) 상에 상기 노칭부(N)를 완전히 매립하도록 상기 홀의 일부를 매립하며 제1폭을 갖는 제1금속층(108)을 형성한다. 상기 제1금속층(108)은 무전해 도금 공정을 이용하여 형성하며, 예를 들어, Ni, Pd, Au 및 Cu 중 적어도 어느 하나를 포함한다.
상기 무전해 도금 공정은, 예를 들어, 특정 금속층 상에서 도금되는 특성을 가질 뿐만 아니라 도금되는 속도가 느리다는 특성을 가지기 때문에, 이러한 특성에 의하여 상기 노칭부(N)를 완전히 매립해줄 수 있다. 또한, 상기 노칭부(N)를 안정적으로 제거할 수 있다. 그래서, 후속 공정을 용이하게 수행할 수 있다.
도 2d를 참조하면, 상기 제1금속층(108) 상에 상기 홀(V)의 나머지를 매립하며 상기 제1금속층(108)의 상기 제1폭보다 작은 제2폭을 갖는 제2금속층(110)을 형성한다. 상기 제2금속층(110)은, 전해 도금 공정을 이용하여 형성한다.
결과적으로, 상기 홀(V) 내에 상기 제1금속층(108)과 상기 제2금속층(110)을 포함하는 관통전극(112)이 형성된다.
한편, 상기 제1금속층(108)은 그 단면에서의 폭이 상기 패드(104)로부터 상기 제2금속층(110)으로 갈수록 감소된다.
예를 들어, 도 1b에서와 같이, 상기 제1금속층(108)의 상기 단면에서의 측면은 사선 형상을 갖거나, 또는, 도 1c에서와 같이, 상기 제1금속층(108)의 측면은 라운드 형상을 가질 수도 있다. 이와 다르게, 상기 제1금속층(108)은, 도 1d에서와 같이, 균일한 제1폭을 갖도록 형성될 수도 있다.
전술한 바와 같이, 본 발명은 관통전극을 형성하기 위한 홀 형성시 발생된 노칭부를 무전해 도금 공정을 이용하여 매립하여 제거해줌으로써, 상기 홀을 매립하기 위한 후속 공정을 용이하게 수행할 수 있다.
또한, 본 발명은 관통전극을 형성하기 위한 공정의 안정성이 개선할 수 있으므로 신뢰성이 높은 관통 전극을 용이하게 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
100 : 반도체 기판 102 : 절연막
104 : 패드 106 : 보호막
V : 홀 N : 노칭부
108 : 제1금속층 110 : 제2금속층
112 : 관통전극

Claims (14)

  1. 패드를 포함하는 다수의 회로층을 구비한 소자층;
    상기 소자층이 형성된 일면 및 이에 대향하는 타면을 가지며 상기 타면으로부터 상기 패드를 노출시키도록 형성된 제2폭을 가지는 홀과, 상기 패드와 인접하고 상기 홀과 겹쳐져 상기 패드를 노출시키도록 형성된 상기 제2폭보다 큰 제1폭을 가지는 노칭부를 포함하는 반도체 기판; 및
    상기 노출된 패드 상에 상기 노칭부와 상기 홀의 하부를 매립하고 상기 홀의 측벽을 덮지 않도록 형성된 제1금속층과, 상기 제1금속층 상에 상기 홀의 나머지 부분을 매립하도록 형성된 상기 제2폭을 가지는 제2금속층을 포함하는 관통전극;
    을 포함하는 반도체칩.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1금속층은 그 단면의 폭이 상기 패드로부터 상기 제2금속층으로 갈수록 감소되는 것을 특징으로 하는 반도체칩.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 단면에서의 측면은 사선 형상, 또는, 라운드 형상을 갖는 것을 특징으로 하는 반도체칩.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 소자층 상에 상기 패드를 노출시키는 절연막을 더 포함하는 것을 특징으로 하는 반도체칩.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 절연막에 의해 노출된 상기 패드 상에 형성된 범프를 더 포함하는 것을 특징으로 하는 반도체칩.
  6. 패드를 포함하는 다수의 회로층을 구비한 소자층이 형성된 일면 및 이에 대향하는 타면을 갖는 반도체 기판을 마련하는 단계;
    상기 타면으로부터 상기 반도체 기판을 식각하여 상기 타면으로부터 상기 패드를 노출시키도록 형성된 제2폭을 갖는 홀과 상기 패드와 인접하며 상기 홀과 겹쳐져 상기 패드를 노출시키도록 형성된 상기 제2폭보다 큰 제1폭을 가지는 노칭부를 형성하는 단계;
    상기 노출된 패드 상에 상기 노칭부와 상기 홀의 하부를 매립하고 상기 홀의 측벽을 덮지 않도록 제1 금속층을 형성하는 단계; 및
    상기 제1 금속층 상에 상기 홀의 나머지 부분을 매립하여 상기 제2 폭을 갖는 제2금속층을 형성하여 상기 제1 금속층과 제2 금속층으로 이루어진 관통전극을 형성하는 단계;
    를 포함하는 반도체칩의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 제1금속층은 무전해 도금 공정을 통하여 형성하는 것을 특징으로 하는 반도체칩의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 제2금속층은 전해 도금 공정을 통하여 형성하는 것을 특징으로 하는 반도체칩의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 제1금속층은 Ni, Pd, Au 및 Cu 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체칩의 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 제1금속층은 그 단면의 폭이 상기 패드로부터 상기 제2금속층으로 갈수록 감소되도록 형성하는 것을 특징으로 하는 반도체칩의 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 단면에서의 측면은 사선 형상, 또는, 라운드 형상이 되도록 형성하는 것을 특징으로 하는 반도체칩의 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 제2금속층의 제2폭은 상기 제1금속층의 제1폭보다 작은 폭을 갖도록 형성하는 것을 특징으로 하는 반도체칩의 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 소자층 상에 상기 패드를 노출시키는 절연막을 더 형성하는 것을 특징으로 하는 반도체칩의 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 절연막에 의해 노출된 상기 패드 상에 범프를 더 형성하는 것을 특징으로 하는 반도체칩의 제조방법.
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