KR101060116B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101060116B1
KR101060116B1 KR1020090053496A KR20090053496A KR101060116B1 KR 101060116 B1 KR101060116 B1 KR 101060116B1 KR 1020090053496 A KR1020090053496 A KR 1020090053496A KR 20090053496 A KR20090053496 A KR 20090053496A KR 101060116 B1 KR101060116 B1 KR 101060116B1
Authority
KR
South Korea
Prior art keywords
chip
silicon via
layer
conductive layer
semiconductor device
Prior art date
Application number
KR1020090053496A
Other languages
English (en)
Other versions
KR20100135051A (ko
Inventor
차세웅
나석호
박준영
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020090053496A priority Critical patent/KR101060116B1/ko
Publication of KR20100135051A publication Critical patent/KR20100135051A/ko
Application granted granted Critical
Publication of KR101060116B1 publication Critical patent/KR101060116B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아가 형성된 반도체 칩을 보다 안정적이면서 견고한 상태로 적층시킬 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.
이를 위해, 본 발명은 서로 적층되는 상부칩 및 하부칩; 상기 상부칩 및 하부칩에 형성된 관통 실리콘 비아; 상기 관통 실리콘 비아내의 표면에 증착되는 도전층; 상기 상부칩의 저부에서 상기 도전층에 융착되는 전도성의 스터드 범프; 상기 도전층이 증착된 관통 실리콘 비아내에 충진되는 전도성의 솔더 페이스트; 상기 상부칩 및 하부칩 사이에 부착되는 절연성 필름; 을 포함하여 구성되고, 상기 상부칩의 스터드 범프가 상기 하부칩의 관통 실리콘 비아에 삽입되는 동시에 리플로우된 솔더 페이스트와 결합되어, 상기 상부칩과 하부칩간의 적층이 이루어지도록 한 것을 특징으로 하는 반도체 장치 및 그 제조 방법을 제공한다.
반도체 장치, 칩 적층, 스터드 범프, 관통 실리콘 비아, 상부칩, 하부칩, 절연성 필름, 솔더 페이스트

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아(TSV: Through Silicon Via)가 형성된 반도체 칩을 보다 안정적이면서 견고한 상태로 적층시킬 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는, 기판의 칩부착영역에 복수개의 칩이 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간이 와이어로 도전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 단점을 감안하여, 각 반도체 칩 내에 관통 실리콘 비아를 형성하고, 이 관통 실리콘 비아를 통해 각 칩들을 수직방향으로 물리적 및 전기적으로 적층 연결시킨 스택 패키지가 제안되었다.
첨부한 도 4는 종래의 관통 실리콘 비아를 이용한 칩 적층 구조를 설명하는 개략도이다.
먼저, 웨이퍼 레벨에서 각 칩(10)의 본딩패드의 인접부분에 관통 실리콘 비아(12)을 형성하고, 이 관통 실리콘 비아(14)의 표면에 절연막(미도시됨)을 형성한다.
이어서, 상기 절연막 상에 전도성의 씨드 금속막을 형성한 상태에서 웨이퍼의 후면을 백그라인딩(back grinding)함으로써, 상기 관통 실리콘 비아(14)가 상하로 관통되는 상태가 되도록 한다.
이어서, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 각 칩의 저면으로 노출된 관통 실리콘 비아(14)에 골드 재질의 스터드 범프(22:stud bump)를 도전 가능하게 융착시키는 바, 이 스터드 범프(22)의 상단부는 관통 실리콘 비아(14)의 직경보다 큰 볼(ball) 형상부(26)로 형성되고, 하단부는 점차 좁아지는 직경을 가지는 뾰족한 테일(tail) 형상부(28)로 형성된다.
상기 관통 실리콘 비아(14)의 저부에 스터드 범프(22)를 형성하는 방법을 좀 더 구체적으로 설명하면, 골드 와이어를 녹는점까지 가열하여 볼(ball) 형상이 되도록 하면서 동시에 관통 실리콘 비아의 저부에 융착시키고, 연이어 골드 와이어를 잡아당기면서 끊어주어 점차 직경이 좁아지는 뾰족한 형상이 된다.
이렇게 상기 관통 실리콘 비아의 저부에 스터드 범프가 융착된 칩들을 적어도 2개 이상 적층시키게 되는데, 도 4에서 보는 바와 같이 상부쪽에 위치되는 각 칩의 스터드 범프(22)의 테일 형상부가 기계적 코킹에 의한 본딩 방법에 의하여 아래쪽에 위치되는 각 칩의 관통 실리콘 비아(14)내로 인입되며 결합된다.
이때, 적층된 칩 사이에는 각 스터드 범프(22)의 상단부(볼 형상부)가 갖는 상하 두께만큼 갭이 존재하게 되므로, 적층된 칩 사이의 갭 공간에 별도의 절연성 충진재를 충진하는 언더필 공정을 진행하여, 갭을 메꾸어주게 된다.
그러나, 상기와 같은 종래의 칩 적층 구조 및 방법은 다음과 같은 문제점이 있었다.
첫째, 상하로 적층되는 각 칩들간 갭은 약 10~12㎛ 로서 매우 미세한 공간이기 때문에, 이 갭 공간에 언더필 공정에 의하여 절연성 충진재를 충진하는데 어려움이 있고, 갭 공간의 일부분에는 절연성 충진재가 제대로 충진되지 않아 스터드 범프끼리의 접촉에 의한 쇼트 현상도 발생될 우려가 있다.
둘째, 상기 스터드 범프를 형성하는 단계에서, 각 스터드 범프의 크기 즉, 상단부의 볼 형상과 하단부의 테일 형상에 대한 상하방향 길이 및 직경 등이 정밀 한 수준의 오차를 넘어 서로 균일하지 않게 형성됨에 따라, 어떤 스터드 범프의 테일은 짧게 형성되어 관통 실리콘 비아내로 덜 삽입되어 칩간 결합력을 약화시키는 원인이 된다.
셋째, 상기 스터드 범프의 짧게 형성된 테일이 관통 실리콘 비아내로 덜 삽입되는 경우에도 스터드 범프와 관통 실리콘 비아간의 도전이 가능한 상태가 되지만, 외부력에 의하여 전기적인 쇼트 현상이 발생될 우려가 있다.
넷째, 상기 스터드 범프의 상하 길이가 일정치 않기 때문에 적층되는 칩들 또한 서로 평행한 상태를 유지하지 못하여, 칩들간의 적층 상태가 불안정한 단점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 상하 적층되는 각 칩들의 관통 실리콘 비아내에 솔더 페이스트를 충진하여 한 번의 리플로우 공정만을 진행함으로써, 관통 실리콘 비아내로 인입된 스터드 범프가 솔더 페이스트와 용이하게 결합되어, 적층되는 각 칩들간의 결합력을 향상시킬 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 적층되는 칩들간의 갭에 절연성 충진재를 충진하는 종래의 언더필 공정을 배제하고 각 칩들 사이에 균일한 두께를 갖는 절연성 필름을 삽입함으로써, 적층되는 칩간의 간격을 균일하게 유지시킬 수 있고, 각 칩들을 보 다 안정적이면서 견고한 상태로 적층시킬 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예에 따르면, 서로 적층되는 상부칩 및 하부칩; 상기 상부칩 및 하부칩에 형성된 관통 실리콘 비아; 상기 관통 실리콘 비아내의 표면에 증착되는 도전층; 상기 상부칩의 저부에서 상기 도전층에 융착되는 전도성의 스터드 범프; 상기 도전층이 증착된 관통 실리콘 비아내에 충진되는 전도성의 솔더 페이스트; 상기 상부칩 및 하부칩 사이에 부착되는 절연성 필름; 을 포함하여 구성되고, 상기 상부칩의 스터드 범프의 테일부분이 절연성 필름을 관통하여 상기 하부칩의 관통 실리콘 비아에 삽입되는 동시에 리플로우된 솔더 페이스트와 결합되어, 상기 상부칩과 하부칩간의 적층이 이루어지도록 한 것을 특징으로 하는 반도체 장치를 제공한다.
바람직한 구현예로서, 상기 도전층은 관통 실리콘 비아의 내표면에 형성되는 수직층과, 이 수직층의 하단에 일체로 형성된 바닥층으로 구성된 것을 특징으로 한다.
더욱 바람직한 구현예로서, 상기 도전층의 바닥층 저면과, 그 주변의 상부 및 하부칩 저면에는 상기 스터드 범프의 융착이 잘 되도록 알루미늄 코팅층이 형성된 것을 특징으로 한다.
바람직한 다른 구현예로서, 상기 스터드 범프의 상단에 형성되는 볼 형상의 직경이 상기 관통 실리콘 비아의 직경보다 크면, 상기 절연성 필름을 볼 형상의 상하 두께에 상응하는 두께의 것으로 채택하는 것을 특징으로 한다.
반면, 상기 스터드 범프의 상단에 형성되는 볼 형상의 직경이 상기 관통 실리콘 비아의 직경보다 작으면, 상기 절연성 필름을 상부칩 및 하부칩을 최소한의 간격으로 이격시킬 수 있는 두께의 것으로 채택하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예에 따르면, 적층을 위한 칩들에 요홈 형태의 관통 실리콘 비아를 형성하는 단계와; 상기 관통 실리콘 비아내에 도전층을 증착시키는 단계와; 백그라인딩 공정을 통하여 상기 도전층의 바닥층을 노출시키는 단계와; 적층을 위한 칩들중 상부칩의 도전층의 바닥층에 전도성의 스터드 범프를 융착시키는 단계와; 적층을 위한 칩들중 하부칩의 관통 실리콘 비아내에 솔더 페이스트를 충진시키는 단계와; 상기 상부칩의 스터드 범프를 상기 하부칩의 관통 실리콘 비아내에 인입시켜 리플로우 공정을 진행하는 단계와; 상기 리플로우 공정을 통해, 상기 솔더 페이스트가 스터드 범프를 감싸면서 접착되는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.
바람직한 구현예로서, 상기 도전층의 바닥층을 노출시킨 후, 노출된 바닥층과 그 주변의 칩 표면에 걸쳐 알루미늄 코팅을 실시하는 단계가 더 진행되는 것을 특징으로 한다.
바람직한 다른 구현예로서, 상기 하부칩의 관통 실리콘 비아내에 솔더 페이스트를 충진시킨 후, 하부칩의 표면에 걸쳐 일정한 두께를 갖는 절연성 필름을 부착하는 단계를 더 포함하는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 반도체 칩에 관통 실리콘 비아를 형성하여 칩을 적층하되, 상부에 배치되는 칩의 관통 실리콘 비아에 스터드 범프를 부착하고, 하부에 배치되는 칩의 관통 실리콘 비아내에 솔더 페이스트를 충진하여 한 번의 리플로우 공정만을 진행함으로써, 솔더 페이스트가 녹으면서 스터드 범프와 견고하게 결합되어, 상부칩과 하부칩간의 적층 결합력을 향상시킬 수 있다.
또한, 서로 적층되는 각 칩들 사이에 균일한 두께를 갖는 절연성 필름을 삽입 부착함으로써, 적층되는 칩간의 간격을 균일하게 유지시킬 수 있고, 각 칩들을 보다 안정적이면서 견고한 상태로 적층시킬 수 있으며, 칩들간의 갭에 절연성 충진재를 충진하는 종래의 언더필 공정이 배제되어 제조 공정수를 줄일 수 있다.
또한, 종래에는 기계적 코킹 방식에 의존함에 따라, 스터드 범프 재질의 경도에 따라 그 사용 제약이 있으나, 본 발명의 스터드 범프는 그 재질에 대한 선택이 자유로운 잇점이 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1은 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 단면도 이고, 도 2는 본 발명의 제1실시예에 따른 반도체 장치를 나타내는 단면도이다.
먼저, 적층을 위한 웨이퍼 상태의 칩(10,12)들에 본딩패드(미도시됨)와 연결되는 요홈 형태의 관통 실리콘 비아(14)를 레이저 가공 등의 방법을 통하여 형성한다.
다음으로, 상기 관통 실리콘 비아(14)내에 도전층(16)을 증착시키는 바, 이 도전층(16)은 관통 실리콘 비아(14)의 내표면에 형성되는 수직층(18)과, 이 수직층(18)의 하단에 일체로 형성된 바닥층(20)으로 구성된다.
보다 상세하게는, 요홈 형태로 가공된 관통 실리콘 비아(14)의 내표면과 바닥면에 절연(insulation)층/베리어(barrier)층/전도성의 시드(seed)층을 순차적으로 증착시킨 도전층(16)을 형성하게 되며, 이 도전층(16)은 칩의 본딩패드(미도시됨)와 신호 교환 가능하게 연결된다.
이어서, 웨이퍼 상태의 칩(10,12)에 대한 백그라인딩 공정을 실시하여, 상기 도전층(16)의 바닥층(20) 저면을 외부로 노출시키게 되며, 이때 상기 관통 실리콘 비아(14)는 수직층(18)과 바닥층(20)이 "U"자형의 단면 형상을 띠게 되므로 계속 요홈의 단면 형상을 유지하게 된다.
연이어, 외부로 노출된 상기 도전층(16)의 바닥층(20)과 그 주변의 칩 표면에 걸쳐, 스터드 범프(22)의 용이한 융착을 위하여 알루미늄 코팅층(24)을 형성한다.
이렇게 도전층(16)이 형성된 관통 실리콘 비아(14) 및 알루미늄 코팅층(24)이 형성된 웨이퍼 상태의 칩들을 개개의 칩으로 소잉한 후, 전도성의 스터드 범 프(22)를 융착시키게 된다.
즉, 상기 전도성의 스터드 범프(22)는 적층을 위한 칩들중 상부칩(10)의 도전층(16)의 바닥층(20)에 융착되는 바, 도전층(16)과 직접 접하여 융착되는 부분인 상기 스터드 범프(22)의 상단부는 볼(ball)형상부(26)로 형성되고, 하단부는 점차 좁아지는 직경을 가지는 뾰족한 테일(tail) 형상부(28)로 형성된다.
다음으로, 적층을 위한 칩들중 하부칩(12)의 관통 실리콘 비아(14)내에 솔더 페이스트(30)를 충진시키는 바, 이 솔더 페이스트(30)의 점도는 상기 스터드 범프(22)의 테일 형상부(28)가 관통 실리콘 비아(14)내로 용이하게 인입되는 것을 수용할 수 있는 정도의 점도를 갖는다.
연이어, 상기 관통 실리콘 비아(14)내에 충진된 솔더 페이스트(30)를 포함하는 하부칩(12)의 표면에 걸쳐 일정한 두께를 갖는 절연성 필름(32: FOW)을 부착하는 바, 이 절연성 필름(30) 또한 상기 스터드 범프(22)의 테일 형상부(28)가 관통될 정도의 점도를 갖는다.
이렇게 상부칩(10)과 하부칩(12)의 적층을 위한 준비를 마친 다음, 상기 상부칩(10)의 알루미늄 코팅층(24)에 부착된 스터드 범프(22)를 상기 하부칩(12)의 관통 실리콘 비아(14)에 인입시키면서, 상부칩(10)과 하부칩(12)간의 적층 단계를 진행하게 된다.
이때, 상기 상부칩(10)의 스터드 범프(22)의 테일 형상부(28)가 절연성 필름(32)을 관통하는 동시에 관통 실리콘 비아(14)내에 충진된 솔더 페이스트(30)내에 접촉되며 인입된 상태가 된다.
이후, 상기 상부칩(10)과 하부칩(12)이 적층된 상태에서, 즉 상기 상부칩(10)의 스터드 범프(22)를 상기 하부칩(12)의 관통 실리콘 비아(14)내에 인입시킨 상태에서 오븐(oven)에 넣어 리플로우 공정을 진행함으로써, 상기 솔더 페이스트(30)가 경화되는 동시에 스터드 범프(22)와 견고하게 융착되는 상태가 된다.
즉, 상기 리플로우 공정을 통해, 상기 솔더 페이스트(30)가 스터드 범프(22)를 감싸면서 상호 접착된 상태가 된다.
이와 같이, 상기에서 상부칩(10)과 하부칩(12)이 적층되는 것으로 설명하였지만, 상기한 공정을 반복하여 3개 또는 4개 이상의 칩을 상하로 용이하게 적층할 수 있음은 물론이다.
본 발명의 제1실시예에 따르면, 상기 스터드 범프(22)의 상단에 형성되는 볼 형상부(26)의 직경을 상기 관통 실리콘 비아(14)의 직경보다 크게 형성하여, 상기 스터드 범프(22)의 볼 형상부(26)가 상기 하부칩(12)의 관통 실리콘 비아(14)의 상단면에 걸리도록 하고, 특히 상기 절연성 필름(30)을 볼 형상부(26)의 상하 두께에 상응하는 일정한 두께의 것으로 적용한다.
상기 절연성 필름(30)은 상기 상부칩(10)과 하부칩(12)간의 갭을 메꾸어주는 역할을 하기 때문에 종래에 상부칩(10)과 하부칩(12)간의 갭 공간에 별도의 언더필 공정을 진행하던 점을 배제시킬 수 있고, 또한 상기 스터드 범프(22)의 볼 형상부(26)의 상하 두께에 상응하는 일정한 두께를 갖기 때문에 상부칩(10)과 하부칩(12)간의 평행을 유지시켜 안정적인 칩 적층 구조를 제공하는 역할을 하게 된다.
또한, 종래에는 스터드 범프(22)의 테일 형상부(28)가 짧게 형성된 경우에 는, 관통 실리콘 비아(14)내에 덜 삽입되어 칩간의 적층 결합력을 떨어뜨리고, 또한 테일 형상부(28)와 관통 실리콘 비아(14)간의 전기적인 단락이 우려되었지만, 본 발명에 따른 스터드 범프(22)는 관통 실리콘 비아(14)내에서 솔더 페이스트(30)와 상호 융착되기 때문에 칩간의 적층 결합력 향상 뿐만 아니라 쇼트 현상이 발생되는 것을 완전히 방지할 수 있다.
여기서, 본 발명의 제2실시예에 따른 반도체 장치를 설명하면 다음과 같다.
첨부한 도 3은 본 발명의 제2실시예에 따른 반도체 장치를 나타내는 단면도이다.
본 발명의 제2실시예에 따른 반도체 장치는 제1실시예에 따른 반도체 칩 장치의 칩 적층 구성과 동일하고, 스터드 범프 및 절연성 필름의 크기를 조정하여 칩 적층 두께를 줄일 수 있는 구조에 특징이 있다.
즉, 본 발명의 제2실시예에 따른 반도체 장치는 서로 적층을 위해 구비되는 상부칩(10) 및 하부칩(12)과, 상기 상부칩(10) 및 하부칩(12)에 형성된 관통 실리콘 비아(14)와, 상기 관통 실리콘 비아(14)내의 표면에 증착되는 도전층(16)과, 상기 상부칩(10)의 저부에서 상기 도전층(16)에 융착되는 전도성의 스터드 범프(22)와, 상기 도전층(16)이 증착된 관통 실리콘 비아(14)내에 충진되는 전도성의 솔더 페이스트(30)와, 상기 상부칩(10) 및 하부칩(12) 사이에 부착되는 절연성 필름(32)을 포함하고, 상기 상부칩(10)의 스터드 범프(22)가 상기 하부칩(12)의 관통 실리콘 비아(14)에 삽입되는 동시에 리플로우된 솔더 페이스트(30)와 결합되어 상부칩(10)과 하부칩(12)간의 적층이 이루어지는 구조에서 제1실시예와 동일하지만, 상 기 스터드 범프(22)의 크기를 축소하는 동시에 절연성 필름(32)의 두께를 감소시킴으로써, 칩의 적층 두께를 줄일 수 있는 점에 특징이 있다.
보다 상세하게는, 상기 상부칩(10)에 부착된 스터드 범프(22)의 볼 형상부(26)의 직경을 상기 하부칩(12)의 관통 실리콘 비아의 직경보다 작게 형성하여, 도 3에서 보는 바와 같이 상기 스터드 범프(22)의 테일 형상부(28)를 비롯하여 볼 형상부(26)까지 하부칩(12)의 관통 실리콘 비아(14)내로 완전하게 삽입되도록 하고, 또한 상기 상부칩(10)과 하부칩(12)간의 갭 공간에 부착되는 절연성 필름(32)도 상부칩(10) 및 하부칩(12)을 최소한의 간격으로 이격시킬 수 있는 두께로 적용함으로써, 상부칩과 하부칩간의 적층 두께를 현격하게 줄일 수 있고, 전체 반도체 장치의 두께도 줄일 수 있다.
도 1은 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 단면도,
도 2는 본 발명의 제1실시예에 따른 반도체 장치를 나타내는 단면도,
도 3은 본 발명의 제2실시예에 따른 반도체 장치를 나타내는 단면도,
도 4는 종래의 반도체 장치를 설명하는 개략도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 상부칩 12 : 하부칩
14 : 관통 실리콘 비아 16 : 도전층
18 : 수직층 20 : 바닥층
22 : 스터드 범프 24 : 알루미늄 코팅층
26 : 볼 형상부 28 : 테일 형상부
30 : 솔더 페이스트 32 : 절연성 필름

Claims (8)

  1. 서로 적층되는 상부칩(10) 및 하부칩(12);
    상기 상부칩(10) 및 하부칩(12)에 형성된 관통 실리콘 비아(14);
    상기 관통 실리콘 비아(14)내의 표면에 증착되는 도전층(16);
    상기 상부칩(10)의 저부에서 상기 도전층(16)에 융착되는 전도성의 스터드 범프(22);
    상기 도전층(16)이 증착된 관통 실리콘 비아(14)내에 충진되는 전도성의 솔더 페이스트(30);
    상기 상부칩(10) 및 하부칩(12) 사이에 부착되는 절연성 필름(32);
    을 포함하여 구성되고,
    상기 상부칩(10)의 스터드 범프(22)의 테일 형상부(28)가 절연성 필름(32)을 관통하여 상기 하부칩(12)의 관통 실리콘 비아(14)에 삽입되는 동시에 리플로우된 솔더 페이스트(30)와 결합되어, 상기 상부칩(10)과 하부칩(12)간의 적층이 이루어지도록 한 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 도전층(16)은 관통 실리콘 비아(14)의 내표면에 형성되는 수직층(18)과, 이 수직층(18)의 하단에 일체로 형성된 바닥층(20)으로 구성된 것을 특징으로 하는 반도체 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 도전층(16)의 바닥층(20) 저면과, 바닥층(20) 주변의 상부 및 하부칩 저면에는 상기 스터드 범프(22)의 융착이 잘 되도록 알루미늄 코팅층(24)이 형성된 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 스터드 범프(22)의 상단에 형성되는 볼 형상부(26)의 직경이 상기 관통 실리콘 비아(14)의 직경보다 크면, 절연성 필름(32)을 볼 형상부(26)의 상하 두께에 상응하는 두께의 것으로 채택하는 것을 특징으로 하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 스터드 범프(22)의 상단에 형성되는 볼 형상부(26)의 직경이 상기 관통 실리콘 비아(14)의 직경보다 작으면, 절연성 필름(32)을 상부칩(10) 및 하부칩(12)을 이격시킬 수 있는 두께의 것으로 채택하는 것을 특징으로 하는 반도체 장치.
  6. 적층을 위한 칩들에 요홈 형태의 관통 실리콘 비아(14)를 형성하는 단계와;
    상기 관통 실리콘 비아(14)내에 도전층(16)을 증착시키는 단계와;
    백그라인딩 공정을 통하여 상기 도전층(16)의 바닥층(20)을 노출시키는 단계와;
    적층을 위한 칩들중 상부칩(10)의 도전층(16)의 바닥층(20)에 전도성의 스터드 범프(22)를 융착시키는 단계와;
    적층을 위한 칩들중 하부칩(12)의 관통 실리콘 비아(14)내에 솔더 페이스트(30)를 충진시키는 단계와;
    상기 상부칩(10)의 스터드 범프(22)를 상기 하부칩(12)의 관통 실리콘 비아(14)내에 인입시켜 리플로우 공정을 진행하는 단계와;
    상기 리플로우 공정을 통해, 상기 솔더 페이스트(30)가 스터드 범프(22)를 감싸면서 접착되는 단계;
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 청구항 6에 있어서,
    상기 도전층(16)의 바닥층(20)을 노출시킨 후, 노출된 바닥층(20)과 바닥층(20) 주변의 칩 표면에 걸쳐 알루미늄 코팅을 실시하는 단계가 더 진행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 청구항 6에 있어서,
    상기 하부칩(12)의 관통 실리콘 비아(14)내에 솔더 페이스트(30)를 충진시킨 후, 하부칩(12)의 표면에 걸쳐 일정한 두께를 갖는 절연성 필름(32)을 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
KR1020090053496A 2009-06-16 2009-06-16 반도체 장치 및 그 제조 방법 KR101060116B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090053496A KR101060116B1 (ko) 2009-06-16 2009-06-16 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090053496A KR101060116B1 (ko) 2009-06-16 2009-06-16 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100135051A KR20100135051A (ko) 2010-12-24
KR101060116B1 true KR101060116B1 (ko) 2011-08-29

Family

ID=43509670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090053496A KR101060116B1 (ko) 2009-06-16 2009-06-16 반도체 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101060116B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762133A (zh) * 2016-03-30 2016-07-13 江苏长电科技股份有限公司 一种堆叠式封装结构及其工艺方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102286348B1 (ko) * 2019-12-17 2021-08-05 한국광기술원 마이크로 led 패키지 구조 및 조립방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135785A (ja) 1999-11-08 2001-05-18 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135785A (ja) 1999-11-08 2001-05-18 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762133A (zh) * 2016-03-30 2016-07-13 江苏长电科技股份有限公司 一种堆叠式封装结构及其工艺方法

Also Published As

Publication number Publication date
KR20100135051A (ko) 2010-12-24

Similar Documents

Publication Publication Date Title
US9368474B2 (en) Manufacturing method for semiconductor device
KR100570514B1 (ko) 웨이퍼 레벨 칩 스택 패키지 제조 방법
US9257415B2 (en) Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9564364B2 (en) Semiconductor device, semiconductor package, method for manufacturing semiconductor device, and method for manufacturing semiconductor package
TWI389291B (zh) 三維堆疊晶粒封裝結構
US8269352B2 (en) Multi-chip stack package structure
JP5663607B2 (ja) 半導体装置
CN110098169A (zh) 电子封装件及其制法
CN110233112A (zh) 电子封装件及其制法
US9595509B1 (en) Stacked microelectronic package assemblies and methods for the fabrication thereof
US10032702B2 (en) Package structure and manufacturing method thereof
JP2009004772A (ja) 実装基板及びその製造方法
KR102697169B1 (ko) 반도체 패키지 및 제조 방법
KR100843705B1 (ko) 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법
KR101654518B1 (ko) 칩 적층형 반도체 패키지 및 이의 제조 방법
KR101060116B1 (ko) 반도체 장치 및 그 제조 방법
KR100983471B1 (ko) 반도체 장치 및 그 제조 방법
KR101440340B1 (ko) 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법
KR101332865B1 (ko) 팬-인 타입 반도체 장치
TWI757864B (zh) 封裝結構及其形成方法
KR101540927B1 (ko) 반도체 패키지 및 이의 제조 방법
KR101195461B1 (ko) 반도체칩 및 이의 제조방법
CN114050131A (zh) 半导体封装装置
KR101001205B1 (ko) 반도체 장치 및 그 제조 방법
KR101052867B1 (ko) 스택 패키지 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140805

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150804

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160802

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170816

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190813

Year of fee payment: 9