KR100983471B1 - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼에 레벨에서 관통 실리콘 비아(TSV)를 형성하여 제조되는 반도체 패키지에 있어서, 웨이퍼 백그라인딩 공정시 TSV에 매립된 전도성 금속이 함께 그라인딩되어 발생하는 금속 스미어(smear) 현상을 방지할 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.

이를 위해, 본 발명은 웨이퍼 레벨에서 각 칩의 본딩패드 인접부분에 수직홀을 형성하는 단계와; 상기 수직홀의 표면에 절연막을 형성하는 단계와; 상기 절연막이 형성된 수직홀내에 전도성 금속을 매립하여 TSV를 형성하는 단계와; 상기 웨이퍼의 후면을 백그라인딩하되, 상기 TSV에 매립된 전도성 금속이 노출되기 바로 직전까지 백그라인딩을 실시하는 단계와; 별도의 홈 가공으로 노출홈을 형성하여, 이 노출홈을 통해 상기 TSV의 전도성 금속을 노출시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치 및 그 제조 방법을 제공한다.

반도체 장치, 패키지, TSV, 웨이퍼, 백그라인딩, 스미어 현상, 노출홈, 전도성 금속

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼에 레벨에서 관통 실리콘 비아(Through Silicon Via: 이하, TSV)를 형성하여 제조되는 반도체 패키지에 있어서, 웨이퍼 백그라인딩 공정시 TSV에 매립된 전도성 금속이 함께 그라인딩되어 발생하는 금속 스미어(smear) 현상을 방지할 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.

반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.

적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.

즉, 기존의 적층 칩 패키지는, 기판의 칩부착영역에 복수개의 칩이 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간이 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.

이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via: 이하, TSV)를 이용한 구조가 제안되었는 바, 칩 내에 TSV를 형성해서 상기 TSV에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이며, 그 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.

첨부한 도 3은 종래의 TSV 형성 과정을 설명하는 단면도이다.

먼저, 웨이퍼 레벨에서 각 칩(10)의 본딩패드 인접부분에 수직홀(12)을 형성하고, 이 수직홀(12)의 표면에 절연막(미도시됨)을 형성한다.

상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(12) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(14)을 매립해서 TSV(16)를 형성한다.

다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 TSV(16)에 매립된 전도성 금속(14)을 노출시킨다.

이어서, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 TSV의 전도성 금속를 통해 신호 교환 가능하게 수직으로 쌓아올린 후, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스 택 패키지를 완성하게 된다.

그러나, 상기와 같이 반도체 칩에 관통 실리콘 비아 즉, TSV를 형성하는 종래의 방법중, 웨이퍼 후면을 백그라인딩하는 공정에서 다음과 같은 문제점이 발생하였다.

즉, 웨이퍼의 후면을 백그라인딩(back grinding)하되, TSV의 전도성 금속이 노출될 때까지 그라인딩을 할 때, 전도성 금속까지 그라인딩되는데, 이때 그라인딩되는 전도성 금속이 그 주변으로 번지듯이 뭉게지는 금속 스미어(smear) 현상이 발생되는 문제점이 있었다.

이렇게 금속 스미어 현상이 발생되면, 전도성 금속의 노출면적이 실질적으로 증대되어, 바로 인접하는 TSV의 전도성 금속에 닿아 쇼트 현상이 발생될 수 있고, 또한 TSV의 파인 피치(fine pitch)를 역행하여 칩간의 TSV가 서로 일치되지 않게 되어, 결국 칩의 적층이 제대로 이루어지지 않는 문제점을 야기시킨다.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 웨이퍼에 레벨에서 관통 실리콘 비아(TSV)를 형성하여 제조되는 반도체 패키지에 있어서, 웨이퍼의 TSV에 매립된 전도성 금속을 노출시키는 공정을 별도로 진행하여, 웨이퍼 백그라인딩 공정시 TSV에 매립된 전도성 금속이 함께 그라인딩되어 발생하는 금속 스미어(smear) 현상을 방지할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은: 웨이퍼 레벨에서 각 칩의 본딩패드 인접부분에 형성된 TSV와; 상기 TSV에 매립된 전도성 금속과; 상기 전도성 금속이 노출되도록 상기 웨이퍼 후면으로부터 가공된 노출홈; 으로 구성된 것을 특징으로 하는 반도체 장치를 제공한다.

바람직한 구현예로서, 칩과 칩간의 적층이 이루어지도록 상기 전도성 금속과 접촉되는 전도성 연결수단이 상기 노출홈에 삽입 부착된 것을 특징으로 한다.

더욱 바람직한 구현예로서, 상기 전도성 연결수단은 플립 칩 또는 솔더볼인 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명은: 웨이퍼 레벨에서 각 칩의 본딩패드 인접부분에 수직홀을 형성하는 단계와; 상기 수직홀의 표면에 절연막을 형성하는 단계와; 상기 절연막이 형성된 수직홀내에 전도성 금속을 매립하여 TSV를 형성하는 단계와; 상기 웨이퍼의 후면을 백그라인딩하되, 상기 TSV에 매립된 전도성 금속이 노출되기 바로 직전까지 백그라인딩을 실시하는 단계와; 별도의 홈 가공으로 노출홈을 형성하여, 이 노출홈을 통해 상기 TSV의 전도성 금속을 노출시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.

바람직한 구현예로서, 칩과 칩간의 적층을 위해, 상기 각 칩의 노출홈에 TSV의 전도성 금속과 접촉되는 전도성 연결수단을 부착하는 단계를 더 포함하는 것을 특징으로 한다.

바람직한 다른 구현예로서, 상기 노출홈은 레이저 가공 또는 스폿 가공에 의하여 형성된 것을 특징으로 한다.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.

웨이퍼에 레벨에서 관통 실리콘 비아(TSV)를 형성하여 제조되는 반도체 패키지에 있어서, 웨이퍼의 TSV에 매립된 전도성 금속을 노출시키는 별도의 홈 가공을 통해, 전도성 금속이 노출되도록 함으로써, 기존에 웨이퍼 백그라인딩 공정시 TSV에 매립된 전도성 금속이 함께 그라인딩되어 발생하는 금속 스미어(smear) 현상을 배제시킬 수 있다.

금속 스미어 현상의 배제로 인하여, 칩에서의 TSV 파인 피치(fine pitch)를 용이하게 실현할 수 있고, 칩의 적층이 정확하게 이루어질 수 있는 장점이 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.

전술한 바와 같이, 적층 칩 패키지를 구현하기 위하여 웨이퍼의 각 칩에 관통 실리콘 비아(TSV)를 이용한 구조가 제안되었으며, 이렇게 칩 내에 TSV를 형성해서 상기 TSV에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 적 층 칩 패키지를 제조할 수 있다.

첨부한 도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법을 나타내는 단면도이다.

먼저, 웨이퍼 레벨에서 각 칩(10)의 본딩패드 인접부분에 수직홀(12)을 형성하는 바, 이때에는 웨이퍼의 백그라인딩이 이루어지지 않은 상태이므로, 상기 수직홀(12)은 관통된 홀이 아닌 홈 구조로 형성된다.

다음으로, 상기 수직홀(12)의 표면에 절연막(미도시됨)을 형성한다.

이어서, 상기 절연막이 형성된 수직홀(12)내에 전도성 금속(14)을 매립하여 TSV(16)를 형성하는 단계가 이루어지며, 상기 전도성 금속(14)은 칩(10)의 본딩패드(18)와 신호 교환 가능하게 연결되는 상태가 된다.

다음으로, 상기 웨이퍼의 후면을 실제 적용되는 칩 두께까지 백그라인딩하되, 상기 TSV(16)에 매립된 전도성 금속(14)이 노출되기 바로 직전까지 백그라인딩을 실시한다.

따라서, 본 발명에 따르면 상기 전도성 금속(14)이 노출되기 바로 직전까지 백그라인딩을 실시함에 따라, 종래와 같은 웨이퍼 백그라인딩시 전도성 금속이 함께 그라인딩되어 발생되는 금속 스미어(smear) 현상이 전혀 발생되지 않게 된다.

이어서, 칩 적층을 위해, 상기 전도성 금속(14)이 필수적으로 노출되어야 하는 바, 본 발명에서는 별도의 홈 가공으로 노출홈(20)을 형성하고, 이 노출홈(20)을 통해 상기 TSV(16)의 전도성 금속(14)이 노출되도록 한다.

바람직하게는, 상기 전도성 금속(14)이 노출되도록 가공되는 노출홈(20)은 레이저 홈가공 또는 스폿 홈가공 등의 방식에 의하여 용이하게 형성될 수 있다.

한편, 금속 스미어 현상을 방지하기 위하여, 별도의 노출홈 가공을 실시함에 따라, 칩 적층시 각 칩의 전도성 금속이 서로 전기적으로 연결되지 않을 수 있다.

이에, 본 발명에 따르면 하나의 칩에 형성된 TSV(16)의 전도성 금속(14)과, 다른 하나의 칩에 형성된 TSV(16)의 전도성 금속(14)간을 전기적으로 연결시키기 위하여, 상기 노출홈(20)에 플립 칩 또는 솔더볼과 같은 전도성 연결수단(22)을 삽입시키는 동시에 이 전도성 연결수단(22)을 상기 전도성 금속(14)에 융착시킨다.

따라서, 첨부한 도 3에 도시된 바와 같이 칩과 칩간의 적층시, 상기 각 칩의 노출홈(20)에 TSV(16)의 전도성 금속(14)과 접촉되는 전도성 연결수단(22) 즉, 플립 칩 또는 솔더볼이 부착됨에 따라, 각 칩간의 전기적인 연결이 이루어질 수 있다.

이와 같이, 웨이퍼 백그라인딩시 TSV의 전도성 금속을 그라인딩 하지 않고, 홈 가공을 통해 노출시킴으로써, 웨이퍼 백그라인딩시 TSV의 전도성 금속이 함께 그라인딩되어 금속 스미어 현상이 발생되는 것을 용이하게 방지할 수 있다.

도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법을 나타내는 단면도,

도 2는 본 발명에 따른 반도체 장치의 칩 적층 방법을 설명하는 단면도,

도 3은 종래의 반도체 장치 및 그 제조 방법을 나타내는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 칩 12 : 수직홀

14 : 전도성 금속 16 : TSV

18 : 본딩패드 20 : 노출홈

22 : 전도성 연결수단

Claims (6)

1. 웨이퍼 레벨의 각 반도체 칩(10)의 본딩패드(18) 인접부분에 TSV(16)를 형성하고, 이 TSV(16)내에 전도성금속(14)을 매립시킨 반도체 장치에 있어서,

   상기 웨이퍼 후면에서 각 반도체 칩(10)의 TSV(16)와 일치하는 부분에 노출홈(20)을 가공하여 상기 전도성금속(14)의 저부가 노출되도록 하고, 반도체 칩(10)과 반도체 칩(10)간의 적층이 이루어지도록 상기 노출홈(20)내에 전도성 연결수단(22)을 내재시키면서 전도성금속(14)과 도전 가능하게 연결시킨 것을 특징으로 하는 반도체 장치.
2. 삭제
3. 삭제
4. 웨이퍼 레벨에서 각 칩(10)의 본딩패드 인접부분에 수직홀(12)을 형성하는 단계와, 상기 수직홀(12)의 표면에 절연막을 형성하는 단계와, 상기 절연막이 형성된 수직홀(12)내에 전도성 금속(14)을 매립하여 TSV(16)를 형성하는 단계를 포함하는 반도체 장치 제조 방법에 있어서,

   상기 웨이퍼의 후면을 백그라인딩하되, 상기 각 칩(10)의 TSV(16)에 매립된 전도성 금속(14)이 노출되기 바로 직전까지 백그라인딩을 실시하는 단계와;

   상기 웨이퍼의 후면에서 TSV(16)가 형성된 위치에 레이저 가공을 이용하여 노출홈(20)을 형성하는 단계와;

   반도체 칩(10)과 반도체 칩(10)간의 적층을 위해, 상기 노출홈(20)내에 전도성 연결수단(22)을 삽입하는 동시에 상기 노출홈(20)을 통해 노출된 TSV(16)내의 전도성 금속(14)에 전도성 연결수단(22)을 융착시키는 단계;

   를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
5. 삭제
6. 삭제

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