KR20090011568A - 반도체 패키지 및 그의 제조 방법 - Google Patents

반도체 패키지 및 그의 제조 방법 Download PDF

Info

Publication number
KR20090011568A
KR20090011568A KR1020070075265A KR20070075265A KR20090011568A KR 20090011568 A KR20090011568 A KR 20090011568A KR 1020070075265 A KR1020070075265 A KR 1020070075265A KR 20070075265 A KR20070075265 A KR 20070075265A KR 20090011568 A KR20090011568 A KR 20090011568A
Authority
KR
South Korea
Prior art keywords
pad
semiconductor chip
semiconductor
semiconductor package
forming
Prior art date
Application number
KR1020070075265A
Other languages
English (en)
Inventor
김종훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070075265A priority Critical patent/KR20090011568A/ko
Publication of KR20090011568A publication Critical patent/KR20090011568A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 따른 반도체 패키지는, 관통 실리콘 비아 및 이방성 도전 필름(Anisotorpic conductive film)을 매개로 적어도 둘 이상의 반도체 칩들을 스택하여 형성한 반도체 패키지에 있어서, 상기 관통 실리콘 비아는, 상기 반도체 칩 내에 형성된 비아 패턴; 상기 비아 패턴을 포함한 상기 반도체 칩의 상면에 형성된 제1패드; 및 상기 비아 패턴을 포함한 상기 반도체 칩의 하면에 형성되고, 상기 제1패드와 대응하는 표면적을 갖는 제2패드를 포함한다.

Description

반도체 패키지 및 그의 제조 방법{Semiconductor pacakge and method for fabricating of the same}
본 발명을 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 관통 실리콘 비아 형태를 갖는 반도체 패키지의 전기적 특성을 향상시킬 수 있는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
상기 스택형 반도체 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩 들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택형 반도체 패키지는 금속 와이어 또는 관통 실리콘 비아 등을 통하여 전기적으로 연결된다.
그러나, 종래의 금속 와이어를 이용한 스택형 반도체 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아진다.
이에, 금속 와이어를 이용한 스택형 반도체 패키지에서의 문제를 극복함과 아울러, 스택형 반도체 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 관통 실리콘 비아(Through silicon via : TSV)를 이용한 스택형 반도체 패키지 구조가 제안되었다.
도 1은 종래의 관통 실리콘 비아를 이용한 스택형 반도체 패키지를 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 관통 실리콘 비아를 이용한 스택형 반도체 패키지(100)는 기판(120) 상에 비아 패턴(130) 및 패드(132)로 이루어진 관통 실리콘 비아를 구비한 반도체 칩(110)들이 스택되어 이루어진다.
미설명된 도면부호 112는 본딩 패드를, 140은 외부접속단자을 각각 나타낸다.
상기 관통 실리콘 비아를 이용하여 형성된 스택형 반도체 패키지는 전기적인 연결이 관통 실리콘 비아를 통하여 이루어짐으로써, 전기적인 열화 방지되어 반도 체 칩의 동작 속도를 향상시킬 수 있고 소형화가 가능하다.
한편, 상술한 관통 실리콘 비아를 이용한 스택형 반도체 패키지는 상부 및 하부 반도체 칩 간의 용이한 전기적 및 물리적 연결을 위하여 이방성 도전 필름(Anisotropic conductive film : 이하 ACF)을 사용하고 있다.
도 2는 종래의 ACF를 이용한 스택형 반도체 패키지를 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 내부에 형성된 비아 패턴(130)과 상면에 형성된 배선(132)으로 이루어진 관통 실리콘 비아가 구비된 반도체 칩(110)들이 ACF(150)를 매개로 스택되어 있다.
상기 ACF(150)는 폴리머(Polymer : 154) 등의 부도체 물질 내에 전도성 입자(Conductive particle : 152)들이 분산 배치된 형태를 갖는 재료이다. 상기 ACF(150)를 통한 반도체 칩(110a, 110b)들 간의 전기적 연결은 상기 반도체 칩(110a, 110b)들 간에 상기 ACF(150)를 배치시킨 후, 압착하여 상기 상부 반도체 칩(110a)의 비아 패턴(130)과 하부 반도체 칩(110b)의 배선(132) 계면에 상기 전도성 입자(152)들이 배열되도록 함으로써 이루어진다.
그러나, ACF를 사용하여 반도체 칩들 간의 전기적 연결을 형성하는 경우, 상기 상부 반도체 칩의 관통 실리콘 비아와 하부 반도체 칩의 범프 계면 면적이 작아 상기 반도체 칩들 간의 전기적 연결에 기여하는 전도성 입자의 수가 감소되기 때문에 전기적 특성 저하 및 신뢰성 저하가 발생한다.
그리고, 상기 전기적 특성 저하를 극복하기 위하여 전도성 입자의 크기를 더 작게하는 방법을 사용할 수 있으나, 이러한 경우, ACF의 제조 비용을 증가시키는 원인이 된다.
본 발명은 관통 실리콘 비아 형태를 갖는 반도체 패키지의 전기적 특성을 향상시킬 수 있는 반도체 패키지 및 그의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는, 관통 실리콘 비아 및 이방성 도전 필름(Anisotorpic conductive film)을 매개로 적어도 둘 이상의 반도체 칩들을 스택하여 형성한 반도체 패키지에 있어서, 상기 관통 실리콘 비아는, 상기 반도체 칩 내에 형성된 비아 패턴; 상기 비아 패턴을 포함한 상기 반도체 칩의 상면에 형성된 제1패드; 및 상기 비아 패턴을 포함한 상기 반도체 칩의 하면에 형성되고, 상기 제1패드와 대응하는 표면적을 갖는 제2패드를 포함하는 것을 특징으로 한다.
상기 제2패드는 상기 반도체 칩의 하면에 매립되도록 형성된 것을 특징으로 한다.
상기 제2패드는 상기 반도체 칩의 하면보다 돌출되도록 형성된 것을 특징으로 한다.
상기 제2패드는 육면체 형태를 갖는 것을 특징으로 한다.
상기 제2패드는 밑면이 상기 반도체 칩의 하면 방향으로 형성된 삼각뿔 형태를 갖는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 제조 방법은, 반도체 칩 상에 제1패드를 형성하는 단계; 상기 반도체 칩의 하면에 1차 식각 공정을 수행하여 상기 제1패드 하부에 상기 반도체 칩을 관통하는 제1홈을 형성하는 단계; 상기 반도체 칩의 하면에 2차 식각 공정을 수행하여 상기 제1홈 부분을 포함한 상기 제1패드와 대응하는 위치에 상기 제1패드와 대응하는 표면적을 갖는 제2홈을 형성하는 단계; 상기 제1 및 제2홈의 내부가 매립되도록 금속막을 형성하여 상기 반도체 칩의 내부에 비아 패턴을 형성함과 아울러 상기 반도체 칩의 하면에 제2패드를 형성하는 단계; 및 상기 비아 패턴과 제1 및 제2패드가 형성되고, 상호 동일한 구조를 갖는 적어도 둘 이상의 반도체 칩들을 이방성 도전 필름을 매개로 스택하는 단계를 포함하는 것을 특징으로 한다.
상기 제2패드는 상기 반도체 칩의 하면에 매립되도록 형성하는 것을 특징으로 한다.
상기 제2패드는 상기 반도체 칩의 하면보다 돌출되도록 형성하는 것을 특징으로 한다.
상기 제2홈은 육면체 형태로 형성하는 것을 특징으로 한다.
상기 제2홈은 밑면이 상기 반도체 칩의 하면 방향을 향하도록 삼각뿔 형태로 형성하는 것을 특징으로 한다.
상기 반도체 칩 상에 제1패드를 형성하는 단계 내지 적어도 둘 이상의 반도체 칩을 이방성 도전 필름을 매개로 스택하는 단계는 웨이퍼 레벨로 수행하는 것을 특징으로 한다.
상기 반도체 칩 상에 제1패드를 형성하는 단계 후, 그리고, 제1홈을 형성하는 단계 전, 상기 반도체 칩의 후면을 백그라인딩하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 ACF를 사용하여 관통 실리콘 비아를 이용한 스택형 반도체 패키지를 형성하기 위하여 반도체 칩의 하면에 상면에 형성된 배선과 대응하는 크기를 갖는 배선을 형성한다.
자세하게, 스택되는 각 반도체 칩들의 하면에 내부에 형성된 비아 패턴과 연결되고, 상면에 형성된 제1배선과 대응하는 위치에 상면 제1배선과 대응하는 크기로 제2배선을 형성한다.
따라서, ACF를 이용한 스택형 반도체 패키지의 형성시, 상부에 위치하는 반도체 칩의 하면 제2배선과 하부에 위치하는 반도체 칩의 상면 제1배선 간에 전기적 접촉을 위한 계면이 넓어져 상기 반도체 칩들 간의 전기적 연결에 기여하는 ACF에 구비된 전도성 입자의 수가 증가되기 때문에 전기적 특성 및 신뢰성이 우수한 반도체 패키지를 형성할 수 있다.
이하에서는 본 발명의 실시예에 따른 ACF를 사용하는 관통 실리콘 비아를 이용한 스택형 반도체 패키지 및 그의 제조 방법을 상세히 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 ACF를 이용한 스택형 반도체 패키지를 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 본 발명에 따른 반도체 패키지(200)는 내부에 형성된 비 아 패턴(230)과 상면 및 하면 각각에 형성된 제1 및 제2패드(232, 234)로 이루어진 관통 실리콘 비아가 형성된 반도체 칩(210a, 210b)들이 폴리머(254) 및 상기 폴리머(254)의 내부에 배치된 전도성 입자(252)들로 이루어진 ACF(250)를 매개로 스택되어 있다.
상기 상부 반도체 칩(210a) 하면에 형성된 제2패드(234)는 상기 반도체 칩(210a, 210b)들의 내부에 형성된 비아 패턴(230)보다 넓은 표면적을 갖도록 형성된다. 자세하게, 상기 상부 반도체 칩(210a) 하면에 형성된 제2패드(234)은 상기 하부 반도체 칩(210b) 상면에 형성된 제1패드(232)과 대응하는 크기를 갖도록 육면체 형태를 이루어진다.
아울러, 상기 제2패드(234)은 상기 제1패드(232)와 대응하는 위치에 형성되며, 상기 제2패드(234)는 상기 반도체 칩(210a, 210b)들의 하면으로부터 돌출되거나 또는 돌출되지 않고 매립된 형태로 형성된다.
미설명된 도면부호 212는 본딩 패드를 나타낸다.
이와 같이, ACF를 이용한 전기적 연결을 위하여 상기 반도체 칩들에 하면에 형성된 제2패드를 상면에 형성된 제1패드와 대응하는 크기로 형성함으로써, 전기적 접촉을 위한 배선 간의 계면이 넓어져 상기 반도체 칩들 간의 전기적 연결에 기여하는 ACF에 구비된 전도성 입자의 수가 증가되기 때문에 전기적 특성 및 신뢰성이 우수한 반도체 패키지를 형성할 수 있다.
한편, 상기 ACF를 이용한 스택형 반도체 패키지는 아래의 도 4a 내지 도 4c와 같은 방법으로 형성한다.
도 4a를 참조하면, 제조 공정이 완료되고 상면에 본딩 패드(212)들이 구비된 다수의 반도체 칩(210a)들로 이루어진 웨이퍼(210) 상에 제1금속씨드막(216)을 형성한 후, 상기 제1금속 씨드막(216) 상에 도금 공정을 수행하여 제1금속막을 형성한다.
그런 다음, 상기 금속막 상에 제1배선 영역, 바람직하게, 상기 본딩 패드(212) 영역의 일부분을 노출시키는 제1마스크패턴을 형성한 후, 식각 공정으로 상기 금속막 및 제1금속씨드막(216)을 제거하여 상기 웨이퍼(210) 상에 제1패드(232)를 형성하고, 상기 제1마스크패턴을 제거한다.
도 4b를 참조하면, 상기 웨이퍼(210)의 하면으로 그라인딩(Grinding) 공정을 진행하여 요구되는 두께로 상기 웨이퍼(210)의 높이를 줄인다.
그런 다음, 상기 웨이퍼(210)의 하면에 상기 제1패드(232)와 연결되는 비아 패턴 형성 영역을 노출시키는 제2마스크패턴을 형성한 후, 상기 웨이퍼(210)가 관통되도록, 바람직하게 상기 본딩 패드(212)가 노출되도록 식각 공정을 수행하여 제1홈(T)을 형성하고, 상기 제2마스크패턴을 제거한다.
이어서, 상기 웨이퍼(210)의 하면에 상기 제1패드(232)와 대응하는 위치에 상기 제1패드(232)와 동일한 표면적이 노출되도록 제3마스크패턴을 형성한 후, 식각 공정을 수행하여 일정 깊이로 육면체 형태를 갖는 제2홈(T2)을 형성한다.
도 4c를 참조하면, 상기 제1 및 제2홈(T1, T2)의 표면에 제2금속씨드막(216a)을 형성한 후, 상기 웨이퍼(210) 후면으로 도금 공정을 수행하여 상기 제1 및 제2홈(T1, T2)이 매립되도록 상기 제2금속씨드막(216a) 상에 제2금속막을 형성 하여 상기 제1홈(T1)의 내부에 비아 패턴(230)을 형성하고, 상기 제2홈(T2)에 제2패드(234)를 형성한다. 상기 제2패드(234)는 상기 웨이퍼(210) 하면보다 돌출되도록 형성하거나, 또는, 상기 웨이퍼(210)의 하면에 매립되도록 형성한다.
도 4d를 참조하면, 상기와 같이 제조된 적어도 둘 이상의 웨이퍼들을 ACF(250)를 매개로 압착하여 스택한 후, 칩 레벨로 절단하여 ACF를 이용한 스택형 반도체 패키지(200)의 제조를 완료한다.
상기 칩 레벨로 절단되어 상부에 배치되는 반도체 칩(210a)의 제2패드(234)와 하부에 배치되는 반도체 칩(210b)의 제1패드(232)는 상호 대향하도록 배치되고, 따라서, 스택되는 반도체 칩(210a, 210b)들 간에 넓어진 계면 표면적으로 인해 계면 간에 존재하는 전도성 입자(252)들의 수가 많아져 전기적 연결이 용이해진다.
아울러, 상기 제2패드는, 종래에서와 같이, 비아 패턴 및 제1패드를 형성하고, 웨이퍼의 하면에 백그라인딩 공정을 수행한 후, 웨이퍼의 하면으로 제2금속씨드막 및 도금 공정으로 금속막을 형성하고 식각 공정을 수행하여 제2패드를 형성하는 방법으로 이루어질 수 있다.
한편, 상기 제2패드 형성을 위한 식각 방법에 따라 상기 제2패드의 형태를 변경할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 ACF를 이용한 스택형 반도체 패키지를 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 스택형 반도체 패키지(200)의 제2패드(234)는 밑면이 반도체 칩(210a, 210b)의 하면 방향으로 형성된 삼각뿔의 형태로 형성할 수 있다.
이는, 상기 웨이퍼(210)의 상면에 제1패드(232)를 형성한 후, 상기 웨이퍼(232)의 하면에 비아 패턴을 형성하기 위한 1차 이방성 식각 공정을 수행한 후, 넓히고자 하는 방향으로 2차 등방성 식각을 수행하여 제2패드 형성 영역을 확보하고, 도금 공정을 수행하여 비아 패턴(230) 및 돌출되지 않는 형태로 제2패드(234)를 형성하는 것으로 이루어진다.
이상에서와 같이, 상기 ACF를 매개로 스택되는 반도체 칩들의 제2패드를 상면의 제1패드와 대응하는 크기로 제조함으로써, 전기적 접촉을 위한 배선 간의 계면이 넓어져 상기 반도체 칩들 간의 전기적 연결에 기여하는 ACF에 구비된 전도성 입자의 수가 증가되기 때문에 전기적 특성 및 신뢰성이 우수한 반도체 패키지를 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래의 관통 실리콘 비아를 이용한 스택형 반도체 패키지를 설명하기 위하여 도시한 단면도.
도 2는 종래의 ACF를 이용한 스택형 반도체 패키지를 설명하기 위하여 도시한 단면도.
도 3은 본 발명의 일 실시예에 따른 ACF를 이용한 스택형 반도체 패키지를 설명하기 위하여 도시한 단면도.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 ACF를 이용한 스택형 반도체 패키지의 제조 방법을 설명하기 위한 공정별 단면도.
도 5는 본 발명의 다른 실시예에 따른 ACF를 이용한 스택형 반도체 패키지를 설명하기 위하여 도시한 단면도.

Claims (12)

  1. 관통 실리콘 비아 및 이방성 도전 필름(Anisotorpic conductive film)을 매개로 적어도 둘 이상의 반도체 칩들을 스택하여 형성한 반도체 패키지에 있어서,
    상기 관통 실리콘 비아는,
    상기 반도체 칩 내에 형성된 비아 패턴;
    상기 비아 패턴을 포함한 상기 반도체 칩의 상면에 형성된 제1패드; 및
    상기 비아 패턴을 포함한 상기 반도체 칩의 하면에 형성되고, 상기 제1패드와 대응하는 표면적을 갖는 제2패드;를
    포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2패드는 상기 반도체 칩의 하면에 매립되도록 형성된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 잇어서,
    상기 제2패드는 상기 반도체 칩의 하면보다 돌출되도록 형성된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제2패드는 육면체 형태를 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제2패드는 밑면이 상기 반도체 칩의 하면 방향으로 형성된 삼각뿔 형태를 갖는 것을 특징으로 하는 반도체 패키지.
  6. 반도체 칩 상에 제1패드를 형성하는 단계;
    상기 반도체 칩의 하면에 1차 식각 공정을 수행하여 상기 제1패드 하부에 상기 반도체 칩을 관통하는 제1홈을 형성하는 단계;
    상기 반도체 칩의 하면에 2차 식각 공정을 수행하여 상기 제1홈 부분을 포함한 상기 제1패드와 대응하는 위치에 상기 제1패드와 대응하는 표면적을 갖는 제2홈을 형성하는 단계;
    상기 제1 및 제2홈의 내부가 매립되도록 금속막을 형성하여 상기 반도체 칩의 내부에 비아 패턴을 형성함과 아울러 상기 반도체 칩의 하면에 제2패드를 형성하는 단계; 및
    상기 비아 패턴과 제1 및 제2패드가 형성되고, 상호 동일한 구조를 갖는 적어도 둘 이상의 반도체 칩들을 이방성 도전 필름을 매개로 스택하는 단계;를
    포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제2패드는 상기 반도체 칩의 하면에 매립되도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 6 항에 잇어서,
    상기 제2패드는 상기 반도체 칩의 하면보다 돌출되도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 6 항에 있어서,
    상기 제2홈은 육면체 형태로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 6 항에 있어서,
    상기 제2홈은 밑면이 상기 반도체 칩의 하면 방향을 향하도록 삼각뿔 형태로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 6 항에 있어서,
    상기 반도체 칩 상에 제1패드를 형성하는 단계 내지 적어도 둘 이상의 반도체 칩을 이방성 도전 필름을 매개로 스택하는 단계는 웨이퍼 레벨로 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 6 항에 있어서,
    상기 반도체 칩 상에 제1패드를 형성하는 단계 후, 그리고, 제1홈을 형성하는 단계 전, 상기 반도체 칩의 후면을 백그라인딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020070075265A 2007-07-26 2007-07-26 반도체 패키지 및 그의 제조 방법 KR20090011568A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070075265A KR20090011568A (ko) 2007-07-26 2007-07-26 반도체 패키지 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070075265A KR20090011568A (ko) 2007-07-26 2007-07-26 반도체 패키지 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20090011568A true KR20090011568A (ko) 2009-02-02

Family

ID=40682678

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070075265A KR20090011568A (ko) 2007-07-26 2007-07-26 반도체 패키지 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR20090011568A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101038642B1 (ko) * 2009-05-04 2011-06-02 에스티에스반도체통신 주식회사 웨이퍼 관통홀 형성방법 및 이를 위한 장비
KR101046383B1 (ko) * 2009-03-03 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
CN107112314A (zh) * 2015-01-13 2017-08-29 迪睿合株式会社 多层基板

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046383B1 (ko) * 2009-03-03 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
KR101038642B1 (ko) * 2009-05-04 2011-06-02 에스티에스반도체통신 주식회사 웨이퍼 관통홀 형성방법 및 이를 위한 장비
CN107112314A (zh) * 2015-01-13 2017-08-29 迪睿合株式会社 多层基板
US20180026012A1 (en) * 2015-01-13 2018-01-25 Dexerials Corporation Multilayer substrate
US10199358B2 (en) * 2015-01-13 2019-02-05 Dexerials Corporation Multilayer substrate
TWI709221B (zh) * 2015-01-13 2020-11-01 日商迪睿合股份有限公司 多層基板及其製造方法、及各向異性導電膜
CN107112314B (zh) * 2015-01-13 2021-07-27 迪睿合株式会社 多层基板
TWI786440B (zh) * 2015-01-13 2022-12-11 日商迪睿合股份有限公司 多層基板、及多層基板之製造方法
TWI838943B (zh) * 2015-01-13 2024-04-11 日商迪睿合股份有限公司 各向異性導電膜、連接構造體、以及連接構造體的製造方法

Similar Documents

Publication Publication Date Title
KR101078740B1 (ko) 스택 패키지 및 그의 제조방법
KR100871382B1 (ko) 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
CN101335262B (zh) 叠层封装及其制造方法
KR101026488B1 (ko) 반도체 패키지
KR101211044B1 (ko) 멀티칩 구조를 가지는 반도체 집적 회로
CN111052371A (zh) 具有横向偏移堆叠的半导体裸片的半导体装置
JP2012253392A (ja) モールド再構成ウェハーを利用したスタックパッケージ及びその製造方法
KR20080111830A (ko) 반도체 패키지의 제조 방법
CN106783779B (zh) 一种高堆叠扇出型系统级封装结构及其制作方法
KR100914987B1 (ko) 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지
US11227814B2 (en) Three-dimensional semiconductor package with partially overlapping chips and manufacturing method thereof
KR20090011568A (ko) 반도체 패키지 및 그의 제조 방법
CN110867385A (zh) 一种封装结构及其制备方法
KR100983471B1 (ko) 반도체 장치 및 그 제조 방법
CN115394768A (zh) 一种多层高带宽存储器及其制造方法
CN112397497A (zh) 半导体封装件
CN110828430A (zh) 一种封装结构及其制备方法
KR100984729B1 (ko) 반도체 장치 및 그 제조 방법
CN210692483U (zh) 一种封装结构
CN210516718U (zh) 一种封装结构
US20240057353A1 (en) Semiconductor package structure and method for manufacturing same
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
KR101115455B1 (ko) 반도체 장치
KR20090011951A (ko) 반도체 패키지 및 그의 제조 방법
TW202407964A (zh) 一種半導體封裝結構及其製備方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid