CN106783779B - 一种高堆叠扇出型系统级封装结构及其制作方法 - Google Patents

一种高堆叠扇出型系统级封装结构及其制作方法 Download PDF

Info

Publication number
CN106783779B
CN106783779B CN201611095553.5A CN201611095553A CN106783779B CN 106783779 B CN106783779 B CN 106783779B CN 201611095553 A CN201611095553 A CN 201611095553A CN 106783779 B CN106783779 B CN 106783779B
Authority
CN
China
Prior art keywords
layer
chip
encapsulation unit
package module
encapsulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611095553.5A
Other languages
English (en)
Other versions
CN106783779A (zh
Inventor
王祺翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201611095553.5A priority Critical patent/CN106783779B/zh
Publication of CN106783779A publication Critical patent/CN106783779A/zh
Application granted granted Critical
Publication of CN106783779B publication Critical patent/CN106783779B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array

Abstract

本发明公开了一种高堆叠扇出型系统级封装结构及其制作方法，所述封装结构包括：第一封装模块，包括自下而上依次堆叠的至少两个第一封装单元，上下相邻的第一封装单元的第一重布线层通过第一模块内连接件电连接，且至少一个第一封装单元的第一重布线层延伸至该第一封装模块至少一个侧面的边缘；第二封装模块，设置在第一封装模块的至少一侧，与第一封装模块相邻的第二封装单元的第二重布线层与延伸至边缘的第一重布线层通过模块间连接件电连接；柔性电路基板，通过对外连接件分别与第一封装模块中最下方的第一封装单元的第一重布线层，以及第二封装模块中第二封装单元的第二重布线层电连接。本发明使得封装结构器件间的平均距离缩小，互连更自由。

Description

一种高堆叠扇出型系统级封装结构及其制作方法
技术领域
本发明涉及系统级封装领域，具体涉及一种高堆叠扇出型系统级封装结构及其制作方法。
背景技术
堆叠封装是一种以较高集成度实现微型化的良好方式。在堆叠封装中，扇出型晶圆级封装(FOWLP)技术区别于传统的晶圆级芯片尺寸封装(WLCSP)，后者是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术，封装后的芯片尺寸与裸片一致，从而提高集成度，减少成本和提高产品性能。FOWLP技术使得高性能高输出引脚的芯片得以高密度系统级集成，其首先对晶圆凸块(Bumping)处理后进行切割区分芯片。然后将各个切割好的芯片以最终设计封装的大小排列好放在虚拟的载板或硅基板上，如果放在载板上，可以通过载板的支撑通过模具进行Molding注塑，然后以注塑好的芯片作为基板在其上制作RDL以及针对下层的焊锡球(Solderball)等，最终进行测试与切割；如果采用硅基板，则要采用转接板的工艺以制作RDL层，最终去除TSV结构以实现高度集成。
相对于传统的基板封装，FOWLP兼容了前道的设备及工艺尺寸，使得金属及介质更为精细且省去了主要占用的基板体积，节省了成本，更有利于大规模测试及生产，实现了通用性更高的晶圆级封装技术。但是在堆叠封装中随着堆叠芯片数量的增加，芯片间的互连间距增大，增加了堆叠底层的供电压力；各芯片的互连方式单一，使得堆叠封装的电性能变差。
发明内容
有鉴于此，本发明实施例提供一种高堆叠扇出型系统级封装结构及其制作方法，以解决现有技术的堆叠封装中芯片间互连间距较大以及堆叠底层供电压力大的问题。
一方面，本发明实施例提供了一种高堆叠扇出型系统级封装结构，包括：
第一封装模块，包括自下而上依次堆叠的至少两个第一封装单元，第一封装单元包括至少一个第一芯片以及与该第一芯片电连接的第一重布线层，上下相邻的两个第一封装单元的第一重布线层通过第一模块内连接件电连接，且至少一个第一封装单元的第一重布线层延伸至第一封装模块的至少一个侧面的边缘；
第二封装模块，设置在第一封装模块的至少一个侧面，第二封装模块包括沿水平方向设置的至少一个第二封装单元，第二封装单元包括至少一个第二芯片以及与该第二芯片电连接的第二重布线层，与第一封装模块相邻的第二封装单元的第二重布线层与延伸至边缘的第一重布线层通过模块间连接件电连接；
柔性电路基板，通过对外连接件分别与第一封装模块中最下方的第一封装单元的第一重布线层，以及第二封装模块中最外侧的第二封装单元的第二重布线层电连接。
另一方面，本发明实施例还提供了一种高堆叠扇出型系统级封装结构的制作方法，包括：
制作第一封装模块，其中第一封装模块包括自下而上依次堆叠的至少两个第一封装单元，第一封装单元包括至少一个第一芯片以及与该第一芯片电连接的第一重布线层，上下相邻的两个第一封装单元的第一重布线层通过第一模块内连接件电连接，且至少一个第一封装单元的第一重布线层延伸至第一封装模块的至少一个侧面的边缘；
制作第二封装模块，第二封装模块设置在第一封装模块的至少一个侧面，第二封装模块包括沿水平方向设置的至少一个第二封装单元，第二封装单元包括至少一个第二芯片以及与该第二芯片电连接的第二重布线层，与第一封装模块相邻的第二封装单元的第二重布线层与延伸至边缘的第一重布线层通过模块间连接件电连接；
贴附柔性电路基板，柔性电路基板通过对外连接件分别与第一封装模块中最下方的第一封装单元的第一重布线层，以及第二封装模块中最外侧的第二封装单元的第二重布线层电连接。
本发明实施例提供的高堆叠扇出型系统级封装结构及其制作方法，通过将至少两个第一封装单元依次堆叠构成第一封装模块，其中上下相邻的第一封装单元的第一重布线层通过第一模块内连接件电连接，且至少一个第一封装单元的第一重布线层延伸至该第一封装模块至少一个侧面的边缘，并在第一封装模块的至少一个侧面设置第二封装模块，其中第二封装模块与第一封装模块相邻的第二封装单元的第二重布线层与延伸至边缘的第一重布线层通过模块间连接件电连接。采用上述技术方法的高堆叠系统级封装结构，由于在第一封装模块的至少一个侧面设置第二封装模块，使得封装结构器件间的平均距离缩小，器件的互连方式更为自由。
附图说明
图1为本发明实施例提供的高堆叠扇出型系统级封装结构的剖面示意图；
图2为本发明实施例提供的制作第一封装单元时在载板上放置第一芯片并固封的剖面示意图；
图3为本发明实施例提供的制作第一封装单元时在第一芯片固封层上制作第一复合绝缘层和第一重布线层的剖面示意图；
图4为本发明实施例提供的制作第一封装单元时在第一重布线层上制作第一凸块下金属层的剖面示意图；
图5为本发明实施例提供的制作第一封装单元时在第一芯片固封层中制作第一通孔的剖面示意图；
图6为本发明实施例提供的制作第一封装单元时在第一芯片固封层的另一侧制作第一复合绝缘层、第一重布线层以及第一凸块下金属层的剖面示意图；
图7为本发明实施例提供的制作第一封装模块中第二个第一封装单元时对第一复合绝缘层做开口保护的剖面示意图；
图8为本发明实施例提供的将两个第一封装单元进行堆叠的剖面示意图；
图9为本发明实施例提供的将三个第一封装单元进行堆叠的剖面示意图；
图10为本发明实施例提供的对第一封装模块中最底层的第一封装单元做开口保护的剖面示意图；
图11为本发明实施例提供的对第一封装模块的两侧边缘进行切割磨合并露出第一重布线层的剖面示意图；
图12为本发明实施例提供的在第一封装模块的左侧设置第二封装单元的剖面示意图；
图13为本发明实施例提供的在第一封装模块的右侧设置第二封装单元的剖面示意图；
图14为本发明实施例提供的在第一封装模块的最下方贴附柔性电路基板的剖面示意图；
图15为本发明实施例提供的将柔性电路基板的两侧进行弯折并贴合第二封装单元形成的高堆叠扇出型系统级封装结构的剖面示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部。
实施例
图1为本发明实施例提供的高堆叠扇出型系统级封装结构的示意图。本发明实施例提供的高堆叠扇出型系统级封装结构包括：
第一封装模块，包括自下而上依次堆叠的至少两个第一封装单元，第一封装单元包括至少一个第一芯片以及与该第一芯片电连接的第一重布线层，上下相邻的两个第一封装单元的第一重布线层通过第一模块内连接件电连接，且至少一个第一封装单元的第一重布线层延伸至第一封装模块的至少一个侧面的边缘；
第二封装模块，设置在第一封装模块的至少一个侧面，第二封装模块包括沿水平方向设置的至少一个第二封装单元，第二封装单元包括至少一个第二芯片以及与该第二芯片电连接的第二重布线层，与第一封装模块相邻的第二封装单元的第二重布线层与延伸至边缘的第一重布线层通过模块间连接件电连接；
柔性电路基板，通过对外连接件分别与第一封装模块中最下方的第一封装单元的第一重布线层，以及第二封装模块中最外侧的第二封装单元的第二重布线层电连接。
示例性地，图1所示的高堆叠扇出型系统级封装结构包括第一封装模块100、第二封装模块200和柔性电路基板300，这里第一封装模块100以三个第一封装单元110为例进行说明，如图1所示，第一封装单元110自下而上依次堆叠。
第一封装单元110可以包括一个或者多个第一芯片111，这里第一封装单元110以两个第一芯片111为例进行说明，其中第一芯片111可以不局限于电路系统的有源芯片，也可以是集成无源器件等。第一封装单元110还包括与第一芯片111电连接的第一重布线层112，上下相邻的两个第一封装单元110的第一重布线层112通过第一模块内连接件113电连接，且第一封装单元110的第一重布线层112延伸至第一封装模块100的至少一个侧面的边缘。其中第一重布线层112可以是一层或者多层，本实施例以两层为例进行说明。
示例性地，还包括第一凸块下金属层114，用于电连接上下相邻的两个第一封装单元110的第一重布线层112与第一模块内连接件113；以及电连接第一封装模块100中最下方的第一封装单元110的第一重布线层112与柔性电路基板300上的对外连接件301。
示例性地，第一封装单元110包括第一芯片固封层115，第一芯片111由塑封材料固封在第一芯片固封层115中。
示例性地，第一封装单元110还包括位于第一芯片固封层115上侧或下侧中至少一侧的第一复合绝缘层116，第一重布线层112设置在第一复合绝缘层116中。本实施例提供的封装结构中，第一封装模块100中位于最上方的第一封装单元110包括包括位于第一芯片固封层115下侧的第一复合绝缘层116，其他位于中间和最下方的第一封装单元110则包括位于包括位于第一芯片固封层115上侧和下侧的第一复合绝缘层116。
示例性地，相邻的两个第一封装单元110之间的空隙中设置有填充物。该填充物用于保护第一封装单元110，并为在第一封装模块100的至少一个侧面制作第二封装模块200做准备，该填充物可以为有机材料。
第二封装模块200设置在第一封装模块100的至少一个侧面，可以是第一封装模块100的四个侧面，本实施例以可视的左右两个侧面为例进行说明。第二封装模块200包括沿水平方向设置的至少一个第二封装单元210，这里以左右两侧各一个第二封装单元210为例进行说明。
第二封装单元210可以包括一个或者多个第二芯片211，这里以两个第二芯片211为例进行说明，其中第二芯片111可以不局限于电路系统的有源芯片，也可以是集成无源器件等。第二封装单元210还包括与第二芯片211电连接的第二重布线层212，与第一封装模块100相邻的第二封装单元210的第二重布线层212通过模块间连接件213与延伸至边缘的第一重布线层112电连接。可选地，第一凸块下金属层114电连接延伸至第一封装模块100的至少一个侧面的边缘的第一重布线层112与模块间连接件213。
示例性地，还包括第二凸块下金属层214，用于电连接靠近第一封装模块100边缘的第二封装单元210的第二重布线层212与模块间连接件213；以及电连接第二封装模块200中最外侧的第二封装单元210的第二重布线层212与柔性电路基板300上的对外连接件301。如果位于第一封装单元一侧的第二封装模块包括两个或者多个封装单元，则第二凸块下金属层还用于电连接相邻的两个第二封装单元的第二重布线层与第二模块内连接件。
示例性地，第二封装单元210包括第二芯片固封层215，第二芯片211由塑封材料固封在第二芯片固封层215中。
示例性地，第二封装单元210还包括位于第二芯片固封层215上侧或下侧中至少一侧的第二复合绝缘层216，第二重布线层212设置在第二复合绝缘层216中。本实施例提供的封装结构中，第二封装单元210则包括位于包括位于第二芯片固封层215上侧和下侧的第二复合绝缘层216。如果位于最外侧的第二封装单元不贴附柔性电路基板，则该第二封装单元只包括位于第二芯片固封层下侧的第二复合绝缘层。
柔性电路基板300，通过对外连接件301分别与第一封装模块100中最下方的第一封装单元110的第一重布线层112，以及第二封装模块200中最外侧的第二封装单元210的第二重布线层212电连接。
示例性地，第一模块内连接件为锡球，第二模块内连接件为锡球，模块间连接件为锡球，以及对外连接件为锡球。
本发明实施例提供的高堆叠扇出型系统级封装结构，通过将至少两个第一封装单元依次堆叠构成第一封装模块，其中上下相邻的第一封装单元的第一重布线层通过第一模块内连接件电连接，且至少一个第一封装单元的第一重布线层延伸至该第一封装模块至少一个侧面的边缘，并在第一封装模块的至少一个侧面设置第二封装模块，其中第二封装模块与第一封装模块相邻的第二封装单元的第二重布线层与延伸至边缘的第一重布线层通过模块间连接件电连接。采用上述技术方法的高堆叠系统级封装结构，在第一封装模块的至少一个侧面设置第二封装模块，使得封装结构器件间的平均距离缩小，器件的互连方式更为自由，进而使得封装结构的容量更大，应用范围更广，设计更为自由。封装结构器件间的平均间距缩短，还可以使封装结构的电性能更加优越，堆叠底层的供电压力更小。
本发明实施例还提供一种高堆叠扇出型系统级封装结构的制作方法，包括：
制作第一封装模块，其中第一封装模块包括自下而上依次堆叠的至少两个第一封装单元，第一封装单元包括至少一个第一芯片以及与该第一芯片电连接的第一重布线层，上下相邻的两个第一封装单元的第一重布线层通过第一模块内连接件电连接，且至少一个第一封装单元的第一重布线层延伸至第一封装模块的至少一个侧面的边缘；
制作第二封装模块，第二封装模块设置在第一封装模块的至少一个侧面，第二封装模块包括沿水平方向设置的至少一个第二封装单元，第二封装单元包括至少一个第二芯片以及与该第二芯片电连接的第二重布线层，与第一封装模块相邻的第二封装单元的第二重布线层与延伸至边缘的第一重布线层通过模块间连接件电连接；
贴附柔性电路基板，柔性电路基板通过对外连接件分别与第一封装模块中最下方的第一封装单元的第一重布线层，以及第二封装模块中最外侧的第二封装单元的第二重布线层电连接。
下面按照工程中制作第一封装模块、第二封装模块以及贴附柔性电路基板的顺序进行说明，本发明实施例中第一封装模块以三个第一封装单元为例、以第二封装模块设置在第一封装单元左右两侧为例以及第二封装模块以一个第二封装单元为例进行说明。第一封装单元和第二封装单元的数目还可以是其他数值，对此不作限定。
首先，制作第一封装模块100。
如图2所示，在载板111上放置两个第一芯片112，用塑封材料将两个第一芯片112固封，形成第一芯片固封层113。
如图3所示，将固封好的第一芯片112翻转并拆除载板111，在第一芯片固封层113上制作第一复合绝缘层114，第一复合绝缘层中形成有第一重布线层115，第一重布线层115延伸至第一芯片固封层113的边缘，即第一封装模块100的至少一个侧面的边缘，第一重布线层115与第一芯片112电连接。
示例性地，第一复合绝缘层114可以是有机高分子材料，例如聚酰亚胺(PI)。第一复合绝缘层114和第一重布线层115构成侧边连接层，在侧边连接层上还可以有其他层的设计，侧边连接层相对于其他层设计区域更靠近边缘。
如图4所示，在第一重布线层115上制作第一凸块下金属层116，为后续键合植球工艺做准备。本实施例中制作了两层第一重布线层115，并在第二层第一重布线层115上制作第一凸块下金属层116，可选地，还可以在第一层第一重布线层115上制作第一凸块下金属层116。
如图5所示，键合载板117并翻转，在第一芯片固封层113上激光钻孔并刻蚀填孔，形成第一通孔118。其中载板117用于底层固定。
如图6所示，对填孔镀完的铜做化学机械抛光(CMP)后在第一芯片固封层113上制作第一复合绝缘层114，第一复合绝缘层114中形成有第一重布线层115，并制作第一凸块下金属层116，为植球连接其余层做准备。第一重布线层115与所述第一芯片112电连接，第一芯片固封层113上侧和下侧的第一重布线层115通过第一通孔118电连接，拆除载板117后形成第一封装单元110。
对堆叠的第二层第一封装单元110做同样的处理。可选地，可以有不同之处，例如在上述步骤的基础上，键合上层载板117，对下层焊接面的第一复合绝缘层114的聚酰亚胺材料做开口保护，为与底层第一封装单元的电连接做准备，如图7所示，为键合载板117后翻转做开口保护的剖面示意图。拆除载板后翻转形成第二层的第一封装单元110。可选地，对堆叠底层的第一封装单元110也可以与第二层的第一封装单元110一样做开口保护，或者在堆叠完成后再对底层的第一封装单元110做开口保护。
如图8所示，将上述两个第一封装单元110自下而上依次堆叠，上述两个第一封装单元110的第一重布线层115通过第一模块内连接件119电连接。
示例性地，上述两个第一封装单元110之间的空隙中设置有填充物。该填充物用于保护第一封装单元110，并为在第一封装模块100的至少一个侧面制作第二封装模块200做准备，该填充物可以为有机材料。
对堆叠顶层的第一封装单元110做同样的处理，一般情况下可以减少对第一芯片固封层开孔之后的工序步骤。如图9所示，堆叠顶层的第一封装单元110，顶层第一封装单元110与第二层第一封装单元110的第一重布线层115通过第一模块内连接件119电连接。
如图10所示，对底层的第一封装单元110做开口保护。准备侧边工艺，即在第一封装模块的至少一侧制作第二封装模块。
由于第一封装模块的侧边有多种不同材料的介质，随着工艺步骤的增多，主要针对平面完整的工序处理可能会导致侧边非常不平整，上述的工序步骤从注塑固封开始就为此预留了很多的体积可以使得侧边处理的更加平整。
可选地，对侧面先进行初步的切割保证一定粗糙度的平整，保证后续可以键合稳定，再细磨别进行露头表面处理为焊接做准备。如图11所示，将第一重布线层115露出并进行一定程度的刻蚀，以便为后续工艺及长期的可靠性保证最大的平整性。
其次，制作第二封装模块。
按照上述制作第一封装单元110的工序步骤制作第二封装单元210，其中第二封装单元210包括两个第二芯片212、将两个第二芯片212固封形成的第二芯片固封层213、制作在第二固封层213上下两侧的第二复合绝缘层214以及与第二芯片212电连接的第二重布线层215，可选地，还包括第二重布线层215上的第二凸块下金属层216，如图12所示，将第二封装单元210设置在第一封装模块100的左侧，第二封装单元210的第二重布线层215与延伸至边缘的第二封装模块100的第一重布线层115通过模块间连接件219电连接。
按照上述方法在第一封装模块100的右侧设置第二封装模块210，如图13所示。
示例性地，第二封装模块包括沿水平方向设置的至少一个第二封装单元，本实施例以第一封装模块的左右两侧各设置一个第二封装单元为例进行说明，如果第二封装模块包括沿水平方向设置的两个或者多个封装单元，则第二封装模块还包括第二模块内连接件，第二凸块下金属层用于电连接相邻的两个第二封装单元的第二重布线层与第二模块内连接件。
示例性地，第二封装模块可以设置在第一封装模块的三个侧面或四个侧面处，本实施例以可视的左右两个侧面为例进行说明。至此，完成第二封装模块的制作。
最后，贴附柔性电路基板。如图14所示，将柔性电路基板300贴附在第一封装模块100的最下方，柔性电路基板300上设置有对外连接件301，对外连接件301通过第一凸块下金属层116与第一封装模块100中最下方的第一封装单元110的第一重布线层115电连接。
如图15所示，对柔性电路基板300进行弯折，将柔性电路基板300上的对外连接件301与第二封装单元210上的第二凸块下金属层216电连接。
本发明实施例提供的高堆叠扇出型系统级封装结构的制作方法，通过将至少两个第一封装单元依次堆叠构成第一封装模块，并在第一封装模块的左右两个侧面设置第二封装模块，使得封装结构器件间的平均距离缩小，器件的互连方式更为自由，进而使得封装结构的容量更大，应用范围更广，设计更为自由。封装结构器件间的平均间距缩短，还可以使封装结构的电性能更加优越，堆叠底层的供电压力更小。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种高堆叠扇出型系统级封装结构，其特征在于，包括：
第一封装模块，包括自下而上依次堆叠的至少两个第一封装单元，所述第一封装单元包括至少一个第一芯片以及与所述第一芯片电连接的第一重布线层，上下相邻的两个第一封装单元的第一重布线层通过第一模块内连接件电连接，且至少一个所述第一封装单元的第一重布线层延伸至所述第一封装模块的至少一个侧面的边缘；
第二封装模块，设置在所述第一封装模块的至少一个侧面，所述第二封装模块包括沿水平方向设置的至少一个第二封装单元，所述第二封装单元包括至少一个第二芯片以及与所述第二芯片电连接的第二重布线层，与所述第一封装模块相邻的第二封装单元的第二重布线层与延伸至边缘的第一重布线层通过模块间连接件电连接；
柔性电路基板，通过对外连接件分别与所述第一封装模块中最下方的第一封装单元的第一重布线层，以及所述第二封装模块中最外侧的第二封装单元的第二重布线层电连接。
2.根据权利要求1所述的封装结构，其特征在于，设置在所述第一封装模块一侧的第二封装模块包括沿水平方向设置一个第二封装单元；或者，
设置在所述第一封装模块一侧的第二封装模块包括沿水平方向依次设置的至少两个第二封装单元，左右相邻的两个第二封装单元的第二重布线层通过第二模块内连接件电连接，位于最外侧的第二封装单元的第二重布线层通过所述对外连接件与所述柔性电路基板电连接。
3.根据权利要求2所述的封装结构，其特征在于，还包括第一凸块下金属层，用于电连接所述柔性电路基板上的对外连接件与所述第一封装模块中最下方的第一封装单元的第一重布线层，以及上下相邻的两个所述第一封装单元的第一重布线层与第一模块内连接件；
第二凸块下金属层，用于电连接所述柔性电路基板上的对外连接件与所述第二封装模块中最外侧的第二封装单元的第二重布线层，以及相邻的两个所述第二封装单元的第二重布线层与第二模块内连接件。
4.根据权利要求2所述的封装结构，其特征在于，所述第一模块内连接件为锡球，所述第二模块内连接件为锡球，所述模块间连接件为锡球，以及所述对外连接件为锡球。
5.根据权利要求1所述的封装结构，其特征在于，所述第一封装单元包括第一芯片固封层，所述至少一个第一芯片由塑封材料固封在所述第一芯片固封层中；和/或，
所述第二封装单元包括第二芯片固封层，所述至少一个第二芯片由塑封材料固封在所述第二芯片固封层中。
6.根据权利要求5所述的封装结构，其特征在于，所述第一封装单元还包括位于所述第一芯片固封层上侧或下侧中至少一侧的第一复合绝缘层，所述第一重布线层设置在所述第一复合绝缘层中；
所述第二封装单元包括位于所述第二芯片固封层上侧或下侧中至少一侧的第二复合绝缘层，所述第二重布线层设置在所述第二复合绝缘层中。
7.根据权利要求1所述的封装结构，其特征在于，相邻的两个所述第一封装单元之间的空隙中设置有填充物。
8.一种高堆叠扇出型系统级封装结构的制作方法，其特征在于，包括：
制作第一封装模块，所述第一封装模块包括自下而上依次堆叠的至少两个第一封装单元，所述第一封装单元包括至少一个第一芯片以及与所述第一芯片电连接的第一重布线层，上下相邻的两个第一封装单元的第一重布线层通过第一模块内连接件电连接，且至少一个所述第一封装单元的第一重布线层延伸至所述第一封装模块的至少一个侧面的边缘；
制作第二封装模块，所述第二封装模块设置在所述第一封装模块的至少一个侧面，所述第二封装模块包括沿水平方向设置的至少一个第二封装单元，所述第二封装单元包括至少一个第二芯片以及与所述第二芯片电连接的第二重布线层，与所述第一封装模块相邻的第二封装单元的第二重布线层与延伸至边缘的第一重布线层通过模块间连接件电连接；
贴附柔性电路基板，所述柔性电路基板通过对外连接件分别与所述第一封装模块中最下方的第一封装单元的第一重布线层，以及所述第二封装模块中最外侧的第二封装单元的第二重布线层电连接。
9.根据权利要求8所述的制作方法，其特征在于，所述制作第一封装模块包括：
在载板上制作至少一个第一芯片，用塑封材料将所述第一芯片固封形成第一芯片固封层；
将固封好的所述第一芯片翻转并拆除所述载板，在所述第一芯片固封层上所述第一芯片暴露的一侧制作所述第一芯片固封层下侧的第一复合绝缘层，所述第一芯片固封层下侧的所述第一复合绝缘层中形成有所述第一芯片固封层下侧的第一重布线层，所述第一芯片固封层下侧的所述第一重布线层延伸至所述第一封装模块的至少一个侧面的边缘，所述第一芯片固封层下侧的所述第一重布线层与所述第一芯片电连接；
将形成有所述第一芯片固封层下侧的第一复合绝缘层的所述第一芯片固封层翻转，在所述第一芯片固封层上所述第一芯片未暴露的一侧制作所述第一芯片固封层上侧的第一复合绝缘层，所述第一芯片固封层上侧的所述第一复合绝缘层中形成有所述第一芯片固封层上侧的第一重布线层，所述第一芯片固封层上侧的所述第一重布线层与所述第一芯片电连接，所述第一芯片固封层上侧和下侧的所述第一重布线层通过第一通孔电连接，形成所述第一封装单元；
将至少两个所述第一封装单元自下而上依次堆叠，上下相邻的两个所述第一封装单元的第一重布线层通过第一模块内连接件电连接。
10.根据权利要求8所述的制作方法，其特征在于，所述制作第二封装模块包括：
在载板上制作至少一个第二芯片，用塑封材料将所述第二芯片固封形成第二芯片固封层；
拆除所述载板，将固封好的所述第二芯片翻转，在所述第二芯片上所述第二芯片暴露的一侧制作第二芯片固封层下侧的第二复合绝缘层，第二芯片固封层下侧的所述第二复合绝缘层中形成有第二芯片固封层下侧的第二重布线层，第二芯片固封层下侧的所述第二重布线层与所述第二芯片电连接；
将形成有第二芯片固封层下侧的第二复合绝缘层的所述第二芯片翻转，在所述第二芯片固封层上所述第二芯片未暴露的一侧制作第二芯片固封层上侧的第二复合绝缘层，第二芯片固封层上侧的所述第二复合绝缘层中形成有第二芯片固封层上侧的第二重布线层，第二芯片固封层上侧的所述第二重布线层与所述第二芯片电连接，所述第二芯片固封层上侧和下侧的所述第二重布线层通过第二通孔电连接，形成所述第二封装单元；
将至少一个所述第二封装单元设置在所述第一封装模块的至少一个侧面，与所述第一封装模块相邻的第二封装单元的第二重布线层与延伸至边缘的第一重布线层通过模块间连接件电连接。
CN201611095553.5A 2016-12-02 2016-12-02 一种高堆叠扇出型系统级封装结构及其制作方法 Active CN106783779B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611095553.5A CN106783779B (zh) 2016-12-02 2016-12-02 一种高堆叠扇出型系统级封装结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611095553.5A CN106783779B (zh) 2016-12-02 2016-12-02 一种高堆叠扇出型系统级封装结构及其制作方法

Publications (2)

Publication Number Publication Date
CN106783779A CN106783779A (zh) 2017-05-31
CN106783779B true CN106783779B (zh) 2019-06-14

Family

ID=58884489

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611095553.5A Active CN106783779B (zh) 2016-12-02 2016-12-02 一种高堆叠扇出型系统级封装结构及其制作方法

Country Status (1)

Country Link
CN (1) CN106783779B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146194A (zh) * 2019-12-30 2020-05-12 华进半导体封装先导技术研发中心有限公司 一种系统级封装结构及制造方法
CN111627897A (zh) * 2020-05-28 2020-09-04 上海先方半导体有限公司 一种立体封装结构及其制备方法
CN111599797B (zh) * 2020-07-27 2020-10-27 甬矽电子(宁波)股份有限公司 柔性基板堆叠封装结构和柔性基板堆叠封装方法
CN111739873B (zh) * 2020-08-11 2020-11-20 甬矽电子(宁波)股份有限公司 柔性基板叠层封装结构和柔性基板叠层封装方法
CN112053962B (zh) * 2020-09-14 2022-09-27 苏州钜升精密模具有限公司 一种系统级堆叠封装及其制备方法
CN112382627B (zh) * 2020-11-11 2022-11-22 歌尔微电子有限公司 系统级封装结构及其制作工艺和电子设备
CN112382575B (zh) * 2020-11-11 2022-09-30 苏州明彰半导体技术有限公司 一种用于5g设备的半导体存储封装及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176448A (zh) * 2011-03-22 2011-09-07 南通富士通微电子股份有限公司 扇出系统级封装结构
CN102254890A (zh) * 2010-05-06 2011-11-23 海力士半导体有限公司 层叠式半导体封装及其制造方法
US8350383B2 (en) * 2009-07-16 2013-01-08 International Business Machines Corporation IC chip package having IC chip with overhang and/or BGA blocking underfill material flow and related methods
CN103515326A (zh) * 2012-06-29 2014-01-15 台湾积体电路制造股份有限公司 具有用于翘曲控制的基于聚合物的材料的堆叠式封装结构
CN105374693A (zh) * 2014-08-22 2016-03-02 台湾积体电路制造股份有限公司 半导体封装件及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8350383B2 (en) * 2009-07-16 2013-01-08 International Business Machines Corporation IC chip package having IC chip with overhang and/or BGA blocking underfill material flow and related methods
CN102254890A (zh) * 2010-05-06 2011-11-23 海力士半导体有限公司 层叠式半导体封装及其制造方法
CN102176448A (zh) * 2011-03-22 2011-09-07 南通富士通微电子股份有限公司 扇出系统级封装结构
CN103515326A (zh) * 2012-06-29 2014-01-15 台湾积体电路制造股份有限公司 具有用于翘曲控制的基于聚合物的材料的堆叠式封装结构
CN105374693A (zh) * 2014-08-22 2016-03-02 台湾积体电路制造股份有限公司 半导体封装件及其形成方法

Also Published As

Publication number Publication date
CN106783779A (zh) 2017-05-31

Similar Documents

Publication Publication Date Title
CN106783779B (zh) 一种高堆叠扇出型系统级封装结构及其制作方法
US10854577B2 (en) 3D die stacking structure with fine pitches
CN110660783B (zh) 半导体器件封装件和方法
KR101939015B1 (ko) 해당 제1, 제2 및 제3 재배선 층들을 갖는, 제1 레벨 다이, 후면을 맞댄 적층 제2 레벨 다이들 및 제3 레벨 다이를 포함한 수직 적층제 시스템 인 패키지 및 그 제조 방법
US9293449B2 (en) Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US9412678B2 (en) Structure and method for 3D IC package
US9748216B2 (en) Apparatus and method for a component package
US7807512B2 (en) Semiconductor packages and methods of fabricating the same
US8129221B2 (en) Semiconductor package and method of forming the same
US10083919B2 (en) Packaging for high speed chip to chip communication
CN106558573A (zh) 半导体封装结构及形成该半导体封装结构的方法
US20180040587A1 (en) Vertical Memory Module Enabled by Fan-Out Redistribution Layer
CN106847712B (zh) 一种扇出型晶圆级封装结构及其制作方法
CN107731761A (zh) 底部半导体封装件及其制造方法
US20130056865A1 (en) Method of Three Dimensional Integrated Circuit Assembly
CN112038330A (zh) 一种多芯片堆叠的三维扇出型封装结构及其封装方法
WO2018009145A1 (en) A semiconductor package and methods of forming the same
US9293440B2 (en) Method for interconnecting die and substrate in an electronic package
US11699686B2 (en) Dual-die semiconductor package
CN115394768A (zh) 一种多层高带宽存储器及其制造方法
US11784130B2 (en) Structure and formation method of package with underfill
CN114725033A (zh) 具有tsv内联机的芯片堆栈封装结构及其制造方法
US11227814B2 (en) Three-dimensional semiconductor package with partially overlapping chips and manufacturing method thereof
CN108461464A (zh) 半导体封装结构及其制造方法
CN115513189A (zh) 半导体封装及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20170531

Assignee: Huajin semiconductor (Jiashan) Co.,Ltd.

Assignor: National Center for Advanced Packaging Co.,Ltd.

Contract record no.: X2021980017402

Denomination of invention: A high stacking fan out system level packaging structure and its manufacturing method

Granted publication date: 20190614

License type: Exclusive License

Record date: 20220111

EE01 Entry into force of recordation of patent licensing contract