CN102176448A - 扇出系统级封装结构 - Google Patents

扇出系统级封装结构 Download PDF

Info

Publication number
CN102176448A
CN102176448A CN2011100699775A CN201110069977A CN102176448A CN 102176448 A CN102176448 A CN 102176448A CN 2011100699775 A CN2011100699775 A CN 2011100699775A CN 201110069977 A CN201110069977 A CN 201110069977A CN 102176448 A CN102176448 A CN 102176448A
Authority
CN
China
Prior art keywords
layer
wiring
protective layer
encapsulation structure
mounts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011100699775A
Other languages
English (en)
Other versions
CN102176448B (zh
Inventor
陶玉娟
石磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Co Ltd
Original Assignee
Nantong Fujitsu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Fujitsu Microelectronics Co Ltd filed Critical Nantong Fujitsu Microelectronics Co Ltd
Priority to CN201110069977.5A priority Critical patent/CN102176448B/zh
Publication of CN102176448A publication Critical patent/CN102176448A/zh
Priority to PCT/CN2012/072766 priority patent/WO2012126375A1/en
Priority to US13/984,889 priority patent/US9040347B2/en
Priority to US14/693,995 priority patent/US9287205B2/en
Application granted granted Critical
Publication of CN102176448B publication Critical patent/CN102176448B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

本发明涉及扇出系统级封装结构,包括保护层,所述保护层包括底部保护层、中间保护层和上保护层,其中底部保护层和上保护层中均设有开口;再布线金属层,所述再布线金属层嵌于保护层中;至少一组布线封装层;顶部封装层,所述顶部封装层位于布线封装层上,包括依次位于布线封装层上的贴装层、金属引线、顶部封料层;设置于底部保护层开口中的金属下方的连接球。与现有技术相比,本发明请求保护的扇出系统级封装结构,可以形成包含整体系统功能而非单一的芯片功能的最终封装产品,降低了系统内电阻、电感以及芯片间的干扰因素。此外,可以形成更为复杂的多层互联结构,实现集成度更高的圆片系统级封装。

Description

扇出系统级封装结构
技术领域
本发明涉及半导体技术,尤其涉及一种扇出系统级封装结构。
背景技术
随着集成电路技术的不断发展,电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。而集成电路封装不仅直接影响着集成电路、电子模块乃至整机的性能,而且还制约着整个电子系统的小型化、低成本和可靠性。在集成电路晶片尺寸逐步缩小,集成度不断提高的情况下,电子工业对集成电路封装技术提出了越来越高的要求。
在公告号为CN1747156C的中国专利中就公开了一种封装载板。所述封装载板包括:载板,所述载板包括一表面;位于所述载板表面上的接球垫;形成于所述载板表面上的防焊层,所述防焊层包括至少一开口,所述开口露出所述接球垫;所述封装载板还包括一图案化金属补强层,所述图案化金属补强层沿着所述防焊层开口的侧壁形成于所述接球垫上。
按照上述方法所封装制造的最终产品仅具有单一的芯片功能,然而,随着半导体产品轻薄短小的趋势以及产品系统功能需求的不断提高,如何进一步提高系统级封装的集成性成为本领域技术人员亟待解决的问题。
发明内容
本发明解决的技术问题是:如何实现具有多层结构的扇出系统级封装。
为解决上述技术问题,本发明提供扇出系统级封装结构,包括:保护层,所述保护层包括底部保护层、中间保护层和上保护层,其中底部保护层和上保护层中均设有开口;再布线金属层,所述再布线金属层嵌于保护层中,其中,再布线金属层的部分金属设于底部保护层和上保护层的开口中;至少一组布线封装层,所述布线封装层位于上保护层上,包括依次位于上保护层上的贴装层、布线封料层、布线层;顶部封装层,所述顶部封装层位于布线封装层上,包括依次位于布线封装层上的贴装层、金属引线、顶部封料层;设置于底部保护层开口中的金属下方的连接球。
可选地,所述扇出系统级封装结构包括第一布线封装层,所述第一布线封装层包括依次位于保护层上的第一贴装层、第一布线封料层、第一布线层。
可选地,所述第一布线封料层填充于第一贴装层各个器件之间,并裸露出所述第一贴装层各个器件的连接件。
可选地,所述第一布线层包括贯穿第一布线封料层且与上保护层开口中的金属导通的第一纵向布线,以及与所述第一纵向布线连通、覆盖于第一布线封料层上且互联第一贴装层中器件的第一横向布线。
可选地,所述金属引线将对应贴装层中的器件与布线封装层中的布线层电互联。
可选地,所述顶部封料层填充于对应贴装层的各个器件之间并将对应贴装层包覆密封。
可选地,所述保护层为聚酰亚胺或苯并环丁烯。
可选地,其特征在于:所述贴装层中各个器件的功能面朝上。
可选地,所述贴装层中包括芯片,所述芯片为单颗或多颗。
可选地,所述贴装层还包括无源器件,所述无源器件为电容、电阻或电感中的一种或多种。
与现有技术相比,本发明请求保护的扇出系统级封装结构,将芯片和无源器件进行整合后再一并封装,可以形成包含整体系统功能而非单一的芯片功能的最终封装产品;同时,多层封装层间透过布线层更实现了三维立体角度的高密度系统互联,相比现有的系统级封装,多层布线结构充分利用了芯片本身的厚度,在满足半导体封装轻薄短小趋势要求以及更复杂的系统功能整合要求的同时,更好地降低了系统内电阻、电感以及芯片间的干扰因素,结构强度以及产品可靠性得到很好地加强。
附图说明
图1为本发明扇出系统级封装结构一个实施例的示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施的限制。
其次,本发明利用示意图进行详细描述,在详述本发明实施例时,为便于说明,所述示意图只是实例,其在此不应限制本发明保护的范围。
本发明提供一种扇出系统级封装结构,包括:保护层,所述保护层包括底部保护层、中间保护层和上保护层,其中底部保护层和上保护层中均设有开口;再布线金属层,所述再布线金属层嵌于保护层中,其中,再布线金属层的部分金属设于底部保护层和上保护层的开口中;至少一组布线封装层,所述布线封装层位于上保护层上,包括依次位于上保护层上的贴装层、布线封料层、布线层;顶部封装层,所述顶部封装层位于布线封装层上,包括依次位于布线封装层上的贴装层、金属引线、顶部封料层;设置于底部保护层开口中的金属下方的连接球。
下面结合附图对本发明的具体实施方式做详细的说明。
参考图1,示出了本发明扇出系统级封装结构一实施方式的示意图,本实施例中,所述一种扇出系统级封装结构以保护层、再布线金属层、两组布线封装层和顶部封装层为例,但是本发明不限制与此,所述一种扇出系统级封装结构包括:保护层101、嵌于保护层101中的再布线金属层102、位于保护层101上的第一布线封装层、位于第一布线封装层上的第二布线封装层、位于第二布线封装层上的顶部封装层、设置于保护层101下方的连接球112。其中,
保护层101预先设置在载板上,所述载板作为保护层101及其上层结构的承载基础。载板可以是硅质晶圆或玻璃材质,这种材质易剥离、抗腐蚀能力强,可以进行重复利用。具体地,在保护层101和载板间设有剥离膜,所述剥离膜可以是UV胶,这种材料可以将保护层101牢牢粘附在载板上,而在整个扇出系统级封装结构形成后,UV胶经紫外线照射后粘性降低,以便将载板从结构体中剥离。
保护层101包括底部保护层、中间保护层和上保护层,其中底部保护层和上保护层中均设有开口。所述保护层101为聚酰亚胺或苯并环丁烯等材质,这种材质的特点是通过光刻显影技术可以形成设计想要的图形和图形开口。
再布线金属层102嵌于保护层101中,其中,再布线金属层102的部分金属设于底部保护层和上保护层的开口中,设于底部保护层开口中的金属用以系统功能的输出植球(植入连接球112),设于上保护层开口中的金属用于与封装层间的导通互联,再布线金属层102在中间保护层的绝缘保护作用下走线以便对整个封装结构形成系统线路整理。
第一布线封装层中包括依次位于保护层101上的第一贴装层103、第一布线封料层104、第一布线层105。其中,
所述第一贴装层103包括多种半导体器件,本实施例中,所述第一贴装层103包括芯片和无源器件,具体地,芯片和无源器件按照功能面朝上的方式通过贴附于保护层101的上保护层上,所述第一贴装层103的功能面,是指第一贴装层103中的芯片和无源器件的焊盘所在表面。
在本发明的一个优选的实施例中,设置于保护层101之上的第一贴装层103及后续提及的贴装层都可以包含一个或多个相同或不同芯片,还可以包括一个或多个相同或不同的无源器件。这些芯片和无源器件各自成为一个系统级封装产品的一部分,各自完成实现系统级功能中的一个或多个单独的功能。
在本发明的一个优选的实施例中,第一贴装层103中的芯片与无源器件的组合是根据系统功能来配置的。因此,在一个或一组芯片的周围,可能有相同或不同的另外的一个或一组芯片,或者相同或不同的电容、电阻或电感等无源器件;类似的,在一个无源器件的周围,可能有相同或不同的其他的无源器件,或者一个或多个相同或不同芯片。
第一布线封料层104用于绝缘和隔离第一贴装层103的各个器件,同时,还用于绝缘和隔离不同封装层。所述第一布线封料层104填充于第一贴装层103的各器件之间,并且,部分第一布线封料层104覆盖于所述第一贴装层103的各个器件上,所述第一布线封料层104裸露出所述第一贴装层103各个器件的连接件,具体的,所述第一布线封料层104露出芯片和无源器件组的焊盘表面,以便于进行电性连接。
由于第一布线封料层104填充于第一贴装层103的器件之间,并且裸露出各个器件的连接件,因此第一布线封料层104的厚度与第一贴装层103的厚度相当,可以减小各贴装层的堆叠厚度,最大限度地提高封装结构的集成性。
第一布线层105包括第一纵向布线和第一横向布线。其中,所述第一纵向布线为贯穿所述第一布线封料层104的导线(例如,金属导线),用于实现第一布线封装层与上保护层开口金属间的互联,即与再布线金属层102间的电连接。
在实际应用中,可以根据设计需求有选择地在封料层中形成纵向布线,以实现各封装层之间或封装层和再布线金属层102之间的电连接,由于封料层具有良好的绝缘性,可以避免各贴装层中各器件之间的干扰。
所述第一横向布线为覆盖于所述第一布线封料层104上的导线(例如,金属导线)并与第一纵向布线导通相连,用于实现第一贴装层103的器件之间的电连接,本实施例中,所述第一横向布线用于实现第一贴装层103中芯片和无源器件组之间的电连接,具体地,所述第一横向布线与芯片和无源器件的焊盘表面相连。
第二布线封装层堆叠于第一布线封装层上,具体地,包括:依次位于第一布线封装层上的第二贴装层106、第二布线封料层107和第二布线层108。本实施例中,所述第二贴装层106包括芯片和无源器件,并按照功能面朝上的方式堆叠于第一布线封料层104上。所述第二贴装层106与第一贴装层103类似,可以包含一个或多个相同或不同芯片,还可以包括一个或多个相同或不同的无源器件。
第二布线封料层107用于绝缘和隔离第二贴装层106的各个器件,同时,还用于绝缘和隔离不同封装层。所述第二布线封料层107填充于第二贴装层106的各器件之间,并且,部分第二布线封料层107覆盖于所述第二贴装层106的各个器件上,所述第二布线封料层107裸露出所述第二贴装层106各个器件的连接件,具体的,所述第二布线封料层107露出芯片和无源器件组的焊盘表面,以便于进行电性连接。
第二布线层108包括第二纵向布线和第二横向布线。其中,所述第二纵向布线为贯穿所述第二布线封料层107的导线(例如,金属导线),用于实现第二布线封装层与其他封装层间的电连接,根据设计需求,所述第二纵向布线还用于实现第二布线封装层和再布线金属层102之间的电连接;
所述第二横向布线为覆盖于所述第二布线封料层107上的导线(例如,金属导线),所述第二横向布线连接于第二纵向布线,用于实现第二贴装层106的器件之间的电连接,本实施例中,所述第二横向布线用于实现第二贴装层106中芯片和无源器件组之间的电连接。
顶部封装层包括依次位于第二布线封装层上的第三贴装层109、金属引线110、顶部封料层111。
所述第三贴装层109与上述的贴装层类似,可以包含一个或多个相同或不同芯片,还可以包括一个或多个相同或不同的无源器件。本实施例中,第三贴装层109中包括芯片,并按照功能面朝上的方式贴装于第二布线封料层107上。
所述顶部封装层中的金属引线110在第三贴装层109与第二布线层108间形成电性互联。本实施例中,具体地,所述金属引线109将第三贴装层109中的芯片焊盘与第二布线层108的第二横向布线导通互联。
顶部封料层111包覆密封第三贴装层109的各个器件及金属引线110形成封装体,以避免外界环境的污染和侵蚀。形成顶部封料层111的材料可以与形成第一布线封料层104和第二布线封料层107的材料相同,即采用环氧树脂来形成顶部封料层111。
所述扇出系统级封装结构还包括设置于底部保护层开口中的金属下方的连接球112,所述连接球112的材质为锡、锡合金等金属或金属合金。
上述实施例中包括两组布线封装层和顶部封装层,但是本发明并不限制于此,还可以是一组或多组布线封装层来搭配顶部封装层,本领域技术人员可以根据上述实施例进行相应地变形、修改和替换。
本发明扇出系统级封装结构,各封装层间通过各布线层实现了相邻或相隔封装层间的电连接,再经由再布线金属层102的线路整理实现了系统的整合,最终通过连接球112将功能输出。
虽然本发明已以较佳实施例披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.扇出系统级封装结构,其特征在于,包括:
保护层,所述保护层包括底部保护层、中间保护层和上保护层,其中底部保护层和上保护层中均设有开口;
再布线金属层,所述再布线金属层嵌于保护层中,其中,再布线金属层的部分金属设于底部保护层和上保护层的开口中;
至少一组布线封装层,所述布线封装层位于上保护层上,包括依次位于上保护层上的贴装层、布线封料层、布线层;
顶部封装层,所述顶部封装层位于布线封装层上,包括依次位于布线封装层上的贴装层、金属引线、顶部封料层;
设置于底部保护层开口中的金属下方的连接球。
2.如权利要求1所述的扇出系统级封装结构,其特征在于,所述扇出系统级封装结构包括第一布线封装层,所述第一布线封装层包括依次位于保护层上的第一贴装层、第一布线封料层、第一布线层。
3.如权利要求2所述的扇出系统级封装结构,其特征在于,所述第一布线封料层填充于第一贴装层各个器件之间,并裸露出所述第一贴装层各个器件的连接件。
4.如权利要求2所述的高密度系统级封装结构,其特征在于,所述第一布线层包括贯穿第一布线封料层且与上保护层开口中的金属导通的第一纵向布线,以及与所述第一纵向布线连通、覆盖于第一布线封料层上且互联第一贴装层中器件的第一横向布线。
5.如权利要求1所述的扇出系统级封装结构,其特征在于,所述金属引线将对应贴装层中的器件与布线封装层中的布线层电互联。
6.如权利要求1所述的高密度系统级封装结构,其特征在于,所述顶部封料层填充于对应贴装层的各个器件之间并将对应贴装层包覆密封。
7.如权利要求1所述的扇出系统级封装结构,其特征在于:所述保护层为聚酰亚胺或苯并环丁烯。
8.如权利要求1~6任一权利要求所述的扇出系统级封装结构,其特征在于:所述贴装层中各个器件的功能面朝上。
9.如权利要求1~6任一权利要求所述的扇出系统级封装结构,其特征在于:所述贴装层中包括芯片,所述芯片为单颗或多颗。
10.如权利要求9所述的扇出系统级封装结构,其特征在于:所述贴装层还包括无源器件,所述无源器件为电容、电阻或电感中的一种或多种。
CN201110069977.5A 2011-03-22 2011-03-22 扇出系统级封装结构 Active CN102176448B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201110069977.5A CN102176448B (zh) 2011-03-22 2011-03-22 扇出系统级封装结构
PCT/CN2012/072766 WO2012126375A1 (en) 2011-03-22 2012-03-22 Fan-out high-density packaging methods and structures
US13/984,889 US9040347B2 (en) 2011-03-22 2012-03-22 Fan-out high-density packaging methods and structures
US14/693,995 US9287205B2 (en) 2011-03-22 2015-04-23 Fan-out high-density packaging methods and structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110069977.5A CN102176448B (zh) 2011-03-22 2011-03-22 扇出系统级封装结构

Publications (2)

Publication Number Publication Date
CN102176448A true CN102176448A (zh) 2011-09-07
CN102176448B CN102176448B (zh) 2015-08-05

Family

ID=44519593

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110069977.5A Active CN102176448B (zh) 2011-03-22 2011-03-22 扇出系统级封装结构

Country Status (1)

Country Link
CN (1) CN102176448B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012126375A1 (en) * 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. Fan-out high-density packaging methods and structures
CN103928416A (zh) * 2014-03-24 2014-07-16 三星半导体(中国)研究开发有限公司 具有无源器件的半导体封装件及其堆叠方法
CN106783779A (zh) * 2016-12-02 2017-05-31 华进半导体封装先导技术研发中心有限公司 一种高堆叠扇出型系统级封装结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2664198Y (zh) * 2003-08-18 2004-12-15 威盛电子股份有限公司 多芯片封装结构
US20070262436A1 (en) * 2006-05-12 2007-11-15 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
CN101330068A (zh) * 2007-06-18 2008-12-24 海力士半导体有限公司 模制重配置晶片、使用其的叠置封装及该封装的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2664198Y (zh) * 2003-08-18 2004-12-15 威盛电子股份有限公司 多芯片封装结构
US20070262436A1 (en) * 2006-05-12 2007-11-15 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
CN101330068A (zh) * 2007-06-18 2008-12-24 海力士半导体有限公司 模制重配置晶片、使用其的叠置封装及该封装的制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012126375A1 (en) * 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. Fan-out high-density packaging methods and structures
CN103928416A (zh) * 2014-03-24 2014-07-16 三星半导体(中国)研究开发有限公司 具有无源器件的半导体封装件及其堆叠方法
CN103928416B (zh) * 2014-03-24 2016-09-07 三星半导体(中国)研究开发有限公司 具有无源器件的半导体封装件及其堆叠方法
CN106783779A (zh) * 2016-12-02 2017-05-31 华进半导体封装先导技术研发中心有限公司 一种高堆叠扇出型系统级封装结构及其制作方法
CN106783779B (zh) * 2016-12-02 2019-06-14 华进半导体封装先导技术研发中心有限公司 一种高堆叠扇出型系统级封装结构及其制作方法

Also Published As

Publication number Publication date
CN102176448B (zh) 2015-08-05

Similar Documents

Publication Publication Date Title
CN104229720B (zh) 芯片布置及用于制造芯片布置的方法
CN102157394A (zh) 高密度系统级封装方法
CN102157393B (zh) 扇出高密度封装方法
CN102176444B (zh) 高集成度系统级封装结构
CN102790042A (zh) 半导体芯片堆叠构造
CN202025746U (zh) 高集成度系统级封装结构
CN102176450B (zh) 高密度系统级封装结构
CN110211946A (zh) 一种芯片封装结构及其制造方法
US10741499B2 (en) System-level packaging structures
CN102176419B (zh) 高集成度系统级封装方法
CN102176448B (zh) 扇出系统级封装结构
CN102157501B (zh) 三维系统级封装结构
US10515883B2 (en) 3D system-level packaging methods and structures
CN201994292U (zh) 高密度系统级封装结构
CN102157402B (zh) 系统级封装方法
CN102157502B (zh) 系统级封装结构
CN102176445B (zh) 扇出高密度封装结构
KR102559873B1 (ko) 시스템 인 패키지
CN102944709A (zh) 多芯片系统级封装技术实现的电表模块结构及其封装方法
CN106898557B (zh) 集成有供电传输系统的封装件的封装方法
CN105390477B (zh) 一种多芯片3d二次封装半导体器件及其封装方法
CN202025747U (zh) 扇出系统级封装结构
CN201994290U (zh) 扇出高密度封装结构
CN102751203A (zh) 半导体封装结构及其制作方法
CN102176420A (zh) 三维高密度系统级封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent of invention or patent application
CB03 Change of inventor or designer information

Inventor after: Shi Lei

Inventor after: Tao Yujuan

Inventor before: Tao Yujuan

Inventor before: Shi Lei

COR Change of bibliographic data

Free format text: CORRECT: INVENTOR; FROM: TAO YUJUAN SHI LEI TO: SHI LEI TAO YUJUAN

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP03 Change of name, title or address

Address after: Jiangsu province Nantong City Chongchuan road 226006 No. 288

Patentee after: Tongfu Microelectronics Co., Ltd.

Address before: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288

Patentee before: Fujitsu Microelectronics Co., Ltd., Nantong