KR102559873B1 - 시스템 인 패키지 - Google Patents

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KR102559873B1
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린 춘 중
구 루에이 팅
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왈톤 어드밴스드 엔지니어링 인크.
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Abstract

본 발명은 패키지 구조에 인쇄회로기판을 구비하지 않는 것을 특징으로 하는 시스템 인 패키지를 제시한다. 본 발명에 따른 시스템 인 패키지는, 구리 브라켓의 상단 표면 위에 마련된 실리콘층을 구비하고, 상기 실리콘층상의 복수의 결정립은 상기 구리 브라켓의 복수의 정보연계핀과 전기적으로 연결되고 또 상기 실리콘층상의 수동소자는 각각의 상기 결정립과 전지적으로 연결되며, 각각의 상기 결정립은 상기 구리 브라켓의 접지핀에 전기적으로 연결되고, 마지막으로 몰딩 컴파운드에 의해 상기 구리 브라켓의 상기 상단 표면상의 각각의 상기 결정립 및 상기 수동 융닛이 캡술화된다.

Description

시스템 인 패키지 {System in Package, SiP}
본 발명은 시스템 인 패키지에 관한 것으로, 보다 상세하게는 패키지 구조에 인쇄회로기판을 구비하지 않고 금속선에 의해 회로 도통이 이루어지는 시스템 인 패키지에 관한 것이다.
현재, 집적회로에 따른 패키징 기술은 대다수가 하나의 시스템이나 서브 시스템의 전체 또는 대부분의 전자 기능을 통합형 기판 내부에 배치하며, 칩은 2Dㆍ3D방식에 의해 통합형 기판에 접합되는 패키징 수단을 사용하고 있는데, 이러한 공정은 대부분 ‘시스템 인 패키지(System in Package, SiP)’라고 부른다.
이러한 시스템 인 패키지(System in Package, SiP)는 다수의 칩을 조합할 수 있을 뿐만 아니라, 하나의 전문적인 프로세서, DRAM, 플래시 메모리와 수동소자가 결합된 저항기ㆍ커패시터ㆍ커넥터ㆍ안테나 등으로 사용되어 이들 전체가 동일한 기판 위에 설치될 수도 있다. 이는 하나의 완결성을 지닌 기능 단위가 다수의 칩 패키징에 구축될 수 있음을 의미하기 때문에 소량의 외부 소자를 첨가하여 작업할 수 있도록 하는 것이 필요하다.
시스템 인 패키지(System in Package, SiP)는 시스템 온 칩(System on a Chip, SoC)에 비해 시스템의 원가를 낮출 수 있기 때문에, 패키징에 따른 부피와 무계를 현저히 줄일 수 있을 뿐만 아니라, 전력 손실 또한 낮출 수 있다. 그러나, 시스템 인 패키지(System in Package, SiP)에 있어서, 하나의 패키징된 물체 안에는 수십 개의 베어 칩이 존재할 수 있으며, 그 중 하나의 베어 칩에 고장이 있을 경우 패키징된 전체 물체 안에 있는 다른 베어 칩이 낭비될 수 밖에 없고 게다가 업체는 시스템 인 패키지(System in Package, SiP)의 필요에 따라 생산 라인을 추가로 구축하거나 기존 설비의 배치 비중에 대한 조정을 진행하여야 함과 아울러 설비의 이용 효율성을 보증할 필요가 있다.
시스템 인 패키지(System in Package, SiP)에 관한 문헌은 다음과 같은 여러 개의 특허가 출원되어 있다.
먼저, US 15/939,097에 게시된 시스템 인 패키지의 구조 및 조립 방법을 살펴보면, 일 실시 예에서, 시스템 인 패키지는 상대적인 회로기판을 포함하며, 각각의 회로기판은 설치용 구성품을 포함하고, 상대적인 상기 회로기판의 설치용 구성품은 중첩되어 있다. 그리고 상대적인 각각의 상기 회로기판 사이의 간격은 몰딩 소재로 충전될 수 있고, 상기 몰딩 소재는 중첩된 각각의 상기 설치용 구성품을 별도로 패키징한다. 그리고 이들 실시 예에서는, 기계적 또는 전기적 연결이 가능한 하나 또는 그 이상의 삽입기를 사용하여 상대적인 각각의 상기 회로기판을 겹겹이 쌓는다.
그리고, US 61/929,130에 게시된 시스템 인 패키지 모듈은 비메모리칩;과 패키지형 메모리; 및 밀봉 패키징 소재;를 포함하여 구성된다. 여기서, 상기 비메모리칩은 복수의 패킹을 구비하고, 상기 패키지형 메모리는 제1메모리 결정립과 제2메모리 결정립을 포함하는데, 여기서 상기 제1메모리 결정립과 상기 제2메모리 결정립은 기판 위에 병렬로 배열되어 형성되고, 상기 제1메모리 결정립은 제1패킹 세트를, 그리고 상기 제2메모리 결절립은 제2패킹 세트를 포함하여 구성된다. 그리고 상기 밀봉 패키징 소재는 상기 비메모리칩과 상기 패키징형 메모리를 패키징하기 위해 구비되는데, 여기서 상기 비메모리칩은 상기 복수의 패킹, 상기 제1패킹 세트와 상기 제2패킹 세트를 통해 상기 패키징형 메모리와 전기적으로 커플링된다. 그리고 상기 제1패킹 세트는 회전을 통해 일정한 각도 또는 미러 맵핑으로 상기 제2패킹 세트에 대응한다.
마지막으로, TW 201737452에 의해 제시된 시스템 인 패키지를 살펴보면, 이는 재배선층(RDL) 구조;와 상기 재배선층 구조의 제1측에 설치되고 아울러 상기 재배선층 구조와 직접적으로 접촉하는 능동면을 구비하는 제1반도체 결정립;과 상기 제1반도체 결정립 주변의 재배선층 구조의 제1측 위에 위치하는 복수의 도전성 핑거부;와 상기 제1반도체 결정립 위에 직접적으로 겹겹이 쌓여지고 복수의 접합 유도선을 통해 상기 복수의 전도성 핑거부에 전기적으로 연결되는 제2반도체 결정립; 및 상기 제1반도체 결정립과 상기 도전성 핑거부, 상기 제2반도체 결정립 및 상기 재배선층 구조의 제1측을 폐쇄하기 위한 몰드 커버를 포함하여 구성되어 있다. 이 외에도, 이 발명에서는 시스템 인 패키지 제작에 사용되는 방법을 제공함으로써 배선의 유연성을 높일 수 있다.
그러나, 갈수록 치열해지고 있는 시장 경쟁 속에서, 반도체 생산을 위한 공정의 원가를 한층 더 줄이고 패키징에 따른 부피와 무계가 한층 더 축소된 제품 공급이 필요한 현실에 직면하고 있는 패키징 전문업체 사업자들에게 있어서 어떻게 현존하는 문제점을 해결하고 제품의 신뢰성을 유지할 것인지는 매우 큰 어려움으로 대두되고 있다.
상술한 종래 기술의 문제점에 착안하여, 본 발명은 패키지 구조에 인쇄회로기판을 구비하지 않는 구성을 이용하여 전체적인 원가를 대폭 줄이는 효과를 달성하기 위한 시스템 인 패키지를 제공한다.
따라서, 본 발명의 주된 목적은, 인쇄회로기판을 제거하여 패키징에 따른 두께가 얇아지도록 하는 시스템 인 패키지를 제공하는 데 있다.
본 발명의 또 하나의 목적은, 패키징 후의 두께가 얇아짐에 따라 제품에 더 많은 레이어를 추가하여 다양한 기능을 증가시킬 수 있는 시스템 인 패키지를 제공하는 데 있다.
그리고 본 발명의 또 하나의 목적은, 금선속을 통해 직접적으로 연결함으로써 전기적 성능을 향상시키고 폐열의 발생을 줄일 수 있는 시스템 인 패키지를 제공하는 데 있다.
또한, 본 발명의 또 하나의 목적은, 알루미늄층 구조를 제공함으로써 접지 효과를 높이고 열전도 효율을 향상시키는 시스템 인 패키지를 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명은에 사용되는 주된 기술적 수단은 다음과 같은 기술방안에 의해 구현된다. 본 발명은 패키지 구조에 인쇄회로기판을 구비하지 않는 것을 특징으로 하는 시스템 인 패키지로, 복수의 정보연계핀 및 적어도 하나의 접지핀을 구비하는 구리 브라켓;과 상기 구리 브라켓의 상단 표면에 형성되는 실리콘층;과 상기 실리콘층상에 마련되어 상기 구리 브라켓에 구비된 각각의 상기 정보연계핀과 전기적으로 연결되고 상기 구리 브라켓에 구비된 상기 접지핀에 전기적으로 연결되는 복수의 결정립;과 상기 실리콘층상에 마련되어 각각의 상기 결정립과 전기적으로 연결되는 수동소자; 및 상기 구리 브라켓의 상기 상단 표면에 마련된 각각의 상기 결정립 및 상기 수동소자을 캡슐화하는 몰딩 컴파운드;를 포함하여 구성된다.
게다가 본 발명에 따른 목적 및 그 기술적 문제점을 해결하는 조치는 하술하는 기술적 조치에 의해 구현될 수 있다.
본 발명에 따른 시스템 인 패키지에 있어서, 각각의 상기 결정립은 복수의 제1금속선을 통해 상기 구리 브라켓에 구비된 각각의 상기 정보연계핀과 전기적으로 연결된다.
본 발명에 따른 시스템 인 패키지에 있어서, 상기 수동소자는 복수의 제2금속선을 통해 각각의 상기 결정립과 전기적으로 연결된다.
본 발명에 따른 시스템 인 패키지에 있어서, 각각의 상기 결정립은 복수의 제3금선속을 통해 상기 구리 브라켓에 구비된 상기 접기핀과 전기적으로 연결된다.
본 발명에 따른 시스템 인 패키지에 있어서, 상기 수동소자는 적어도 하나의 제4금속선을 통해 상기 구리 브라켓에 구비된 상기 접지핀과 전기적으로 연결된다.
본 발명에 따른 시스템 인 패키지에 있어서, 상기 수동소자는 적어도 하나의 제5금속선을 통해 상기 구리 브라켓에 구비된 각각의 상기 정보연계핀과 전기적으로 연결된다.
본 발명에 따른 시스템 인 패키지에 있어서, 상기 실리콘칭과 각각의 상기 결정립 사이에는 알루미늄층이 마련되어 있다.
본 발명에 따른 시스템 인 패키지에 있어서, 상기 알루미늄층은 적어도 하나의 제6금속선을 통해 상기 구리 브라켓에 구비된 상기 접지핀과 전기적으로 연결된다.
종래 기술과 비교하였을 때, 본 발명은, (1) 와이어 본딩을 이용하여 인쇄회로기판을 대체함으로써 전체적인 원가를 대폭 줄이는 효과;와 (2) 인쇄회로기판 제거로 패키징 후의 두께를 줄이는 효과; 및 (3) 알루미늄층 구조를 제공함으로써 접지 효과를 높이고 열전도 효율을 향상시키는 효과;가 있다.
도 1a는 본 발명의 제1실시 형태에 따른 패키지를 도시한 사시도이다.
도 1b는 본 발명의 제2실시 형태에 따른 패키지을 도시한 사시도이다.
도 1c는 본 발명의 제3실시 형태에 따른 패키지을 도시한 사시도이다.
도 2a는 본 발명의 제4실시 형태에 따른 패키지을 도시한 사시도이다.
도 2b는 본 발명의 제5실시 형태에 따른 패키지을 도시한 사시도이다.
도 3a는 본 발명의 제1실시 형태에 따른 전기적 연결을 도시한 사시도이다.
도 3b는 본 발명의 제2실시 형태에 따른 전기적 연결을 도시한 사시도이다.
도 3c는 본 발명의 제3실시 형태에 따른 전기적 연결을 도시한 사시도이다.
도 4a는 본 발명의 제4실시 형태에 따른 전기적 연결을 도시한 사시도이다.
도 4b는 본 발명의 제5실시 형태에 따른 전기적 연결을 도시한 사시도이다.
이하, 본 발명에 따른 목적, 그 구성 및 기능상의 특성을 더욱 명확히 하고자 첨부된 도면 및 실시 예로 본 발명을 보다 상세하게 설명하면 다음과 같다.
도 1a 및 도 3a은 본 발명에 따른 시스템 인 패키지의 제1실시 형태로, 먼저 도 1a를 참조하면, 본 발명에 따른 시스템 인 패키지는, 복수의 정보연계핀(11) 및 적어도 하나의 접지핀(12)을 구비하는 구리 브라켓(10);과 상기 구리 브라켓(10)의 상단 표면(13)에 형성되는 실리콘층(60);과 상기 실리콘층(60)상에 마련되어 상기 구리 브라켓(10)에 구비된 각각의 상기 정보연계핀(11)과 전기적으로 연결되고 상기 구리 브라켓(10)에 구비된 상기 접지핀(12)에 전기적으로 연결되는 복수의 결정립(20 및 20’);과 상기 실리콘층(60)상에 마련되어 각각의 상기 결정립(20 및 20’)과 전기적으로 연결되는 수동소자(40); 및 상기 구리 브라켓(10)의 상기 상단 표면(13)에 마련된 각각의 상기 결정립(20 및 20’) 및 상기 수동소자(40)를 캡슐화하는 몰딩 컴파운드(50);를 포함하여 구성된다. 여기서, 각각의 상기 결정립(20 및 20’)은 복수의 제3금속선(32)을 통해 상기 구리 브라켓(10)의 상기 접지핀(12)과 전기적으로 연결된다.
여기서, 상기 실리콘층(60)상의 복수 결정립(20 및 20’)은 복수의 제1금속선(30)을 통해 상기 구리 브라켓(10)의 각각의 상기 정보연계핀(11)과 전기적으로 연결되는 한편, 상기 수동소자(40)는 복수의 제2금속선(31)을 통해 각각의 상기 결정립(20 및 20’)과 전기적으로 연결된다.
구체적으로, 상기 구리 브라켓(10)은 리드 프레임을 말하며, 이는 다이(Die) 패키지 내부의 금속 구조로서 신호를 다이(Die)로부터 외부로 전달하는 각기 다른 부분으로 구성되며 구조를 통해 연결되어 모든 부품을 프레임 구조 내부에 고정시킴으로써 리드 프레임 전체가 쉽게 자동화 처리되도록 한다. 또한, 상기 정보연계핀(11)의 기능과 효과는 각각의 상기 결정립(20 및 20’)이 외부와 전기적으로 연결되도록 하며, 상기 접지핀(12)은 회로 설계 시의 지선으로 이루어지며, 지선은 전위의 참고 포인트로 광범위하게 사용되어 전체 회로를 위해 하나의 기준 전위를 제공하여 지선상의 전압을 0V로 구성함으로써 회로 전체의 전위를 통일시킨다.
이어서, 각각의 상기 결정립(20 및 20’)은 다이(Die)를 말하는데, 이는 반도체 소재로 제작되어 패키징되지 않은 작은 집적회로 본체로서 주로 웨이퍼 커팅에 의해 분리되어 생성된다. 여기서, 제1금속선(30), 제2금속선(31)과 제3금속선(32)은 실제로는 와이어 본딩(Wire bonding)된 금속 와이어로 이루어지며, 이는 직경 15-50 마이크로 미터의 금속 와이어를 이용하여 칩(Chip) 및 리드 프레임(Lead Frame)을 연결하는 기술로, 미세한 칩이 외부 표면의 회로와 소통할 수 있도록 하여 불필요한 면적을 추가할 필요가 없게 된다. 그리고 수동소자(40)는 영어로는 ‘Passive components’ 또는 ‘수동 부품’이라고도 불리는데, 이는 소모되지만 에너지가 생성되지 않는 전자소자나 증익이 생성될 수 없는 전자소자를 말한다. 그리고 상기 몰딩 컴파운드(50)는 반도체 패키징 소재로 이루어지는데, 일반적으로 고분자 수지를 전자소자 및 칩(Chip)을 위한 패키징 소재로 사용한다. 아울러, 상기 실리콘층(60)은 절연 구조로 구성된 레이어로 이루어지는데, 상기 실리콘층(60)은 실리콘(Silocon, Si)으로 구성되는 회청색의 광택을 띄고 있으며 단단하지만 쉽게 파손되는 결정체로 이루어지며 또한 4가의 금속과 유사한 반도체로 이루어지며, 상기 상단 표면(13)은 결정립(20 및 20’) 및 수동소자(40)의 실리콘층(60) 중 어느 하나를 탑재하는 면으로 이루어진다.
이어서, 다시 도 3a를 참조하면, 결정립(20)은 정보연계핀(11)과 접지핀(12) 및 수동소자(40)에 각각 전기적으로 연결되는 것을 알 수 있는데, 여기서, 상기 결정립(20)과 정보연계핀(11)은 제1금속선(30)을 통해 전기적으로 연결되어 외부 신호와 전원이 상기 결정립(20)과 전기적으로 도통될 수 있도록 하고 신호를 외부로 전송한다. 또한, 상기 결정립(20)과 접지핀(12)은 제3금속선(32)을 통해 전기적으로 연결되며, 접지핀(12)을 전위의 참고 포인트로 사용하여 전체 회로를 위해 하나의 기준 전위를 제공하고 접지핀(12)상의 전압을 0V로 구성함으로써 회로 전체의 전위를 통일시킨다. 또한, 상기 결정립(20)과 수동소자(40)는 제2금속선(31)을 통해 전기적으로 연결되는데, 이때 상기 수동소자(40)는 쿼츠 크리스탈 유닛(quartz crystal unit 또는 Xtal)ㆍ저항ㆍ커패시터ㆍ인덕터 등으로 구성되어 상기 결정립(20)의 작동을 보조할 수 있다. 실무적으로는, 메모리 소자 등과 함께 사용할 수 있다.
이어서, 다시 도 1b 및 도 3b를 참조하면, 이는 본 발명에 따른 시스템 인 패키지의 제2실시 형태로, 제2실시 형태와 제1실시 형태의 주요 차이점은 본 실시 형태에서는 제4금속선(33)을 더 포함하여 구성되는 것에 있다. 먼저 도 1b를 참조하면, 상기 수동소자(40)는 상기 제4금속선(33)을 통해 구리 브라켓(10)의 접지핀(12)과 전기적으로 연결된다.
구체적으로, 상기 수동소자(40)는 접지 저항기, 접지 캐퍼시터 등으로 이루어지는데, 이로 인해 상기 수동소자(40)와 접지핀(12) 간의 전기적 연결을 추가하는 것이 필요하며, 상기 제4금속선(33)은 실제로는 와이어 본딩(Wire bonding)된 금속 와이어로 이루어지는데, 이는 직경 15~50 마이크로 미터의 금속 와이어를 이용하여 칩(Chip) 및 리드 프레임(Lead Frame)을 연결하는 기술로, 미세한 칩이 외부 표면의 회로와 소통할 수 있도록 하여 불필요한 면적을 추가할 필요가 없게 된다.
실무적으로, 결정립(20)은 간접적으로 일부가 수동소자(40)을 통해 제4금속선(33)을 거쳐 구리 브라켓(10)의 접지핀(12)과 전기적으로 연결될 수 있고 또 상기 결정립(20)은 일부가 제1실시 형태와 같이 결정립(20)이 제3금속선(32)을 통해 상기 접지핀(12)과 전기적으로 연결될 수 있다.
이어서, 다시 도 1b를 참조하면, 구리 브라켓(10)은 복수의 정보연계핀(11) 및 적어도 하나의 접지핀(12)을 구비하며, 상기 구리 브라켓(10)의 상단 표면(13)에는 실리콘층(60)이 형성되 있고, 상기 실리콘층(60)상의 복수의 결정립(20 및 20’)이 복수의 제1금속선(30)을 통해 상기 구리 브라켓(10)의 각각의 상기 정보연계핀(11)과 전기적으로 연결되고 또 상기 실리콘층(60)상의 적어도 하나의 수동소자(40)가 복수의 제2금속선(31)을 통해 각각의 상기 결정립(20 및 20’)과 전기적으로 연결되며, 각각의 상기 결정립(20 및 20’)은 상기 구리 브라켓(10)의 상기 접지핀(12)에 전기적으로 연결되며, 몰딩 컴파운드(50)가 상기 구리 브라켓(10)의 상기 상단 표면(13)상의 각각의 상기 결정립(20 및 20’) 및 상기 수동소자(40)를 캡슐화하는 구성으로 이루어진다. 여기서, 각각의 상기 결정립(20 및 20’)은 복수의 제3금속선(32)을 통해 상기 구리 브라켓(10)의 상기 접지핀(12)과 전기적으로 연결되며, 상기 수동소자(40)는 제4금속선(33)을 통해 상기 구리 브라켓(10)의 상기 접지핀(12)과 전기적으로 연결된다.
이어서, 다시 도 3b를 참조하면, 결정립(20)은 정보연계핀(11)과 접지핀(12) 및 수동소자(40)에 각각 전기적으로 연결되는 것을 알 수 있는데, 여기서, 상기 결정립(20)과 정보연계핀(11)은 제1금속선(30)을 통해 전기적으로 연결되어 외부 신호와 전원이 상기 결정립(20)과 전기적으로 도통될 수 있도록 하고 신호를 외부로 송출한다. 또한, 상기 결정립(20)과 수동소자(40)는 제2금속선(31)을 통해 전기적으로 연결되는데, 이때 상기 수동소자(40)는 쿼츠 크리스탈 유닛(quartz crystal unit 또는 Xtal)ㆍ저항ㆍ커패시터ㆍ인덕터 등으로 구성되어 상기 결정립(20)의 작동을 보조할 수 있다. 또한, 상기 수동수자(40)와 접지핀(12)은 제4금속선(33)을 통해 전기적으로 연결되어 접지핀(12)을 전위의 참고 포인트로 사용하며 전체 회로를 위해 하나의 기준 전위를 제공하여 접지핀(12)상의 전압을 0V로 구성함으로써 회로 전체의 전위를 통일시킨다. 실무적으로는, 메모리 소자 등과 함께 사용할 수 있다.
이어서, 다시 도 1c 및 도 3c를 참조하면, 이는 본 발명에 따른 시스템 인 패키지의 제3실시 형태로, 제3실시 형태와 제1실시 형태의 주요 차이점은 본 실시 형태에서는 제5금속선(34)을 더 포함하여 구성되는 것에 있다. 먼저 도 1c를 참조하면, 상기 수동소자(40)는 상기 제5금속선(34)을 통해 구리 브라켓(10)의 각각의 상기 정보연계핀(11)과 전기적으로 연결된다.
구체적으로, 상기 수동소자(40)는 접지 저항기, 접지 캐퍼시터 등으로 이루어지는데, 이는 결정립(20)의 신호를 처리하여 제5금속선(34)의 전기전 연결을 통해 상기 정보연계핀(11)으로 전달하여 도통시키며, 상기 제5금속선(34)은 실제로는 와이어 본딩(Wire bonding)된 금속 와이어로 이루어지는데, 이는 직경 15~50 마이크로 미터의 금속 와이어를 이용하여 칩(Chip) 및 리드 프레임(Lead Frame)을 연결하는 기술로, 미세한 칩이 외부 표면의 회로와 소통할 수 있도록 하여 불필요한 면적을 추가할 필요가 없게 된다.
이어서, 다시 도 3c를 참조하면, 결정립(20)은 정보연계핀(11)과 접지핀(12) 및 수동소자(40)에 각각 전기적으로 연결되는 것을 알 수 있는데, 여기서, 상기 결정립(20)과 수동소자(40)는 제2금속선(31) 또는 제1금속선(30)을 통해 전기적으로 연결되며, 이때 상기 수동소자(40)는 쿼츠 크리스탈 유닛(quartz crystal unit 또는 Xtal)ㆍ저항ㆍ커패시터ㆍ인덕터 등으로 구성되어 상기 결정립(20)의 작동을 보조할 수 있다. 또한, 상기 결정립(20)과 접지핀(12)은 제3금속선(32)을 통해 전기적으로 연결되어 접지핀(12)을 전위의 참고 포인트로 사용하며 전체 회로를 위해 하나의 기준 전위를 제공하여 접지핀(12)상의 전압을 0V로 구성함으로써 회로 전체의 전위를 통일시킨다. 아울러, 상기 수동소자(40)와 정보연계핀(11)은 제5금속선(34)을 통해 전기적으로 연결되며, 이에 따라 간접적으로 외부 신호와 전원이 상기 결정립(20)과 전기적으로 도통될 수 있도록 하고 신호를 외부로 전송한다. 실무적으로는, 메모리 소자 등과 함께 사용할 수 있다.
이어서, 도 2a 및 도 4a를 참조하면, 이는 본 발명에 따른 시스템 인 패키지의 제4실시 형태로, 제4실시 형태와 제3실시 형태의 주요 차이점은 본 실시 예에서는 알루미늄층(61)을 더 포함하여 구성되는 것에 있다. 먼저 도 2a를 참조하면, 상기 실리콘층(60)과 상기 결정립(20) 사이에는 알루미늄층(61)이 설치되어 있으며, 상기 알루미늄층(61)은 제6금속선(35)을 통해 상기 구리 브라켓(10)의 상기 접지핀(12)과 전기적으로 연결된다.
구체적으로, 상기 알루미늄층(61)은 금속 도전층으로 이루어지는데, 그 기능과 효과는 집중적인 접지 연결을 위한 인터페이스를 제공하는 것에 있으며, 상기 제6금속선(35)은 실제로는 와이어 본딩(Wire bonding)된 금속 와이어로 이루어지는데, 이는 직경 15~50 마이크로 미터의 금속 와이어를 이용하여 칩(Chip) 및 리드 프레임(Lead Frame)을 연결하는 기술로, 미세한 칩이 외부 표면의 회로와 소통할 수 있도록 하여 불필요한 면적을 추가할 필요가 없게 된다.
이어서, 다시 도 4a를 참조하면, 결정립(20)은 정보연계핀(11)과 접지핀(12), 수동소자(40) 및 알루미늄층(61)에 각각 전기적으로 연결되는 것을 알 수 있는데, 여기서, 상기 결정립(20)과 수동소자(40)는 제2금속선(31) 또는 제1금속선(30)을 통해 전기적으로 연결되며, 이때 상기 수동소자(40)는 쿼츠 크리스탈 유닛(quartz crystal unit 또는 Xtal)ㆍ저항ㆍ커패시터ㆍ인덕터 등으로 구성되어 상기 결정립(20)의 작동을 보조할 수 있다. 또한, 상기 결정립(20)과 알루미늄층(61)은 제3금속선(32)을 통해 전기적으로 연결되어 알루미늄층(61)에 의해 집중적인 접지 연결이 이루어진다. 또한, 상기 결정립(20)과 접지핀(12)은 제6금속선(35)을 통해 전기적으로 연결되어 접지핀(12)을 전위의 참고 포인트로 사용하며 전체 회로를 위해 하나의 기준 전위를 제공하여 접지핀(12)상의 전압을 0V로 구성함으로써 회로 전체의 전위를 통일시킨다. 아울러, 상기 수동소자(40)와 정보연계핀(11)은 제5금속선(34)을 통해 전기적으로 연결되며, 이에 따라 간접적으로 외부 신호와 전원이 상기 결정립(20)과 전기적으로 도통될 수 있도록 하고 신호를 외부로 전송한다. 실무적으로는, 메모리 소자 등과 함께 사용할 수 있다.
이어서, 도 2b 및 도 4b를 참조하면, 이는 본 발명에 따른 시스템 인 패키지의 제5실시 형태로, 제5실시 형태와 제2실시 형태의 주요 차이점은 본 실시 에에서는 알루미늄층(61)을 더 포함하여 구성되는 것에 있다. 먼저 도 2b를 참조하면, 상기 실리콘층(60)과 상기 결정립(20) 사이에는 알루미늄층(61)이 설치되어 있으며, 상기 알루미늄층(61)은 제6금속선(35)을 통해 상기 구리 브라켓(10)의 상기 접지핀(12)과 전기적으로 연결된다.
이어서, 다시 도 4b를 참조하면, 결정립(20)은 정보연계핀(11)과 접지핀(12), 수동소자(40) 및 알루미늄층(61)에 각각 전기적으로 연결되는 것을 알 수 있는데, 여기서, 상기 결정립(20)과 정보연계핀(11)은 제1금속선(30)을 통해 전기적으로 연결되어 외부 신호와 전원이 상기 결정립(20)과 전기적으로 도통될 수 있도록 하고 신호를 외부로 송출한다. 또한, 상기 결정립(20)과 수동소자(40)는 제2금속선(31)을 통해 전기적으로 연결되는데, 이때 상기 수동소자(40)는 쿼츠 크리스탈 유닛(quartz crystal unit 또는 Xtal)ㆍ저항ㆍ커패시터ㆍ인덕터 등으로 구성되어 상기 결정립(20)의 작동을 보조할 수 있다. 또한, 상기 수동소자(40)와 알루미늄층(61)은 제4금속선(33)을 통해 전기적으로 연결되어 알루미늄층(61)에 의해 집중적인 접지 연결이 이루어진다. 또한, 상기 알루미늄층(61)과 접지핀(12)은 제6금속선(35)을 통해 전기적으로 연결되어 접지핀(12)을 전위의 참고 포인트로 사용하며 전체 회로를 위해 하나의 기준 전위를 제공하여 접지핀(12)상의 전압을 0V로 구성함으로써 회로 전체의 전위를 통일시킨다. 실무적으로는, 메모리 소자 등과 함께 사용할 수 있다.
본 발명의 기능과 효과는 일반적인 반도체 패키지 구조와는 달리 반도체 패키지 분야에서 최초로 착안된 것으로, 발명특허의 요건에 부합한 바 법에 따라 특허출원을 신청한다.
이상에서는 본 발명의 바람직한 일 실시 형태를 중심으로 상세하게 설명하였으나, 당업자의 수준에서 다양한 병경이나 변형을 가할 수 있다. 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 하술하는 청구범위에 의해 판단되어야 할 것이다.
10: 구리 브라켓
11: 정보연계핀
12: 접지핀
13: 상단 표면
20: 결정립
20’: 결정립
30: 제1금속선
31: 제2금속선
32: 제3금속선
33: 제4금속선
34: 제5금속선
35: 제6금속선
40: 수동소자
50: 몰딩 컴파운드
60: 실리콘층
61: 알루미늄층

Claims (8)

  1. 패키지 구조에 인쇄회로기판을 구비하지 않는 것으로서,
    복수의 정보연계핀 및 적어도 하나의 접지핀을 구비하는 구리 브라켓;
    상기 구리 브라켓의 상단 표면에 형성되는 실리콘층;
    상기 실리콘층상에 마련되어 상기 구리 브라켓의 각각의 상기 정보연계핀과 전기적으로 연결됨과 아울러 상기 구리 브라켓의 상기 접지핀에 전기적으로 연결되는 복수의 결정립;
    상기 실리콘층상에 마련되어 각각의 상기 결정립과 전기적으로 연결되는 수동소자로서, 상기 수동소자 (40)는 제5 금속선 (34)을 통해 상기 구리 브라켓의 상기 정보연계핀과 전기적으로 연결되는 상기 수동소자;
    상기 실리콘층과 상기 결정립 사이에 설치되고, 제6금속선 (35)을 통해 상기 구리 브라켓의 상기 접지핀과 전기적으로 연결되는 알루미늄층 (61); 및
    상기 구리 브라켓의 상기 상단 표면상의 각각의 상기 결정립 및 상기 수동소자를 캡슐화하는 몰딩 컴파운드;를 포함하여 구성되는 것을 특징으로 하는 시스템 인 패키지.
  2. 제1항에 있어서,
    각각의 상기 결정립은 복수의 제1금속선을 통해 상기 구리 브라켓의 상기 정보연계핀과 전기적으로 연결되는 것을 특징으로 하는 시스템 인 패키지.
  3. 제1항에 있어서,
    상기 수동소자는 복수의 제2금속선을 통해 각각의 상기 결정립과 전기적으로 연결되는 것을 특징으로 하는 시스템 인 패키지.
  4. 제1항에 있어서,
    각각의 상기 결정립은 복수의 제3금속선을 통해 상기 구리 브라켓의 상기 접지핀과 전기적으로 연결되는 것을 특징으로 하는 시스템 인 패키지.
  5. 제1항에 있어서,
    상기 수동소자는 적어도 하나의 제4금속선을 통해 상기 구리 브라켓의 상기 접지핀과 전기적으로 연결되는 것을 특징으로 하는 시스템 인 패키지.
  6. 삭제
  7. 삭제
  8. 삭제
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