JP3558595B2 - 半導体チップ，半導体チップ群及びマルチチップモジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パッド電極を有する基板となるチップ上に各種チップを搭載してなるチップオンチップ型のマルチチップモジュール、それに用いる基板チップ及び搭載されるチップ群の構成に関する。
【０００２】
【従来の技術】
近年、複数の機能を１つのチップ内に組み込んでなる１チップシステムＬＳＩという概念が提起されており、１チップシステムＬＳＩの設計手法としても各種の提案がなされている。特に、１チップシステムＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、ロジック，アナログ回路等の多種多様な機能を１つの半導体チップ内に集積することにより、高性能かつ多機能なデバイスが実現できることである。ところが、上記システムＬＳＩの実現、つまり、複数の機能を組み込んだデバイスの製造においては、以下のような問題に直面している。
【０００３】
第１の問題は、システムＬＳＩの大規模化を進めるためには、より大きな開発パワーを必要とし、また、チップ面積の増大にともない製造歩留まりの低下を招くため、デバイスの製造コストが増大することである。
【０００４】
第２の問題は、ＤＲＡＭやＦＬＡＳＨ等の異種デバイスを混載するためのプロセスはピュアＣＭＯＳプロセスとの整合が難しく、ある機能を実現するためのデバイスのプロセスを開発するに際し、ピュアＣＭＯＳプロセスと同時期に立ち上げることが、非常に困難なことである。従って、異種デバイスを混載するためのプロセスは、最先端のピュアＣＭＯＳプロセスの開発より１〜２年遅れてしまうため、市場のニーズにタイムリーな生産供給ができない。
【０００５】
上記問題に対し、特開昭５８−９２２３０号公報に開示されているように、複数チップのモジュール化による，チップオンチップ型のシステムＬＳＩが提案されている。チップオンチップ型のマルチチップモジュール化技術とは、基板となるチップ（親チップ）の上面に設けられたパッド電極と、搭載されるチップ（子チップ）の上面に設けられたパッド電極とをバンプにより接続し、両チップを貼り合わせることにより、チップ間の電気的接続を行い、複数のチップをモジュール化する技術である。チップオンチップ型のマルチチップモジュール化技術は、１チップシステムＬＳＩと比較して、複数の機能が複数のチップに分散して組み込まれるため、各チップの小規模化が可能となり、各チップの歩留まり向上が可能となる。さらに、プロセス世代の異なる異種デバイス同士でも簡単にモジュール化できるため、多機能化も容易となる。また、チップオンチップ型のマルチチップモジュール化技術を利用したシステムＬＳＩは、他のマルチモジュール化技術と比較し、親子チップ間のインターフェースに要する配線長が極めて短いため、高速なインターフェースが可能であり、従来の１チップシステムＬＳＩにおけるブロック間インターフェースと同等の性能を実現することが可能である。
【０００６】
【発明が解決しようとする課題】
上述のように、チップオンチップ型のマルチチップモジュール化技術は、従来の１チップシステムＬＳＩにとってかわる重要な技術であるが、以下のような課題がある。
【０００７】
第１の課題は、チップ同士を接続する際の実装コストが高くつくことである。一般に、チップ同士を接続する際には、各チップのパッド電極にバンプ形成を行った後、親チップ上に子チップを貼り合わせて両者を互いに接続する。ところが、各チップのパッド電極の形状や配置が子チップ間で異なる場合は、バンプ形成のためのフォトマスクをチップ毎に作成し、子チップ毎に実装フローを変更しなければならない。そのため、実装コストの増大を招く。
【０００８】
第２の課題は、モジュール化の際のチップ間の接続強度が確実でないことである。チップ間の接続を行う場合、もし、パッド電極の数が少なかったり、パッド電極が一つの辺の近傍に多く偏って存在する場合には、チップ間接続強度が極端に弱くなってしまう。
【０００９】
第３の課題は、親チップから子チップへの電源供給が不十分となることである。一般に、ＬＳＩの素子の微細化のシュリンク則に従うと、デバイスの高さも低減することになるが、そうすると配線の断面積が小さくなり、配線のシート抵抗値が増大する。従って、親チップを最先端の微細化プロセスで製造した場合、電源配線をより太く設計する必要性が生じ、素子の微細化による不利益が生じる。
【００１０】
第４の課題は、子チップ間の信号の配線遅延が大きくなることである。親チップ上に複数の子チップを貼り合わせるマルチチップモジュール構成では、子チップ間の信号伝達を親チップ上の配線で行うため、親チップ側の信号配線のインピーダンス性能が、子チップ間のインターフェース性能に大きな影響を及ぼす。従って、上で述べた微細化にともなう、配線シート抵抗値の増大や配線間容量の増大は、子チップ間の信号伝達速度を劣化させる。
【００１１】
第５の課題は、親チップと子チップのチップ面積関係による、設計の自由度が確保しがたいことである。一般に、マルチチップモジュール外との信号の入出力は親チップを通して行うため、複数の子チップを貼り合わせるとき、親チップは、複数の子チップを貼り合わせるために必要なチップ面積と、かつ外部への入出力を行うＩ／Ｏを配置するために必要なチップ面積を必要とする。親チップと子チップとの面積関係がチップオンチップ型のマルチチップモジュール化設計の自由度を妨げていた。
【００１２】
本発明の目的は、低コストかつ高性能、さらには設計自由度の高い、チップオンチップ型のマルチチップモジュール，基板となるチップおよび搭載されるチップ群を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体チップ群は、複数のパッド電極を有する大チップ上に実装される複数の小チップからなる半導体チップ群であって、上記半導体チップ群は、各々１つの面上にアレイ状に配置された複数のパッド電極を備え、上記各半導体チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が各半導体チップ間で互いに共通化され、かつ、上記大チップ上の上記複数のパッド電極とピッチが同じであり、上記各半導体チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該半導体チップの内部回路に電気的に接続されており、上記各半導体チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該半導体チップの内部回路に電気的に接続されていない。
【００１４】
これにより、小チップである半導体チップ群の各複数のパッド電極の大きさ、形状および材質が半導体チップ間で全て共通化されているので、モジュール化のための実装時のバンプ形成のフォトマスクを共通化できるなど、各種小チップを大チップ上に実装する際の実装工程の共通化が容易に行えるようになり、低コストのマルチチップモジュールを構成するのに適した搭載用の半導体チップが得られる。さらに、上記各半導体チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該半導体チップの内部回路に電気的に接続されており、上記各半導体チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該半導体チップの内部回路に電気的に接続されていないことにより、接続強度の強いマルチチップモジュールを提供することができるようになる。また、電気的接続を必要としないパッド電極に関しては、小チップ内で内部回路とは絶縁されているため、電気的誤動作は生じない。
【００１７】
上記半導体チップ群が、チップコンデンサ、チップ抵抗及びチップインダクタのうちいずれか１つを含んでいる場合、これらの部品のパッド電極も上記アレイ状のパッド電極の形状やピッチと共通化されていれば、基板となる大チップ上の任意の位置に配置することが可能になり、部品の選択と大チップ設計との自由度を高めることができる。
【００１８】
本発明の半導体チップは、複数のパッド電極を有する複数の小チップを実装するための大チップとなる半導体チップであって、上記半導体チップは、当該半導体チップの１つの面上にアレイ状に配置された複数のパッド電極を備え、上記複数のパッド電極は、大きさ、形状、ピッチ及び材質が互いに共通化され、かつ、上記小チップ上の上記複数のパッド電極とピッチが同じであり、上記半導体チップは、半導体素子を含まない配線専用の基板であり、半導体基板上に各々絶縁層を挟んで設けられたグランド層、電源層、及び少なくとも１層の信号伝達用の多層配線層を有し、上記半導体チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該半導体チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれかに電気的に接続されており、上記半導体チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該半導体チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれにも電気的に接続されていない。
【００１９】
これにより、大チップである半導体チップのパッド電極の大きさ，形状および材質が互いに共通化され、かつ、ピッチが小チップ上のパッド電極のピッチと同じなので、各種小チップを大チップ上に実装する際の実装工程の共通化が容易に行えるようになり、低コストのマルチチップモジュールを構成するのに適した大チップが得られる。また、大チップが半導体により構成されているので、基板となる半導体チップの熱膨張係数を搭載される小チップとの熱膨張係数と等しくでき、この半導体チップを基板とすることにより、信頼性の高いマルチチップモジュールを提供することができる。しかも、半導体チップが、半導体素子を含まない配線専用の基板であることにより、小チップを搭載する基板となる半導体チップの製造プロセスが簡素化でき、製造コストの低減と早期開発とが可能となる。さらに、配線専用とすることにより、微細化にともなう，電源インピーダンスの劣化，配線遅延の増大等の不利益を回避することができる。また、基板となる半導体チップがトランジスタ等の半導体素子を持たないため、ほぼ１００％の歩留まりを期待することができ、場合によっては基板チップの出荷テストの簡略化が可能であり、さらにコスト低減が可能となる。また、基板となる半導体チップに半導体素子が存在しないので、半導体チップをモジュール化に必要な面積だけを確保しうるように設計することができるため、搭載される小チップの選択と設計との自由度が格段に上昇する。また、半導体チップが配線専用の基板であるため、微細なパターンを必要とせず、既存の世代の古い半導体プロセスの再利用が可能であり、より安価な基板チップを提供できる。
【００２０】
上記グランド層は、上記半導体基板のほぼ全面に亘ってプレーン状に設けられていることにより、インピーダンスの低いグランド層と電源層が得られ、各種チップのマルチチップモジュール化をより容易化できる。また、グランドプレーン用のパターニングコストをなくすことができるため、より基板チップである配線基板の低コスト化が可能となる。
【００２１】
本発明のマルチチップモジュールは、大チップ上に複数の小チップを実装してなるマルチチップモジュールであって、上記大チップ及び複数個の小チップは、各々チップの１つの面上にアレイ状に配置された複数のパッド電極を備え、上記大チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が互いに共通化されており、上記各小チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が小チップ間で互いに共通化され、かつ、上記大チップ上の上記複数のパッド電極とピッチが同じであり、上記大チップは、半導体素子を含まない配線専用の基板であり、半導体基板上に各々絶縁層を挟んで設けられたグランド層、電源層、及び少なくとも１層の信号伝達用の多層配線層を有し、上記大チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該大チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれかに電気的に接続されており、上記大チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該大チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれにも電気的に接続されていない。
【００２２】
これにより、すでに説明したように、各種マルチチップモジュール間において、各種小チップを大チップ上に実装してモジュール化する際の実装工程の共通化が容易に行えるようになり、低コストのマルチチップモジュールを提供することができる。
【００２３】
本発明のマルチチップモジュールは、大チップ上に複数の小チップを実装してなるマルチチップモジュールであって、上記大チップ及び複数個の小チップは、各々チップの１つの面上にアレイ状に配置された複数のパッド電極を備え、上記大チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が互いに共通化されており、上記各小チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が小チップ間で互いに共通化され、かつ、上記大チップ上の上記複数のパッド電極とピッチが同じであり、上記各小チップ上の複数のパッド電極のうちの一部のパッド電極は、上記小チップの内部回路に電気的に接続されており、上記各小チップ上の複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、上記小チップの内部回路に電気的に接続されていない。このことにより、接続の信頼性の高いマルチチップモジュールが得られる。
【００２５】
上記大チップは、半導体素子を含まない配線専用の基板であることが好ましい。
【００２６】
上記大チップは、半導体基板上に各々絶縁層を挟んで設けられたグランド層，電源層，少なくとも１層の信号伝達用の多層配線層，及び上記複数のパッド電極を配置してなるパッド電極層を有し、上記グランド層は、上記半導体基板のほぼ全面に亘ってプレーン状に設けられていることが好ましい。
【００２７】
上記複数の小チップが、チップコンデンサ、チップ抵抗及びチップインダクタのうちいずれか１つを含んでいてもよい。
【００２８】
【発明の実施の形態】
−本発明の前提となる基本的な構造−
本発明のチップオンチップ型マルチチップモジュールの最も好ましい形態は、基板チップとして、配線形成のために専用化されたシリコン配線基板（Ｓｕｐｅｒ−Ｓｕｂ ）を用い、このシリコン配線基板上に各種機能を有する複数のチップ（被搭載チップ）を搭載する構成である。ここで、被搭載チップは、各チップの機能毎に、設計上ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ ）として扱うことができるため、ベアチップＩＰと呼ぶことができ、これらを上記Ｓｕｐｅｒ−Ｓｕｂ上に貼り合わせたものと考えることができる。また、シリコン配線基板は、トランジスタ等の半導体素子を有しておらず、配線及びパッド電極を有している。つまり、半導体デバイス全体は、“ＩＰ Ｏｎ Ｓｕｐｅｒ−Ｓｕｂ”であるので、本明細書の実施形態においては、シリコン配線基板と各種ベアチップＩＰ群とを備えたマルチチップモジュール全体を“ＩＰＯＳデバイス”と記載する。
【００２９】
−構造に関する実施形態−
図１（ａ），（ｂ），（ｃ）は、それぞれ順に、本発明の実施形態におけるベアチップＩＰを搭載して形成されるＩＰＯＳデバイスの平面図，シリコン配線基板上に搭載される各種ベアチップＩＰの平面図，及びシリコン配線基板の平面図である。
【００３０】
図１（ａ）に示すように、本実施形態のＩＰＯＳデバイスは、複数個のベアチップＩＰ１〜６をシリコン配線基板１００上に接続し、ベアチップＩＰ１〜６間の電気的接続を行うことによりモジュール化されており、マルチチップモジュールとなっている。同図に示すように、シリコン配線基板１００上には、各種ベアチップＩＰ１〜６を搭載するための複数の領域が設けられており、各領域には、例えば図１（ｂ）に示すようなＬｏｇｉｃ −ＩＰ，ＣＰＵ−ＩＰ，Ａｎａｌｏｇ−ＩＰ，Ｆｌａｓｈ メモリ−ＩＰ，ＳＲＡＭ−ＩＰ，ＤＲＡＭ−ＩＰなどの各種ベアチップＩＰ１〜６の搭載が可能となっている。すなわち、シリコン配線基板１００のパッド電極２６と、ベアチップＩＰ１〜６のパッド電極５１とを互いに接続することにより、ＩＰＯＳデバイスが構成されている。
【００３１】
図２は、図１（ａ）に示すＩＰＯＳデバイスの一部における断面図である。図２には、シリコン配線基板１００上にベアチップＩＰ１，２が搭載されている部分が示されている。
【００３２】
同図に示すように、シリコン配線基板１００は、ｐ型のシリコン基板１０と、シリコン基板１０の上に設けられた多層配線層２０とを備えている。多層配線層２０は、シリコン基板１０上に設けられた第１絶縁膜３１と、第１絶縁膜３１の上に設けられたグランドプレーン層２１と、グランドプレーン層２１の上に設けられた第２絶縁膜３２と、第２絶縁膜３２の上に設けられた電源プレーン層２２と、電源プレーン層２２の上に設けられた第３絶縁膜３３と、第３絶縁膜３３の上に設けられた第１配線層２３と、第１配線層２３の上に設けられた第４絶縁膜３４と、第４絶縁膜３４の上に設けられた第２配線層２４と、第２配線層２４の上に設けられた第５絶縁膜３５と、第５絶縁膜３５の上に設けられ多数のパッド電極２６をアレイ状に配置してなるパッド電極層２５とを備えている。そして、シリコン配線基板１００には、トランジスタ等の半導体素子が形成されていない。ただし、各配線層２１〜２４と、パッド電極２６と、配線−パッド電極間を接続するコンタクトとが形成されている。そして、シリコン配線基板１００のパッド電極層２５中のパッド電極２６と、各ベアチップＩＰのパッド電極５１とがバンプなどを介して互いに接合され、各ベアチップＩＰ中のトランジスタなどの半導体素子が、多層配線層２０を通して互いに電気的に接続されている。
【００３３】
本実施形態によると、図１（ｂ）に示すように、ベアチップＩＰ１〜６において、パッド電極５１は、大きさや形状（例えば正方形）および材質（例えばアルミ電極）は全て共通化されている。そのため、各種ベアチップＩＰをシリコン配線基板１００に搭載してモジュール化する際の実装工程の共通化が容易に行えるようになり、ＩＰＯＳデバイスを構成する際のトータルコストの低減が可能となる。パッド電極の大きさ，形状や材質がベアチップＩＰ毎に異なる場合は、各ベアチップＩＰ毎に、パッド電極上へのバンプの形成方法やチップ・基板間の接続時の圧力等を、各ベアチップＩＰ毎に調整する必要性が生じ、モジュール化のための実装コストの上昇を招く。
【００３４】
さらに、本実施形態においては、パッド電極５１が各ベアチップＩＰ１〜６のほぼ全面にアレイ状に設けられているので、ベアチップＩＰ−シリコン配線基板間の接続をベアチップＩＰの全面に亘って行うことができる。よって、チップ・基板間における接続強度が強く信頼性の高いマルチチップモジュールを提供することができる。
【００３５】
また、図１（ｂ）に示すように、すべてのベアチップＩＰ１〜６において、パッド電極５１間のピッチは共通化されていることが望ましい。パッド電極５１間のピッチが共通化されていることにより、モジュール化のための実装時におけるバンプ形成用フォトマスクを共通に使用することができ、さらなる実装時の低コスト化が可能となる。本実施形態におけるパッド電極５１間のピッチは３０μｍ〜８０μｍ程度であるが、例えばピッチが５０μｍの場合、１ｍｍ２ あたり４００本のパッド電極５１を形成することができ、実用的には十分なパッド電極数を確保することができる。
【００３６】
次に、ベアチップＩＰ間のパッド電極５１間のピッチが共通化されている場合、基板チップであるシリコン配線基板１００の製造上、以下のようなメリットが生じる。すなわち、シリコン配線基板１００のほぼ全面にパッド電極２６を、アレイ状に予め決められたピッチで配置しておくことが可能となる。これにより、複数個のマルチチップモジュールを製造するとき、シリコン配線基板１００のパッド電極５１を形成する際の電極膜のパターニング工程を共通化できるため、シリコン配線基板１００の製造コストの低減を図ることができる。
【００３７】
さらに、図１（ｃ）に示すように、シリコン配線基板１００にパッド電極２６を規則正しくアレイ状に配置しておくことにより、ベアチップＩＰとの接続箇所が座標によって指定することが可能になるので、ＩＰＯＳデバイスの設計の容易化を図ることができる。
【００３８】
また、シリコン配線基板となっている半導体チップは配線専用に用いられるので、利用する複数個のベアチップＩＰのサイズに応じてできるだけ小さな面積で済むように設計することができる。また、シリコン配線基板内にトランジスタ回路が設けられている場合には、ベアチップＩＰの選択に制約が生じるが、配線専用のチップを用いることにより、かかる制約のないベアチップＩＰの選択と、より自由度の高い設計とが可能となる。
【００３９】
なお、図２に示すシリコン基板１０に代えて、ガラス基板や金属基板や他の種類の半導体基板などを用いることも可能である。しかし、シリコン基板は、既存の古い半導体プロセスをそのまま適用することができる、シリコン基板で形成されるベアチップＩＰと熱膨張率が等しく変形の小さい信頼性の高いマルチチップモジュールが得られる、などの点で有利である。
【００４０】
ここで、図２に示すグランドプレーン層２１と電源プレーン層２２とは、厚みが数μｍのＡｌ（アルミニウム）合金膜により構成されている。ただし、グランドプレーン層２１や電源プレーン層２２は、Ｃｕ（銅）膜，Ｗ（タングステン）膜，Ｔｉ（チタン）膜などによって構成されていてもよい。特に、Ａｌ合金膜の厚みを１０μｍ程度とすれば、グランドプレーン層２１と電源プレーン層２２のインピーダンスを約５ｍΩ程度に低減することができる。これにより、電源ノイズの発生をより小さくできるため、各種ベアチップＩＰの搭載を容易化する。そして、グランドプレーン層２１と電源プレーン層２２との間に介在する第２絶縁膜３２は、膜厚が薄く、かつ比誘電率の高い材料で構成するのが望ましい。これにより、グランドプレーン層２１と電源プレーン層２２との間の容量が大きくなり、さらに電源ノイズの発生を効果的に抑制することができる。
【００４１】
また、図２には、グランドプレーン層２１及び電源プレーン層２２とは別に、第１配線層２３，第２配線層２４という２つの配線層が設けられている構造が示されているが、より多層の配線層が設けられていてもよいし、１つの配線層のみが設けられていてもよい。図２においては、第１配線層２３，第２配線層２４は連続している膜として表されているが、実際には、各配線層２３，２４には、ほぼ線状にパターニングされた配線が形成されている。各配線層２３，２４に設けられる配線は、５０μｍピッチ程度で配置されたパッド電極間の配線と、マルチチップモジュール外へのＩ／Ｏ用配線とであるので、各配線層２３，２４の寸法の制約は緩やかであり、数μｍ〜数１０μｍピッチの配線ルールでパターニングすればよい。この緩やかなパターニングルールは、古い世代の半導体プロセスを再利用できるだけでなく、配線インピーダンスが低く、かつ歩留まりのよいシリコン配線基板が提供でできることを意味する。
【００４２】
一方、図２に示す第１配線層２３とグランド層２２との間の絶縁層３３、第１の配線層と第２の配線層との間の絶縁層３４、第２配線層２４とパッド電極層２５との間の絶縁層３５は、比誘電率の小さい，かつ，比較的膜厚の大きい絶縁膜により構成されていることが望ましい。これにより、配線間の寄生容量を小さくすることができ、ベアチップＩＰ間のインターフェースをより高速化することができる。
【００４３】
なお、図２には示されていないが、後に説明するように、各絶縁膜３３，３４，３５を貫通して、各配線層２３，２４同士を、又は配線層２３，２４とパッド電極層２５とを互いに電気的に接続するコンタクトが設けられている。
【００４４】
−接合方法に関する実施形態−
図３は、シリコン配線基板のパッド電極とベアチップＩＰのパッド電極との接合部の構造の例を示す断面図である。ここでは、１つのベアチップＩＰ１とシリコン配線基板１００との間の接続状態のみを示している。同図に示すように、シリコン配線基板１００のパッド電極２６と、ベアチップＩＰ１の主面上に設けられたパッド電極５１とが、バンプ５２によって互いに接合されている。また、ベアチップＩＰ１は、トランジスタ等の半導体素子（図示せず）が設けられた半導体基板５０と、半導体基板５０の上に設けられた第１，第２配線層５３，５４とを備え、半導体素子と各配線層５３，５４とによって内部回路が構成されている。同図に示されるように、シリコン配線基板１００とチップＩＰ１との間において、パッド電極同士、パッド電極−配線、パッド電極−内部回路などの接続形態には種々のパターンがある。
【００４５】
シリコン配線基板１００において、パッド電極２６ａと、第２配線層２４中の配線とがプラグ（コンタクト）２７ａによって互いに接続されている。一方、ベアチップＩＰ１において、シリコン配線基板１００のパッド電極２６ａにバンプ５２ａを介して接続されているパッド電極５１ａは、ベアチップＩＰ１の内部回路には接続されていない。つまり、ベアチップＩＰ１内には、パッド電極５１ａにつながるプラグは形成されていない。
【００４６】
シリコン配線基板１００において、図３に示す断面とは別の断面でパッド電極２６ｂがクランドプレーン層２１に接続されている。一方、ベアチップＩＰ１において、パッド電極５１ｂはシリコン配線基板１００のパッド電極２６ｂにバンプ５２ｂを介して接続され、さらに、パッド電極５１ｂと半導体基板５０とを接続するプラグ５４ｂが設けられている。つまり、パッド電極５１ｂはベアチップＩＰ１の内部回路に接続されている。
【００４７】
シリコン配線基板１００において、パッド電極２６ｃは、グランドプレーン層２１，電源プレーン層２２，配線層２３，２４のいずれにも接続されていない。一方、ベアチップＩＰ１においても、シリコン配線基板１００のパッド電極２６ｃにバンプ５２ｃを介して接続されるパッド電極５１ｃは、ベアチップＩＰ１の内部回路には接続されていない。
【００４８】
シリコン配線基板１００において、パッド電極２６ｄは、第１の配線層２３にプラグ２７ｄを介して接続されている。一方、ベアチップＩＰ１において、パッド電極５１ｄは、シリコン配線基板１００のパッド電極２６ｄにバンプ５２ｄを介して接続され、かつ、パッド電極５１ｄとベアチップＩＰ１の第１配線層５３とを接続するプラグ５４ｄが設けられている。つまり、パッド電極５１ｄはベアチップＩＰ１の内部回路に接続されている。
【００４９】
シリコン配線基板１００において、パッド電極２６ｅは、グランドプレーン層２１，電源プレーン層２２，配線層２３，２４のいずれにも接続されていない。一方、ベアチップＩＰ１において、パッド電極５１ｅは、シリコン配線基板１００のパッド電極２６ｅにバンプ５２ｅを介して接続され、かつ、パッド電極５１ｅとベアチップＩＰ１の半導体基板５０とを接続するプラグ５４ｄが設けられている。つまり、パッド電極５１ｄはベアチップＩＰ１の内部回路に接続されているが、パッド電極２６ｄはシリコン配線基板１００の配線層に接続されていない。
【００５０】
シリコン配線基板１００において、パッド電極２６ｆは、電源プレーン層２２にプラグ２７ｆを介して接続されている。一方、ベアチップＩＰ１において、パッド電極５１ｆ、シリコン配線基板１００のパッド電極２６ｆにバンプ５２ｆを介して接続され、かつ、パッド電極５１ｆとベアチップＩＰ１の第２配線層５４とを接続するプラグ５４ｆが設けられている。つまり、パッド電極５１ｆはベアチップＩＰ１の内部回路に接続されている。
【００５１】
このように、ベアチップＩＰ１〜６のパッド電極５１のうちには、各ベアチップＩＰ内の内部回路に電気的に接続されていない，機械的強度を確保するためのダミーのパッド電極５１ａ，５１ｃがある。これらのダミーのパッド電極５１ａ，５１ｃは、シリコン配線基板１００のパッド電極２６ａ，２６ｃにはバンプ５２ａ，５２ｃを介して接続されるもののベアチップＩＰ１〜６の内部回路とは電気的に絶縁されている。このようなダミーのパッド電極５１ａ，５１ｃにより、チップ・基板間の接続の強度が強化され、接続の信頼性の向上を図ることができる。たとえば、ベアチップＩＰ１〜６の中には、１つの辺の近傍のみに電気的接続を必要とするパッド電極５１が配置されることがあるが、そのような場合でも、他の辺の近傍や中央に機械的強度を確保するためのダミーのパッド電極が設けられていることにより、チップ・基板間の機械的な接続強度が向上する。そして、そのことにより、チップ・基板間及びチップ間の電気的接続の信頼性の向上を図ることができる。なお、これらのダミーパッド電極は、チップ・基板間あるいはチップ間の電気的接続には寄与しないので、ダミーパッド電極が存在することによる電気的誤動作は生じない。
【００５２】
また、ベアチップＩＰ１〜６のパッド電極５１と同様に、シリコン配線基板１００においても、パッド電極２６のうちには、基板内部の配線に接続されていないダミーのパッド電極２６ｃ，２６ｅがある。これによっても、チップ・基板間の機械的な接続強度が向上する。そして、そのことにより、チップ・基板間及びチップ間の電気的接続の信頼性の向上を図ることができる。なお、これらのダミーパッド電極は、チップ・基板間あるいはチップ間の電気的接続には寄与しないので、ダミーパッド電極が存在することによる電気的誤動作は生じない。
【００５３】
そして、マルチチップモジュールの設計の際には、予めパッド電極の形成パターンを一律にアレイ状に定めておき、設計仕様から定まるベアチップＩＰの機能に応じてパッド電極と内部回路との接続関係をマスクパターンによって決める。さらに、使用するシリコン配線基板の大きさや、配線構造などを設計する。
【００５４】
なお、図３に示す構造においては、シリコン配線基板１００のすべてのパッド電極２６ａ〜２６ｆと、ベアチップＩＰ１のすべてのパッド電極５１ａ〜５１ｆとはそれぞれバンプ５２ａ〜５２ｆを介して電気的に接続されているが、本発明は必ずしもかかる実施形態に限定されるものではなく、一部のパッド電極同士の間が電気的に接続されていなくてもよいものとする。
【００５５】
−パッケージング方法に関する実施形態−
図４は、樹脂封止されたＩＰＯＳデバイスの例を示す断面図である。同図に示すように、シリコン配線基板１００の上にベアチップＩＰであるＩＰ−Ｘ，ＩＰ−Ｙ，チップコンデンサ，チップ抵抗，チップインダクタなどの部品を搭載して、各被搭載部品のパッド電極とシリコン配線基板のパッド電極とを互いに接合した後、封止樹脂によって、シリコン配線基板の上面側の領域と各被搭載部品とを封止した構造となっている。
【００５６】
その場合、チップコンデンサ，チップ抵抗，チップインダクタなどのパッド電極の大きさ，形状，材質，ピッチ等が、他のベアチップＩＰのパッド電極と共通化されていることが望ましい。これにより、ベアチップＩＰと同様に、マルチチップモジュール化実装時の低コスト化、およびシリコン配線基板のパターニングコストの低減が可能となる。
【００５７】
また、上記被搭載部品を樹脂封止などによってパッケージングしてからシリコン配線基板上に搭載するのではなく、図４に示すように、シリコン配線基板の上に搭載してから、樹脂封止を行うことにより、個々の部品を樹脂封止してから母基板上に実装している工程に比べて、実装工程を簡素化することができ、製造コストの低減を図ることができる。
【００５８】
本実施形態では、基板チップとして、より好ましい形態であるシリコン配線基板について説明したが、上記シリコン配線基板は通常のベアチップでもよい。また、複数個のベアチップＩＰ全てを基板チップ上にフリップ接続する必要はなく、一部のベアチップＩＰが、金属細線や金属リボン等によりワイヤリング接続されていてもよい。
【００５９】
なお、シリコン配線基板上にベアチップＩＰを搭載して両者のパッド電極同士をバンプ等によって接続した状態で、ベアチップＩＰ−シリコン配線基板間に接着用樹脂が介在していてもよい。その場合には、ベアチップＩＰを搭載する前にシリコン配線基板上に接着用樹脂を塗布してもよいし、ベアチップＩＰとシリコン配線基板とのパッド電極同士をバンプ等によって接合してから、ベアチップＩＰ−シリコン配線基板間に接着用樹脂を注入してもよい。ただし、本実施形態のごとく、封止樹脂によってベアチップＩＰとシリコン配線基板との貼り合わせを行なうことにより、樹脂封止工程の前においては、ベアチップＩＰとシリコン配線基板との間に樹脂が存在していないので、接続不良などのあるベアチップＩＰをシリコン配線基板上から剥がして、再度ベアチップＩＰの実装工程を行なうことができる利点がある。
【００６０】
【発明の効果】
本発明の半導体チップ又はマルチチップモジュールによると、基板となる大チップ上に複数の小チップを搭載してマルチチップモジュールを構築することにより、ユーザの多種多様な要求に応えつつ、製造コストが安価なシステムの提供を図ることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ），（ｃ）は、それぞれ順に、実施形態におけるＩＰＯＳデバイスの平面図，各種ベアチップＩＰの平面図，及びシリコン配線基板の平面図である。
【図２】図１（ａ）に示すＩＰＯＳデバイスの一部における断面図である。
【図３】シリコン配線基板のパッド電極とベアチップＩＰのパッド電極との接合部の構造の例を示す断面図である。
【図４】樹脂封止されたＩＰＯＳデバイスの例を示す断面図である。
【符号の説明】
１〜６ ベアチップＩＰ
１０ シリコン基板
２０ 多層配線層
２１ グランドプレーン層
２２ 電源プレーン層
２３ 第１配線層
２４ 第２配線層
２５ パッド電極層
２６ パッド電極
３１ 第１絶縁膜
３２ 第２絶縁膜
３３ 第３絶縁膜
３４ 第４絶縁膜
３５ 第５絶縁膜
５１ パッド電極
５２ バンプ
５３ 第１配線
５４ 第２配線
１００ シリコン配線基板
【発明の属する技術分野】
本発明は、パッド電極を有する基板となるチップ上に各種チップを搭載してなるチップオンチップ型のマルチチップモジュール、それに用いる基板チップ及び搭載されるチップ群の構成に関する。
【０００２】
【従来の技術】
近年、複数の機能を１つのチップ内に組み込んでなる１チップシステムＬＳＩという概念が提起されており、１チップシステムＬＳＩの設計手法としても各種の提案がなされている。特に、１チップシステムＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、ロジック，アナログ回路等の多種多様な機能を１つの半導体チップ内に集積することにより、高性能かつ多機能なデバイスが実現できることである。ところが、上記システムＬＳＩの実現、つまり、複数の機能を組み込んだデバイスの製造においては、以下のような問題に直面している。
【０００３】
第１の問題は、システムＬＳＩの大規模化を進めるためには、より大きな開発パワーを必要とし、また、チップ面積の増大にともない製造歩留まりの低下を招くため、デバイスの製造コストが増大することである。
【０００４】
第２の問題は、ＤＲＡＭやＦＬＡＳＨ等の異種デバイスを混載するためのプロセスはピュアＣＭＯＳプロセスとの整合が難しく、ある機能を実現するためのデバイスのプロセスを開発するに際し、ピュアＣＭＯＳプロセスと同時期に立ち上げることが、非常に困難なことである。従って、異種デバイスを混載するためのプロセスは、最先端のピュアＣＭＯＳプロセスの開発より１〜２年遅れてしまうため、市場のニーズにタイムリーな生産供給ができない。
【０００５】
上記問題に対し、特開昭５８−９２２３０号公報に開示されているように、複数チップのモジュール化による，チップオンチップ型のシステムＬＳＩが提案されている。チップオンチップ型のマルチチップモジュール化技術とは、基板となるチップ（親チップ）の上面に設けられたパッド電極と、搭載されるチップ（子チップ）の上面に設けられたパッド電極とをバンプにより接続し、両チップを貼り合わせることにより、チップ間の電気的接続を行い、複数のチップをモジュール化する技術である。チップオンチップ型のマルチチップモジュール化技術は、１チップシステムＬＳＩと比較して、複数の機能が複数のチップに分散して組み込まれるため、各チップの小規模化が可能となり、各チップの歩留まり向上が可能となる。さらに、プロセス世代の異なる異種デバイス同士でも簡単にモジュール化できるため、多機能化も容易となる。また、チップオンチップ型のマルチチップモジュール化技術を利用したシステムＬＳＩは、他のマルチモジュール化技術と比較し、親子チップ間のインターフェースに要する配線長が極めて短いため、高速なインターフェースが可能であり、従来の１チップシステムＬＳＩにおけるブロック間インターフェースと同等の性能を実現することが可能である。
【０００６】
【発明が解決しようとする課題】
上述のように、チップオンチップ型のマルチチップモジュール化技術は、従来の１チップシステムＬＳＩにとってかわる重要な技術であるが、以下のような課題がある。
【０００７】
第１の課題は、チップ同士を接続する際の実装コストが高くつくことである。一般に、チップ同士を接続する際には、各チップのパッド電極にバンプ形成を行った後、親チップ上に子チップを貼り合わせて両者を互いに接続する。ところが、各チップのパッド電極の形状や配置が子チップ間で異なる場合は、バンプ形成のためのフォトマスクをチップ毎に作成し、子チップ毎に実装フローを変更しなければならない。そのため、実装コストの増大を招く。
【０００８】
第２の課題は、モジュール化の際のチップ間の接続強度が確実でないことである。チップ間の接続を行う場合、もし、パッド電極の数が少なかったり、パッド電極が一つの辺の近傍に多く偏って存在する場合には、チップ間接続強度が極端に弱くなってしまう。
【０００９】
第３の課題は、親チップから子チップへの電源供給が不十分となることである。一般に、ＬＳＩの素子の微細化のシュリンク則に従うと、デバイスの高さも低減することになるが、そうすると配線の断面積が小さくなり、配線のシート抵抗値が増大する。従って、親チップを最先端の微細化プロセスで製造した場合、電源配線をより太く設計する必要性が生じ、素子の微細化による不利益が生じる。
【００１０】
第４の課題は、子チップ間の信号の配線遅延が大きくなることである。親チップ上に複数の子チップを貼り合わせるマルチチップモジュール構成では、子チップ間の信号伝達を親チップ上の配線で行うため、親チップ側の信号配線のインピーダンス性能が、子チップ間のインターフェース性能に大きな影響を及ぼす。従って、上で述べた微細化にともなう、配線シート抵抗値の増大や配線間容量の増大は、子チップ間の信号伝達速度を劣化させる。
【００１１】
第５の課題は、親チップと子チップのチップ面積関係による、設計の自由度が確保しがたいことである。一般に、マルチチップモジュール外との信号の入出力は親チップを通して行うため、複数の子チップを貼り合わせるとき、親チップは、複数の子チップを貼り合わせるために必要なチップ面積と、かつ外部への入出力を行うＩ／Ｏを配置するために必要なチップ面積を必要とする。親チップと子チップとの面積関係がチップオンチップ型のマルチチップモジュール化設計の自由度を妨げていた。
【００１２】
本発明の目的は、低コストかつ高性能、さらには設計自由度の高い、チップオンチップ型のマルチチップモジュール，基板となるチップおよび搭載されるチップ群を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体チップ群は、複数のパッド電極を有する大チップ上に実装される複数の小チップからなる半導体チップ群であって、上記半導体チップ群は、各々１つの面上にアレイ状に配置された複数のパッド電極を備え、上記各半導体チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が各半導体チップ間で互いに共通化され、かつ、上記大チップ上の上記複数のパッド電極とピッチが同じであり、上記各半導体チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該半導体チップの内部回路に電気的に接続されており、上記各半導体チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該半導体チップの内部回路に電気的に接続されていない。
【００１４】
これにより、小チップである半導体チップ群の各複数のパッド電極の大きさ、形状および材質が半導体チップ間で全て共通化されているので、モジュール化のための実装時のバンプ形成のフォトマスクを共通化できるなど、各種小チップを大チップ上に実装する際の実装工程の共通化が容易に行えるようになり、低コストのマルチチップモジュールを構成するのに適した搭載用の半導体チップが得られる。さらに、上記各半導体チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該半導体チップの内部回路に電気的に接続されており、上記各半導体チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該半導体チップの内部回路に電気的に接続されていないことにより、接続強度の強いマルチチップモジュールを提供することができるようになる。また、電気的接続を必要としないパッド電極に関しては、小チップ内で内部回路とは絶縁されているため、電気的誤動作は生じない。
【００１７】
上記半導体チップ群が、チップコンデンサ、チップ抵抗及びチップインダクタのうちいずれか１つを含んでいる場合、これらの部品のパッド電極も上記アレイ状のパッド電極の形状やピッチと共通化されていれば、基板となる大チップ上の任意の位置に配置することが可能になり、部品の選択と大チップ設計との自由度を高めることができる。
【００１８】
本発明の半導体チップは、複数のパッド電極を有する複数の小チップを実装するための大チップとなる半導体チップであって、上記半導体チップは、当該半導体チップの１つの面上にアレイ状に配置された複数のパッド電極を備え、上記複数のパッド電極は、大きさ、形状、ピッチ及び材質が互いに共通化され、かつ、上記小チップ上の上記複数のパッド電極とピッチが同じであり、上記半導体チップは、半導体素子を含まない配線専用の基板であり、半導体基板上に各々絶縁層を挟んで設けられたグランド層、電源層、及び少なくとも１層の信号伝達用の多層配線層を有し、上記半導体チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該半導体チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれかに電気的に接続されており、上記半導体チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該半導体チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれにも電気的に接続されていない。
【００１９】
これにより、大チップである半導体チップのパッド電極の大きさ，形状および材質が互いに共通化され、かつ、ピッチが小チップ上のパッド電極のピッチと同じなので、各種小チップを大チップ上に実装する際の実装工程の共通化が容易に行えるようになり、低コストのマルチチップモジュールを構成するのに適した大チップが得られる。また、大チップが半導体により構成されているので、基板となる半導体チップの熱膨張係数を搭載される小チップとの熱膨張係数と等しくでき、この半導体チップを基板とすることにより、信頼性の高いマルチチップモジュールを提供することができる。しかも、半導体チップが、半導体素子を含まない配線専用の基板であることにより、小チップを搭載する基板となる半導体チップの製造プロセスが簡素化でき、製造コストの低減と早期開発とが可能となる。さらに、配線専用とすることにより、微細化にともなう，電源インピーダンスの劣化，配線遅延の増大等の不利益を回避することができる。また、基板となる半導体チップがトランジスタ等の半導体素子を持たないため、ほぼ１００％の歩留まりを期待することができ、場合によっては基板チップの出荷テストの簡略化が可能であり、さらにコスト低減が可能となる。また、基板となる半導体チップに半導体素子が存在しないので、半導体チップをモジュール化に必要な面積だけを確保しうるように設計することができるため、搭載される小チップの選択と設計との自由度が格段に上昇する。また、半導体チップが配線専用の基板であるため、微細なパターンを必要とせず、既存の世代の古い半導体プロセスの再利用が可能であり、より安価な基板チップを提供できる。
【００２０】
上記グランド層は、上記半導体基板のほぼ全面に亘ってプレーン状に設けられていることにより、インピーダンスの低いグランド層と電源層が得られ、各種チップのマルチチップモジュール化をより容易化できる。また、グランドプレーン用のパターニングコストをなくすことができるため、より基板チップである配線基板の低コスト化が可能となる。
【００２１】
本発明のマルチチップモジュールは、大チップ上に複数の小チップを実装してなるマルチチップモジュールであって、上記大チップ及び複数個の小チップは、各々チップの１つの面上にアレイ状に配置された複数のパッド電極を備え、上記大チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が互いに共通化されており、上記各小チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が小チップ間で互いに共通化され、かつ、上記大チップ上の上記複数のパッド電極とピッチが同じであり、上記大チップは、半導体素子を含まない配線専用の基板であり、半導体基板上に各々絶縁層を挟んで設けられたグランド層、電源層、及び少なくとも１層の信号伝達用の多層配線層を有し、上記大チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該大チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれかに電気的に接続されており、上記大チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該大チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれにも電気的に接続されていない。
【００２２】
これにより、すでに説明したように、各種マルチチップモジュール間において、各種小チップを大チップ上に実装してモジュール化する際の実装工程の共通化が容易に行えるようになり、低コストのマルチチップモジュールを提供することができる。
【００２３】
本発明のマルチチップモジュールは、大チップ上に複数の小チップを実装してなるマルチチップモジュールであって、上記大チップ及び複数個の小チップは、各々チップの１つの面上にアレイ状に配置された複数のパッド電極を備え、上記大チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が互いに共通化されており、上記各小チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が小チップ間で互いに共通化され、かつ、上記大チップ上の上記複数のパッド電極とピッチが同じであり、上記各小チップ上の複数のパッド電極のうちの一部のパッド電極は、上記小チップの内部回路に電気的に接続されており、上記各小チップ上の複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、上記小チップの内部回路に電気的に接続されていない。このことにより、接続の信頼性の高いマルチチップモジュールが得られる。
【００２５】
上記大チップは、半導体素子を含まない配線専用の基板であることが好ましい。
【００２６】
上記大チップは、半導体基板上に各々絶縁層を挟んで設けられたグランド層，電源層，少なくとも１層の信号伝達用の多層配線層，及び上記複数のパッド電極を配置してなるパッド電極層を有し、上記グランド層は、上記半導体基板のほぼ全面に亘ってプレーン状に設けられていることが好ましい。
【００２７】
上記複数の小チップが、チップコンデンサ、チップ抵抗及びチップインダクタのうちいずれか１つを含んでいてもよい。
【００２８】
【発明の実施の形態】
−本発明の前提となる基本的な構造−
本発明のチップオンチップ型マルチチップモジュールの最も好ましい形態は、基板チップとして、配線形成のために専用化されたシリコン配線基板（Ｓｕｐｅｒ−Ｓｕｂ ）を用い、このシリコン配線基板上に各種機能を有する複数のチップ（被搭載チップ）を搭載する構成である。ここで、被搭載チップは、各チップの機能毎に、設計上ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ ）として扱うことができるため、ベアチップＩＰと呼ぶことができ、これらを上記Ｓｕｐｅｒ−Ｓｕｂ上に貼り合わせたものと考えることができる。また、シリコン配線基板は、トランジスタ等の半導体素子を有しておらず、配線及びパッド電極を有している。つまり、半導体デバイス全体は、“ＩＰ Ｏｎ Ｓｕｐｅｒ−Ｓｕｂ”であるので、本明細書の実施形態においては、シリコン配線基板と各種ベアチップＩＰ群とを備えたマルチチップモジュール全体を“ＩＰＯＳデバイス”と記載する。
【００２９】
−構造に関する実施形態−
図１（ａ），（ｂ），（ｃ）は、それぞれ順に、本発明の実施形態におけるベアチップＩＰを搭載して形成されるＩＰＯＳデバイスの平面図，シリコン配線基板上に搭載される各種ベアチップＩＰの平面図，及びシリコン配線基板の平面図である。
【００３０】
図１（ａ）に示すように、本実施形態のＩＰＯＳデバイスは、複数個のベアチップＩＰ１〜６をシリコン配線基板１００上に接続し、ベアチップＩＰ１〜６間の電気的接続を行うことによりモジュール化されており、マルチチップモジュールとなっている。同図に示すように、シリコン配線基板１００上には、各種ベアチップＩＰ１〜６を搭載するための複数の領域が設けられており、各領域には、例えば図１（ｂ）に示すようなＬｏｇｉｃ −ＩＰ，ＣＰＵ−ＩＰ，Ａｎａｌｏｇ−ＩＰ，Ｆｌａｓｈ メモリ−ＩＰ，ＳＲＡＭ−ＩＰ，ＤＲＡＭ−ＩＰなどの各種ベアチップＩＰ１〜６の搭載が可能となっている。すなわち、シリコン配線基板１００のパッド電極２６と、ベアチップＩＰ１〜６のパッド電極５１とを互いに接続することにより、ＩＰＯＳデバイスが構成されている。
【００３１】
図２は、図１（ａ）に示すＩＰＯＳデバイスの一部における断面図である。図２には、シリコン配線基板１００上にベアチップＩＰ１，２が搭載されている部分が示されている。
【００３２】
同図に示すように、シリコン配線基板１００は、ｐ型のシリコン基板１０と、シリコン基板１０の上に設けられた多層配線層２０とを備えている。多層配線層２０は、シリコン基板１０上に設けられた第１絶縁膜３１と、第１絶縁膜３１の上に設けられたグランドプレーン層２１と、グランドプレーン層２１の上に設けられた第２絶縁膜３２と、第２絶縁膜３２の上に設けられた電源プレーン層２２と、電源プレーン層２２の上に設けられた第３絶縁膜３３と、第３絶縁膜３３の上に設けられた第１配線層２３と、第１配線層２３の上に設けられた第４絶縁膜３４と、第４絶縁膜３４の上に設けられた第２配線層２４と、第２配線層２４の上に設けられた第５絶縁膜３５と、第５絶縁膜３５の上に設けられ多数のパッド電極２６をアレイ状に配置してなるパッド電極層２５とを備えている。そして、シリコン配線基板１００には、トランジスタ等の半導体素子が形成されていない。ただし、各配線層２１〜２４と、パッド電極２６と、配線−パッド電極間を接続するコンタクトとが形成されている。そして、シリコン配線基板１００のパッド電極層２５中のパッド電極２６と、各ベアチップＩＰのパッド電極５１とがバンプなどを介して互いに接合され、各ベアチップＩＰ中のトランジスタなどの半導体素子が、多層配線層２０を通して互いに電気的に接続されている。
【００３３】
本実施形態によると、図１（ｂ）に示すように、ベアチップＩＰ１〜６において、パッド電極５１は、大きさや形状（例えば正方形）および材質（例えばアルミ電極）は全て共通化されている。そのため、各種ベアチップＩＰをシリコン配線基板１００に搭載してモジュール化する際の実装工程の共通化が容易に行えるようになり、ＩＰＯＳデバイスを構成する際のトータルコストの低減が可能となる。パッド電極の大きさ，形状や材質がベアチップＩＰ毎に異なる場合は、各ベアチップＩＰ毎に、パッド電極上へのバンプの形成方法やチップ・基板間の接続時の圧力等を、各ベアチップＩＰ毎に調整する必要性が生じ、モジュール化のための実装コストの上昇を招く。
【００３４】
さらに、本実施形態においては、パッド電極５１が各ベアチップＩＰ１〜６のほぼ全面にアレイ状に設けられているので、ベアチップＩＰ−シリコン配線基板間の接続をベアチップＩＰの全面に亘って行うことができる。よって、チップ・基板間における接続強度が強く信頼性の高いマルチチップモジュールを提供することができる。
【００３５】
また、図１（ｂ）に示すように、すべてのベアチップＩＰ１〜６において、パッド電極５１間のピッチは共通化されていることが望ましい。パッド電極５１間のピッチが共通化されていることにより、モジュール化のための実装時におけるバンプ形成用フォトマスクを共通に使用することができ、さらなる実装時の低コスト化が可能となる。本実施形態におけるパッド電極５１間のピッチは３０μｍ〜８０μｍ程度であるが、例えばピッチが５０μｍの場合、１ｍｍ２ あたり４００本のパッド電極５１を形成することができ、実用的には十分なパッド電極数を確保することができる。
【００３６】
次に、ベアチップＩＰ間のパッド電極５１間のピッチが共通化されている場合、基板チップであるシリコン配線基板１００の製造上、以下のようなメリットが生じる。すなわち、シリコン配線基板１００のほぼ全面にパッド電極２６を、アレイ状に予め決められたピッチで配置しておくことが可能となる。これにより、複数個のマルチチップモジュールを製造するとき、シリコン配線基板１００のパッド電極５１を形成する際の電極膜のパターニング工程を共通化できるため、シリコン配線基板１００の製造コストの低減を図ることができる。
【００３７】
さらに、図１（ｃ）に示すように、シリコン配線基板１００にパッド電極２６を規則正しくアレイ状に配置しておくことにより、ベアチップＩＰとの接続箇所が座標によって指定することが可能になるので、ＩＰＯＳデバイスの設計の容易化を図ることができる。
【００３８】
また、シリコン配線基板となっている半導体チップは配線専用に用いられるので、利用する複数個のベアチップＩＰのサイズに応じてできるだけ小さな面積で済むように設計することができる。また、シリコン配線基板内にトランジスタ回路が設けられている場合には、ベアチップＩＰの選択に制約が生じるが、配線専用のチップを用いることにより、かかる制約のないベアチップＩＰの選択と、より自由度の高い設計とが可能となる。
【００３９】
なお、図２に示すシリコン基板１０に代えて、ガラス基板や金属基板や他の種類の半導体基板などを用いることも可能である。しかし、シリコン基板は、既存の古い半導体プロセスをそのまま適用することができる、シリコン基板で形成されるベアチップＩＰと熱膨張率が等しく変形の小さい信頼性の高いマルチチップモジュールが得られる、などの点で有利である。
【００４０】
ここで、図２に示すグランドプレーン層２１と電源プレーン層２２とは、厚みが数μｍのＡｌ（アルミニウム）合金膜により構成されている。ただし、グランドプレーン層２１や電源プレーン層２２は、Ｃｕ（銅）膜，Ｗ（タングステン）膜，Ｔｉ（チタン）膜などによって構成されていてもよい。特に、Ａｌ合金膜の厚みを１０μｍ程度とすれば、グランドプレーン層２１と電源プレーン層２２のインピーダンスを約５ｍΩ程度に低減することができる。これにより、電源ノイズの発生をより小さくできるため、各種ベアチップＩＰの搭載を容易化する。そして、グランドプレーン層２１と電源プレーン層２２との間に介在する第２絶縁膜３２は、膜厚が薄く、かつ比誘電率の高い材料で構成するのが望ましい。これにより、グランドプレーン層２１と電源プレーン層２２との間の容量が大きくなり、さらに電源ノイズの発生を効果的に抑制することができる。
【００４１】
また、図２には、グランドプレーン層２１及び電源プレーン層２２とは別に、第１配線層２３，第２配線層２４という２つの配線層が設けられている構造が示されているが、より多層の配線層が設けられていてもよいし、１つの配線層のみが設けられていてもよい。図２においては、第１配線層２３，第２配線層２４は連続している膜として表されているが、実際には、各配線層２３，２４には、ほぼ線状にパターニングされた配線が形成されている。各配線層２３，２４に設けられる配線は、５０μｍピッチ程度で配置されたパッド電極間の配線と、マルチチップモジュール外へのＩ／Ｏ用配線とであるので、各配線層２３，２４の寸法の制約は緩やかであり、数μｍ〜数１０μｍピッチの配線ルールでパターニングすればよい。この緩やかなパターニングルールは、古い世代の半導体プロセスを再利用できるだけでなく、配線インピーダンスが低く、かつ歩留まりのよいシリコン配線基板が提供でできることを意味する。
【００４２】
一方、図２に示す第１配線層２３とグランド層２２との間の絶縁層３３、第１の配線層と第２の配線層との間の絶縁層３４、第２配線層２４とパッド電極層２５との間の絶縁層３５は、比誘電率の小さい，かつ，比較的膜厚の大きい絶縁膜により構成されていることが望ましい。これにより、配線間の寄生容量を小さくすることができ、ベアチップＩＰ間のインターフェースをより高速化することができる。
【００４３】
なお、図２には示されていないが、後に説明するように、各絶縁膜３３，３４，３５を貫通して、各配線層２３，２４同士を、又は配線層２３，２４とパッド電極層２５とを互いに電気的に接続するコンタクトが設けられている。
【００４４】
−接合方法に関する実施形態−
図３は、シリコン配線基板のパッド電極とベアチップＩＰのパッド電極との接合部の構造の例を示す断面図である。ここでは、１つのベアチップＩＰ１とシリコン配線基板１００との間の接続状態のみを示している。同図に示すように、シリコン配線基板１００のパッド電極２６と、ベアチップＩＰ１の主面上に設けられたパッド電極５１とが、バンプ５２によって互いに接合されている。また、ベアチップＩＰ１は、トランジスタ等の半導体素子（図示せず）が設けられた半導体基板５０と、半導体基板５０の上に設けられた第１，第２配線層５３，５４とを備え、半導体素子と各配線層５３，５４とによって内部回路が構成されている。同図に示されるように、シリコン配線基板１００とチップＩＰ１との間において、パッド電極同士、パッド電極−配線、パッド電極−内部回路などの接続形態には種々のパターンがある。
【００４５】
シリコン配線基板１００において、パッド電極２６ａと、第２配線層２４中の配線とがプラグ（コンタクト）２７ａによって互いに接続されている。一方、ベアチップＩＰ１において、シリコン配線基板１００のパッド電極２６ａにバンプ５２ａを介して接続されているパッド電極５１ａは、ベアチップＩＰ１の内部回路には接続されていない。つまり、ベアチップＩＰ１内には、パッド電極５１ａにつながるプラグは形成されていない。
【００４６】
シリコン配線基板１００において、図３に示す断面とは別の断面でパッド電極２６ｂがクランドプレーン層２１に接続されている。一方、ベアチップＩＰ１において、パッド電極５１ｂはシリコン配線基板１００のパッド電極２６ｂにバンプ５２ｂを介して接続され、さらに、パッド電極５１ｂと半導体基板５０とを接続するプラグ５４ｂが設けられている。つまり、パッド電極５１ｂはベアチップＩＰ１の内部回路に接続されている。
【００４７】
シリコン配線基板１００において、パッド電極２６ｃは、グランドプレーン層２１，電源プレーン層２２，配線層２３，２４のいずれにも接続されていない。一方、ベアチップＩＰ１においても、シリコン配線基板１００のパッド電極２６ｃにバンプ５２ｃを介して接続されるパッド電極５１ｃは、ベアチップＩＰ１の内部回路には接続されていない。
【００４８】
シリコン配線基板１００において、パッド電極２６ｄは、第１の配線層２３にプラグ２７ｄを介して接続されている。一方、ベアチップＩＰ１において、パッド電極５１ｄは、シリコン配線基板１００のパッド電極２６ｄにバンプ５２ｄを介して接続され、かつ、パッド電極５１ｄとベアチップＩＰ１の第１配線層５３とを接続するプラグ５４ｄが設けられている。つまり、パッド電極５１ｄはベアチップＩＰ１の内部回路に接続されている。
【００４９】
シリコン配線基板１００において、パッド電極２６ｅは、グランドプレーン層２１，電源プレーン層２２，配線層２３，２４のいずれにも接続されていない。一方、ベアチップＩＰ１において、パッド電極５１ｅは、シリコン配線基板１００のパッド電極２６ｅにバンプ５２ｅを介して接続され、かつ、パッド電極５１ｅとベアチップＩＰ１の半導体基板５０とを接続するプラグ５４ｄが設けられている。つまり、パッド電極５１ｄはベアチップＩＰ１の内部回路に接続されているが、パッド電極２６ｄはシリコン配線基板１００の配線層に接続されていない。
【００５０】
シリコン配線基板１００において、パッド電極２６ｆは、電源プレーン層２２にプラグ２７ｆを介して接続されている。一方、ベアチップＩＰ１において、パッド電極５１ｆ、シリコン配線基板１００のパッド電極２６ｆにバンプ５２ｆを介して接続され、かつ、パッド電極５１ｆとベアチップＩＰ１の第２配線層５４とを接続するプラグ５４ｆが設けられている。つまり、パッド電極５１ｆはベアチップＩＰ１の内部回路に接続されている。
【００５１】
このように、ベアチップＩＰ１〜６のパッド電極５１のうちには、各ベアチップＩＰ内の内部回路に電気的に接続されていない，機械的強度を確保するためのダミーのパッド電極５１ａ，５１ｃがある。これらのダミーのパッド電極５１ａ，５１ｃは、シリコン配線基板１００のパッド電極２６ａ，２６ｃにはバンプ５２ａ，５２ｃを介して接続されるもののベアチップＩＰ１〜６の内部回路とは電気的に絶縁されている。このようなダミーのパッド電極５１ａ，５１ｃにより、チップ・基板間の接続の強度が強化され、接続の信頼性の向上を図ることができる。たとえば、ベアチップＩＰ１〜６の中には、１つの辺の近傍のみに電気的接続を必要とするパッド電極５１が配置されることがあるが、そのような場合でも、他の辺の近傍や中央に機械的強度を確保するためのダミーのパッド電極が設けられていることにより、チップ・基板間の機械的な接続強度が向上する。そして、そのことにより、チップ・基板間及びチップ間の電気的接続の信頼性の向上を図ることができる。なお、これらのダミーパッド電極は、チップ・基板間あるいはチップ間の電気的接続には寄与しないので、ダミーパッド電極が存在することによる電気的誤動作は生じない。
【００５２】
また、ベアチップＩＰ１〜６のパッド電極５１と同様に、シリコン配線基板１００においても、パッド電極２６のうちには、基板内部の配線に接続されていないダミーのパッド電極２６ｃ，２６ｅがある。これによっても、チップ・基板間の機械的な接続強度が向上する。そして、そのことにより、チップ・基板間及びチップ間の電気的接続の信頼性の向上を図ることができる。なお、これらのダミーパッド電極は、チップ・基板間あるいはチップ間の電気的接続には寄与しないので、ダミーパッド電極が存在することによる電気的誤動作は生じない。
【００５３】
そして、マルチチップモジュールの設計の際には、予めパッド電極の形成パターンを一律にアレイ状に定めておき、設計仕様から定まるベアチップＩＰの機能に応じてパッド電極と内部回路との接続関係をマスクパターンによって決める。さらに、使用するシリコン配線基板の大きさや、配線構造などを設計する。
【００５４】
なお、図３に示す構造においては、シリコン配線基板１００のすべてのパッド電極２６ａ〜２６ｆと、ベアチップＩＰ１のすべてのパッド電極５１ａ〜５１ｆとはそれぞれバンプ５２ａ〜５２ｆを介して電気的に接続されているが、本発明は必ずしもかかる実施形態に限定されるものではなく、一部のパッド電極同士の間が電気的に接続されていなくてもよいものとする。
【００５５】
−パッケージング方法に関する実施形態−
図４は、樹脂封止されたＩＰＯＳデバイスの例を示す断面図である。同図に示すように、シリコン配線基板１００の上にベアチップＩＰであるＩＰ−Ｘ，ＩＰ−Ｙ，チップコンデンサ，チップ抵抗，チップインダクタなどの部品を搭載して、各被搭載部品のパッド電極とシリコン配線基板のパッド電極とを互いに接合した後、封止樹脂によって、シリコン配線基板の上面側の領域と各被搭載部品とを封止した構造となっている。
【００５６】
その場合、チップコンデンサ，チップ抵抗，チップインダクタなどのパッド電極の大きさ，形状，材質，ピッチ等が、他のベアチップＩＰのパッド電極と共通化されていることが望ましい。これにより、ベアチップＩＰと同様に、マルチチップモジュール化実装時の低コスト化、およびシリコン配線基板のパターニングコストの低減が可能となる。
【００５７】
また、上記被搭載部品を樹脂封止などによってパッケージングしてからシリコン配線基板上に搭載するのではなく、図４に示すように、シリコン配線基板の上に搭載してから、樹脂封止を行うことにより、個々の部品を樹脂封止してから母基板上に実装している工程に比べて、実装工程を簡素化することができ、製造コストの低減を図ることができる。
【００５８】
本実施形態では、基板チップとして、より好ましい形態であるシリコン配線基板について説明したが、上記シリコン配線基板は通常のベアチップでもよい。また、複数個のベアチップＩＰ全てを基板チップ上にフリップ接続する必要はなく、一部のベアチップＩＰが、金属細線や金属リボン等によりワイヤリング接続されていてもよい。
【００５９】
なお、シリコン配線基板上にベアチップＩＰを搭載して両者のパッド電極同士をバンプ等によって接続した状態で、ベアチップＩＰ−シリコン配線基板間に接着用樹脂が介在していてもよい。その場合には、ベアチップＩＰを搭載する前にシリコン配線基板上に接着用樹脂を塗布してもよいし、ベアチップＩＰとシリコン配線基板とのパッド電極同士をバンプ等によって接合してから、ベアチップＩＰ−シリコン配線基板間に接着用樹脂を注入してもよい。ただし、本実施形態のごとく、封止樹脂によってベアチップＩＰとシリコン配線基板との貼り合わせを行なうことにより、樹脂封止工程の前においては、ベアチップＩＰとシリコン配線基板との間に樹脂が存在していないので、接続不良などのあるベアチップＩＰをシリコン配線基板上から剥がして、再度ベアチップＩＰの実装工程を行なうことができる利点がある。
【００６０】
【発明の効果】
本発明の半導体チップ又はマルチチップモジュールによると、基板となる大チップ上に複数の小チップを搭載してマルチチップモジュールを構築することにより、ユーザの多種多様な要求に応えつつ、製造コストが安価なシステムの提供を図ることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ），（ｃ）は、それぞれ順に、実施形態におけるＩＰＯＳデバイスの平面図，各種ベアチップＩＰの平面図，及びシリコン配線基板の平面図である。
【図２】図１（ａ）に示すＩＰＯＳデバイスの一部における断面図である。
【図３】シリコン配線基板のパッド電極とベアチップＩＰのパッド電極との接合部の構造の例を示す断面図である。
【図４】樹脂封止されたＩＰＯＳデバイスの例を示す断面図である。
【符号の説明】
１〜６ ベアチップＩＰ
１０ シリコン基板
２０ 多層配線層
２１ グランドプレーン層
２２ 電源プレーン層
２３ 第１配線層
２４ 第２配線層
２５ パッド電極層
２６ パッド電極
３１ 第１絶縁膜
３２ 第２絶縁膜
３３ 第３絶縁膜
３４ 第４絶縁膜
３５ 第５絶縁膜
５１ パッド電極
５２ バンプ
５３ 第１配線
５４ 第２配線
１００ シリコン配線基板
Claims (9)
- 複数のパッド電極を有する大チップ上に実装される複数の小チップからなる半導体チップ群であって、
上記半導体チップ群は、各々１つの面上にアレイ状に配置された複数のパッド電極を備え、
上記各半導体チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が各半導体チップ間で互いに共通化され、かつ、上記大チップ上の上記複数のパッド電極とピッチが同じであり、
上記各半導体チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該半導体チップの内部回路に電気的に接続されており、
上記各半導体チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該半導体チップの内部回路に電気的に接続されていないことを特徴とする半導体チップ群。 - 請求項１に記載の半導体チップ群において、
上記半導体チップ群は、チップコンデンサ、チップ抵抗及びチップインダクタのうちいずれか１つを含んでいることを特徴とする半導体チップ群。 - 複数のパッド電極を有する複数の小チップを実装するための大チップとなる半導体チップであって、
上記半導体チップは、当該半導体チップの１つの面上にアレイ状に配置された複数のパッド電極を備え、
上記複数のパッド電極は、大きさ、形状、ピッチ及び材質が互いに共通化され、かつ、上記小チップ上の上記複数のパッド電極とピッチが同じであり、
上記半導体チップは、半導体素子を含まない配線専用の基板であり、半導体基板上に各々絶縁層を挟んで設けられたグランド層、電源層、及び少なくとも１層の信号伝達用の多層配線層を有し、
上記半導体チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該半導体チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれかに電気的に接続されており、
上記半導体チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該半導体チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれにも電気的に接続されていないことを特徴とする半導体チップ。 - 請求項３に記載の半導体チップにおいて、
上記グランド層は、上記半導体基板のほぼ全面に亘ってプレーン状に設けられていることを特徴とする半導体チップ。 - 大チップ上に複数の小チップを実装してなるマルチチップモジュールであって、
上記大チップ及び複数個の小チップは、各々チップの１つの面上にアレイ状に配置された複数のパッド電極を備え、
上記大チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が互いに共通化されており、
上記各小チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が小チップ間で互いに共通化され、かつ、上記大チップ上の上記複数のパッド電極とピッチが同じであり、
上記大チップは、半導体素子を含まない配線専用の基板であり、半導体基板上に各々絶縁層を挟んで設けられたグランド層、電源層、及び少なくとも１層の信号伝達用の多層配線層を有し、
上記大チップにおいて、上記複数のパッド電極のうちの一部のパッド電極は、当該大チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれかに電気的に接続されており、
上記大チップにおいて、上記複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、当該大チップの上記グランド層、上記電源層、及び上記少なくとも１層の信号伝達用の多層配線層のいずれにも電気的に接続されていないことを特徴とするマルチチップモジュール。 - 大チップ上に複数の小チップを実装してなるマルチチップモジュールであって、
上記大チップ及び複数個の小チップは、各々チップの１つの面上にアレイ状に配置された複数のパッド電極を備え、
上記大チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が互いに共通化されており、
上記各小チップの複数のパッド電極は、大きさ、形状、ピッチ及び材質が小チップ間で互いに共通化され、かつ、上記大チップ上の上記複数のパッド電極とピッチが同じであり、
上記各小チップ上の複数のパッド電極のうちの一部のパッド電極は、上記小チップの内部回路に電気的に接続されており、
上記各小チップ上の複数のパッド電極のうち上記一部のパッド電極を除く少なくとも１つのパッド電極は、上記小チップの内部回路に電気的に接続されていないことを特徴とするマルチチップモジュール。 - 請求項６に記載のマルチチップモジュールにおいて、
上記大チップは、半導体素子を含まない配線専用の基板であることを特徴とするマルチチップモジュール。 - 請求項６または７に記載のマルチチップモジュールにおいて、
上記大チップは、半導体基板上に各々絶縁層を挟んで設けられたグランド層、電源層、少なくとも１層の信号伝達用の多層配線層、及び上記複数のパッド電極を配置してなるパッド電極層を有し、
上記グランド層は、上記半導体基板のほぼ全面に亘ってプレーン状に設けられていることを特徴とするマルチチップモジュール。 - 請求項５〜８のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記複数の小チップは、チップコンデンサ、チップ抵抗及びチップインダクタのうちいずれか１つを含んでいることを特徴とするマルチチップモジュール。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000390455A JP3558595B2 (ja) | 2000-12-22 | 2000-12-22 | 半導体チップ，半導体チップ群及びマルチチップモジュール |
| EP01130441A EP1223617B1 (en) | 2000-12-22 | 2001-12-20 | Multichip module with a plurality of semiconductor chips mounted on a semiconductor substrate |
| DE60128055T DE60128055T2 (de) | 2000-12-22 | 2001-12-20 | Multichipmodul mit einer mehrzahl Halbleiterchips auf einem Halbleitersubstrat |
| US10/024,721 US6462427B2 (en) | 2000-12-22 | 2001-12-21 | Semiconductor chip, set of semiconductor chips and multichip module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000390455A JP3558595B2 (ja) | 2000-12-22 | 2000-12-22 | 半導体チップ，半導体チップ群及びマルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002190568A JP2002190568A (ja) | 2002-07-05 |
| JP3558595B2 true JP3558595B2 (ja) | 2004-08-25 |
Family
ID=18856818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000390455A Expired - Lifetime JP3558595B2 (ja) | 2000-12-22 | 2000-12-22 | 半導体チップ，半導体チップ群及びマルチチップモジュール |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6462427B2 (ja) |
| EP (1) | EP1223617B1 (ja) |
| JP (1) | JP3558595B2 (ja) |
| DE (1) | DE60128055T2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3929250B2 (ja) * | 2001-03-08 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7098541B2 (en) * | 2003-05-19 | 2006-08-29 | Hewlett-Packard Development Company, L.P. | Interconnect method for directly connected stacked integrated circuits |
| JP4106438B2 (ja) * | 2003-06-20 | 2008-06-25 | 独立行政法人産業技術総合研究所 | 多層微細配線インターポーザおよびその製造方法 |
| US7087927B1 (en) * | 2003-07-22 | 2006-08-08 | National Semiconductor Corporation | Semiconductor die with an editing structure |
| JP4429054B2 (ja) * | 2004-03-24 | 2010-03-10 | 三洋電機株式会社 | 樹脂封止型半導体装置及び樹脂封止型半導体装置の製造方法 |
| JP4413054B2 (ja) * | 2004-03-29 | 2010-02-10 | 三洋電機株式会社 | 混成集積回路装置の製造方法 |
| JP4543755B2 (ja) * | 2004-05-31 | 2010-09-15 | パナソニック株式会社 | 半導体集積回路 |
| US7683492B2 (en) | 2004-07-26 | 2010-03-23 | System Fabrication Technologies, Inc. | Semiconductor device |
| JP4401411B2 (ja) * | 2005-03-17 | 2010-01-20 | パナソニック株式会社 | 半導体チップを備えた実装体およびその製造方法 |
| JP2007157763A (ja) * | 2005-11-30 | 2007-06-21 | Mitsumi Electric Co Ltd | 回路モジュール |
| JP5009576B2 (ja) * | 2006-09-19 | 2012-08-22 | 新光電気工業株式会社 | 半導体装置の製造方法 |
| JP2008227271A (ja) * | 2007-03-14 | 2008-09-25 | Fujitsu Ltd | 電子装置および電子部品実装方法 |
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2000
- 2000-12-22 JP JP2000390455A patent/JP3558595B2/ja not_active Expired - Lifetime
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2001
- 2001-12-20 DE DE60128055T patent/DE60128055T2/de not_active Expired - Lifetime
- 2001-12-20 EP EP01130441A patent/EP1223617B1/en not_active Expired - Lifetime
- 2001-12-21 US US10/024,721 patent/US6462427B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002190568A (ja) | 2002-07-05 |
| DE60128055T2 (de) | 2007-08-16 |
| US6462427B2 (en) | 2002-10-08 |
| EP1223617A3 (en) | 2004-02-18 |
| DE60128055D1 (de) | 2007-06-06 |
| EP1223617B1 (en) | 2007-04-25 |
| EP1223617A2 (en) | 2002-07-17 |
| US20020079591A1 (en) | 2002-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040518 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3558595 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
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|
| R350 | Written notification of registration of transfer |
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| S111 | Request for change of ownership or part of ownership |
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|
| R250 | Receipt of annual fees |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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