JP2000223657A - 半導体装置およびそれに用いる半導体チップ - Google Patents

半導体装置およびそれに用いる半導体チップ

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純一 疋田
Hiroo Mochida
博雄 持田
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Rohm Co Ltd
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Abstract

(57)【要約】 【課題】全体として種類の異なる半導体装置を容易に作
製することができるチップ・オン・チップ構造の半導体
装置を提供する。 【解決手段】親チップＭの表面１１に子チップＤ１，Ｄ
２，Ｄ３が重ねて接合され、チップ・オン・チップ構造
の半導体装置が構成されている。子チップＤ２が接合さ
れる接合領域１５に形成されたチップ間接続用パッドＰ
Ｍは、機能が同じでグレードが異なる複数種類の半導体
チップに適合可能な標準配置に従って配置されている。 【効果】子チップＤ２として、種々のグレードのものを
適用できるので、親チップＭの設計変更を行うことな
く、全体として、種々のグレードのシステムを構築でき
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、いわゆるチップ
・オン・チップ構造の半導体装置およびこれに用いる半
導体チップに関する。
【０００２】
【従来の技術】１つの半導体チップの表面に別の半導体
チップを接合して構成される、いわゆるチップ・オン・
チップ構造の半導体装置が、従来から提案されている。
たとえば、ゲートアレイを構成するＬＳＩチップの表面
に、メモリ、アナログ／ディジタル変換素子（以下「Ａ
／Ｄ変換素子」という。）またはＣＰＵを構成する別の
ＬＳＩチップが重ね合わされて実装される場合が好例で
あろう。
【０００３】
【発明が解決しようとする課題】ところが、チップ・オ
ン・チップ構造の半導体装置においては、互いに接合さ
れる一対の半導体チップ間でパッド位置を整合させてお
く必要がある。そのため、たとえば、メモリ容量を増加
したり、Ａ／Ｄ変換素子の変換ビット数を増加したり、
ＣＰＵの演算ビット数を増加したりして、グレードアッ
プしたシステムを構築するためには、これらを構成する
ＬＳＩチップはもちろんのこと、これらと接合されるゲ
ートアレイ用ＬＳＩチップについても設計変更の必要が
生じる。つまり、全く新しい製品の開発および生産を行
わなければならない。
【０００４】そのため、システムのグレードアップの度
に、多大な人的エネルギーを要し、かつ、生産ラインの
変更などが必要であった。そこで、この発明の目的は、
上述の技術的課題を解決し、全体として種類の異なる半
導体装置を容易に作製することができるチップ・オン・
チップ構造の半導体装置およびそれに用いる半導体チッ
プを提供することである。
【０００５】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、第１の半
導体チップの表面に第２の半導体チップを重ねて接合し
て構成される半導体装置であって、上記第１の半導体チ
ップの表面の上記第２の半導体チップの接合位置には、
予め定める複数種類の半導体チップに適合するように標
準化された配置でチップ接続部が設けられており、上記
第２の半導体チップには、上記第１の半導体チップのチ
ップ接続部の配置に適合するように標準化された配置で
チップ接続部が設けられていることを特徴とする半導体
装置である。
【０００６】上記の構成によれば、第１の半導体チップ
の表面には標準化された配置でチップ接続部が設けられ
ており、第２の半導体チップには、第１の半導体チップ
のチップ接続部の配置に適合する配置でチップ接続部が
設けられている。この場合のチップ接続部の配置は、予
め定める複数種類の半導体チップに適合するように標準
化されているので、第２の半導体チップのチップ接続部
の配置が同様に標準化されている限りにおいて、異なる
種類の半導体チップを適用することができる。その際
に、第１の半導体チップは同一構成のものを設計変更な
どを要することなく使用できる。
【０００７】これにより、第１の半導体チップの表面
に、種々の半導体チップを第２の半導体チップとして選
択して接合することができ、全体として種類の異なるチ
ップ・オン・チップ構造の半導体装置を容易に作製する
ことができる。請求項２記載の発明は、上記複数種類の
半導体チップは、機能が同じでグレードが異なるもので
あることを特徴とする請求項１記載の半導体装置であ
る。
【０００８】この構成によれば、機能が同じでグレード
の異なる半導体チップから選択したいずれかの半導体チ
ップを、第２の半導体チップとして、第１の半導体チッ
プのチップ接続部に接続することができる。これによ
り、第１の半導体チップの設計変更を要することなく、
種々のグレードのシステムをチップ・オン・チップ構造
の半導体装置によって構築できる。
【０００９】なお、機能が同じでグレードが異なるもの
の例としては、メモリ容量の異なるメモリ素子、変換ビ
ット数の異なるＡ／Ｄ変換素子、演算ビット数や演算ス
ピードの異なるＣＰＵ、駆動素子数の異なるＬＥＤ（発
光ダイオード）ドライバ、耐圧の異なるモータドライバ
などを挙げることができる。請求項３記載の発明は、予
め定める複数種類の半導体チップのうちのいずれかが接
合されるべきチップ接合領域を表面に有し、上記チップ
接合領域には、上記複数種類の半導体チップに適合可能
な標準配置に従う配置に形成されたチップ接続部が設け
られていることを特徴とする半導体チップである。
【００１０】この構成によれば、チップ接続部の配置が
予め定める複数種類の半導体チップに適合可能な標準配
置に従っているので、設計変更を要することなく、上記
複数種類の半導体チップのうちの任意のものをチップ接
続部に接続して、チップ・オン・チップ構造の半導体装
置を構成できる。請求項４記載の発明は、上記複数種類
の半導体チップは、上記標準配置に対応した配置に形成
されたチップ接続部を有していることを特徴とする請求
項３記載の半導体チップである。
【００１１】この構成によれば、上記チップ接続部に接
合されるべき複数種類の半導体チップが、上記標準配置
に対応した配置でチップ接続部を有しているので、各半
導体チップのチップ接続部同士を良好に接合することが
できる。請求項５記載の発明は、上記複数種類の半導体
チップは、機能が同じでグレードが異なるものであるこ
とを特徴とする請求項３または４記載の半導体チップで
ある。
【００１２】この構成によれば、機能が同じでグレード
の異なる半導体チップからいずれかを選択してチップ接
続部に接続することができる。これにより、一方の半導
体チップの設計変更を要することなく、種々のグレード
のシステムをチップ・オン・チップ構造の半導体装置に
よって構築できる。請求項６記載の発明は、予め定める
複数種類の半導体チップ間で標準化された配置に従って
複数のチップ接続部が表面に形成されていることを特徴
とする半導体チップである。
【００１３】この半導体チップは、チップ接続部の配置
が複数種類の半導体チップの間で標準化された配置に従
っているので、これに対応して標準化された配置で形成
されたチップ接続部を有する別の半導体チップに対し
て、当該別の半導体チップの設計変更を要することなく
接合できる。これにより、複数種類のチップ・オン・チ
ップ構造の半導体装置を容易に作製できるようになる。
【００１４】請求項７記載の発明は、上記複数種類の半
導体チップは、機能が同じでグレードが異なるものであ
ることを特徴とする請求項６記載の半導体チップであ
る。この構成によれば、機能が同じでグレードの異なる
半導体チップからいずれかを選択して別の半導体チップ
のチップ接続部に接続することができる。これにより、
当該別の半導体チップの設計変更を要することなく、種
々のグレードのシステムをチップ・オン・チップ構造の
半導体装置によって構築できる。
【００１５】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の一部分解した斜視
図である。この半導体装置は、第１の半導体チップとし
ての親チップＭの表面１１に、第２の半導体チップとし
ての子チップＤ１，Ｄ２，Ｄ３（以下、総称するときに
は「子チップＤ」という。）をそれぞれ重ね合わせて接
合した、いわゆるチップ・オン・チップ（Chip-On-Chi
p）構造を有している。
【００１６】親チップＭは、たとえばシリコンチップか
らなっている。表面１１は、親チップＭの基体をなす半
導体基板においてトランジスタなどの機能素子が形成さ
れた活性表層領域側の表面であり、最表面は、絶縁物の
保護膜で覆われている。この保護膜上には、所定の位置
において、外部接続用の複数のパッド１２が、ほぼ矩形
の平面形状を有する親チップＭの表面１１の周縁付近に
露出して配置されている。この外部接続用パッド１２
は、ボンディングワイヤ１３によってリードフレーム１
４に接続されるべきパッドである。
【００１７】親チップＭの内方の領域には、子チップＤ
の接合領域１５（チップ接合領域。子チップＤ２に対応
するもののみを図示した。）が設定されており、この接
合領域１５には、子チップＤとの接続のためのチップ間
接続用パッドＰＭ（チップ接続部）が、複数個配置され
ている。子チップＤは、たとえばシリコンチップからな
る。この子チップＤの基体をなす半導体基板においてト
ランジスタなどの機能素子が形成された活性表層領域側
の表面である表面２１の最表面は、絶縁物の保護膜で覆
われている。この保護膜上には、親チップＭのチップ間
接続用パッドＰＭに対応する位置に、複数個のパッドＰ
Ｄ（チップ接続部）が露出して形成されている。各パッ
ドＰＤ上には、耐酸化性の金属、たとえば、金、鉛、プ
ラチナ、銀またはイリジウムからなるバンプＢ（チップ
接続部）がそれぞれ形成されている。
【００１８】子チップＤは、表面２１を親チップＭの表
面１１に対向させた状態で親チップＭに接合される。こ
の接合は、バンプＢを接合領域１５のチップ間接続用パ
ッドＰＭにそれぞれ当接させた状態で、親チップＭと子
チップＤとを相互に圧着することにより達成される。こ
の圧着の際、必要に応じて親チップＭおよび／または子
チップＤに超音波振動を与えることにより、バンプＢと
チップ間接続用パッドＰＭとの確実な接合が達成され
る。
【００１９】たとえば、親チップＭには、ゲートアレイ
やロジック回路が形成されている。そして、たとえば、
第１の子チップＤ１は、Ａ／Ｄ変換素子であり、第２の
子チップＤ２は、メモリ素子（フラッシュメモリ、ＥＥ
ＰＲＯＭ、強誘電体メモリ、ダイナミックＲＡＭなど）
であり、第３の子チップＤ３は、ＣＰＵである。図２
は、メモリ素子を構成する第２の子チップＤ２の接合領
域１５における親チップＭの表面１１のチップ間接続用
パッドＰＭの配置を説明するための部分拡大平面図であ
る。接合領域１５には、グレードの異なる複数種類のメ
モリ素子から選択した任意のメモリ素子を第２の子チッ
プＤ２としてフェースダウン方式で接合することができ
るようになっている。すなわち、親チップＭの接合領域
１５に形成された複数のチップ間接続用パッドＰＭは、
複数種類のメモリ素子チップにおけるパッドの配置に対
して互換性を有することができる標準配置に従って配置
されている。
【００２０】図３、図４および図５は、記憶容量の異な
る複数種類のメモリ素子チップのパッドＰＤの標準配置
の一例について簡略化して示す平面図である。たとえ
ば、図３に示されたメモリ素子チップＭ１は、記憶容量
が２５６キロバイトのものであり、図４に示されたメモ
リ素子チップＭ２は、記憶容量が１メガバイトのもので
あり、図５に示されたメモリ素子チップＭ３は、記憶容
量が２メガバイトのものである。これらは、いずれも、
第２の子チップＤ２として適用可能な構成を有してい
る。なお、図３ないし図５では、パッドＰＤ上に形成さ
れているバンプＢの図示は省略した。
【００２１】メモリ素子チップＭ１は、ほぼ長方形の表
面２１を有し、この表面２１に形成されたパッドＰＤ
は、相対向する長辺に沿って配列されたパッド群７１，
７２を含む。また、メモリ素子チップＭ２は、メモリ素
子チップＭ１とほぼ合同な長方形の表面２１を有し、パ
ッドＰＤは、パッド群７１，７２の他に、一対の短辺に
それぞれ沿って配列されたパッド群８１，８２を含む。
さらに、メモリ素子チップＭ３は、メモリ素子チップＭ
１，Ｍ２とほぼ合同な長方形の表面２１を有し、パッド
ＰＤは、パッド群７１，７２，８１，８２の他に、一対
の短辺からやや内方に入り込んだ位置にパッド群９１，
９２を有している。
【００２２】これに対応して、親チップＭの接合領域１
５に形成された複数のチップ間接続用パッドＰＭは、パ
ッド群７１，７２に適合する位置に形成されたパッド群
１７１，１７２、パッド群８１，８２に適合する位置に
形成されたパッド群１８１，１８２、およびパッド群９
１，９２に適合する位置に形成されたパッド群１９１，
１９２を有している。
【００２３】すなわち、接合領域１５に形成された複数
のチップ間接続用パッドＰＭは、機能が同じでグレード
の異なる複数種類のメモリ素子Ｍ１，Ｍ２，Ｍ３のパッ
ドＰＤの全てに対して互換性のある標準配置に従って形
成されている。そして、メモリ素子チップＭ１，Ｍ２，
Ｍ３もまた、当該標準配置に適合する配置でパッドＰＤ
を有している。
【００２４】したがって、親チップＭの接合領域１５に
は、３種類のメモリ素子チップＭ１，Ｍ２，Ｍ３から選
択した任意のものを子チップＤ２として接合して、チッ
プ・オン・チップ構造の半導体装置を構成することがで
きる。換言すれば、親チップＭは、３種類のメモリ素子
チップＭ１，Ｍ２，Ｍ３のいずれにも設計変更を要する
ことなく適合することができ、これにより、グレードの
異なる３種類のシステムを親チップＭの設計変更や生産
ラインの変更等を要することなく作製することができ
る。
【００２５】なお、親チップＭ上にチップ・オン・チッ
プ接合される他の子チップＤ１，Ｄ３についても、同様
に、パッド配置の標準化がなされていることが好まし
い。これにより、Ａ／Ｄ変換素子チップ（第１の子チッ
プＤ１）については、たとえば、ビット数の異なる複数
種類のＡ／Ｄ変換素子チップから任意のものを選択して
親チップＭに接合できる。また、ＣＰＵチップ（第３の
子チップＤ３）については、たとえば、演算ビット数の
異なる複数種類のＣＰＵチップから選択した任意のもの
を選択して親チップＭに接合できる。
【００２６】この発明の実施形態の説明は以上のとおり
であるが、この発明は他の形態でも実施することができ
る。たとえば、上述の実施形態では、３種類のメモリ素
子チップＭ１，Ｍ２，Ｍ３として、パッド数の異なるも
のを例にとったが、同数のパッド数で容量の異なる複数
種類のメモリ素子チップについて、全パッドＰＤの配置
を共通化するようにしてもよい。むろん、パッド数が同
一であっても、パッドＰＤの配置は、親チップＭの接合
領域１５におけるチップ間接続パッドＰＭの配置と整合
している限りにおいて、変更されてもかまわない。Ａ／
Ｄ変換素子チップおよびＣＰＵチップについても同様で
ある。
【００２７】また、上記の実施形態では、３種類のメモ
リ素子チップＭ１，Ｍ２，Ｍ３は、少なくとも平面視に
おける形状がほぼ合同であるが、パッドＰＤの配置が標
準化されている限りにおいて、大きさや形状が異なって
いてもよい。さらに、メモリ素子チップ、Ａ／Ｄ変換素
子チップおよびＣＰＵチップの他にも、ＬＥＤ駆動回
路、モータ駆動回路およびディジタル／アナログ変換素
子などに関しても同様にして、親チップ側のチップ接続
用パッドおよび子チップ側のチップ接続用パッドの配置
を標準化しておくことによって、親チップの設計を変更
することなく、異なる種類の子チップを共通の構成の親
チップに接合して用い、全体としてグレードの異なる複
数種類のチップ・オン・チップ構造の半導体装置を構成
できる。
【００２８】また、上記の実施形態では、子チップＤに
バンプＢを設けているが、親チップＭ側に同様のバンプ
を設けてもよく、親チップＭおよび子チップＤの両方に
バンプを設けて、バンプ同士を接合することによって親
チップＭおよび子チップＤのチップ・オン・チップ接合
を達成してもよい。また、バンプのように高く隆起した
金属隆起部の代わりに、金属蒸着膜などを適用してもよ
い。
【００２９】さらに、上記の実施形態では、親チップＭ
の表面１１に３つの子チップＤが接合される場合につい
て説明したが、親チップＭの表面１１に接合される子チ
ップの数は必要とされるシステム構成に応じて定められ
ればよい。さらに、上記の実施形態では、親チップＭお
よび子チップＤは、いずれもシリコンからなるチップで
あることとしたが、シリコンの他にも、ガリウム砒素半
導体やゲルマニウム半導体などの他の任意の半導体材料
を用いた半導体チップをこの発明の半導体装置に適用す
ることができる。この場合に、第１の半導体チップと第
２の半導体チップとの半導体材料は、同じでもよいし異
なっていてもよい。
【００３０】その他、特許請求の範囲に記載された事項
の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の一部
分解した斜視図である。
【図２】子チップの接合領域における親チップの表面の
チップ間接続用パッドの配置を説明するための部分拡大
平面図である。
【図３】メモリ素子チップの一例の簡略化した平面図で
ある。
【図４】メモリ素子チップの他の例の簡略化した平面図
である。
【図５】メモリ素子チップのさらに他の例の簡略化した
平面図である。
【符号の説明】
Ｍ 親チップ（第１の半導体チップ） Ｄ１，Ｄ２，Ｄ３ 子チップ（第２の半導体チップ） ＰＭ チップ間接続用パッド（チップ接続部） ＰＤ パッド（チップ接続部） Ｂ バンプ（チップ接続部） １５ 接合領域 Ｍ１，Ｍ２，Ｍ３ メモリ素子チップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】第１の半導体チップの表面に第２の半導体
    チップを重ねて接合して構成される半導体装置であっ
    て、 上記第１の半導体チップの表面の上記第２の半導体チッ
    プの接合位置には、予め定める複数種類の半導体チップ
    に適合するように標準化された配置でチップ接続部が設
    けられており、 上記第２の半導体チップには、上記第１の半導体チップ
    のチップ接続部の配置に適合するように標準化された配
    置でチップ接続部が設けられていることを特徴とする半
    導体装置。
  2. 【請求項２】上記複数種類の半導体チップは、機能が同
    じでグレードが異なるものであることを特徴とする請求
    項１記載の半導体装置。
  3. 【請求項３】予め定める複数種類の半導体チップのうち
    のいずれかが接合されるべきチップ接合領域を表面に有
    し、上記チップ接合領域には、上記複数種類の半導体チ
    ップに適合可能な標準配置に従う配置に形成されたチッ
    プ接続部が設けられていることを特徴とする半導体チッ
    プ。
  4. 【請求項４】上記複数種類の半導体チップは、上記標準
    配置に対応した配置に形成されたチップ接続部を有して
    いることを特徴とする請求項３記載の半導体チップ。
  5. 【請求項５】上記複数種類の半導体チップは、機能が同
    じでグレードが異なるものであることを特徴とする請求
    項３または４記載の半導体チップ。
  6. 【請求項６】予め定める複数種類の半導体チップ間で標
    準化された配置に従って複数のチップ接続部が表面に形
    成されていることを特徴とする半導体チップ。
  7. 【請求項７】上記複数種類の半導体チップは、機能が同
    じでグレードが異なるものであることを特徴とする請求
    項６記載の半導体チップ。
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