JPH06310558A - Ｉｃチップ - Google Patents

Ｉｃチップ

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JPH06310558A
JPH06310558A JP5093251A JP9325193A JPH06310558A JP H06310558 A JPH06310558 A JP H06310558A JP 5093251 A JP5093251 A JP 5093251A JP 9325193 A JP9325193 A JP 9325193A JP H06310558 A JPH06310558 A JP H06310558A
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JP
Japan
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pad
chip
pin
pads
input
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JP5093251A
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English (en)
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Naonori Uda
尚典 宇田
Tetsuo Sawai
徹郎 澤井
Shunichi Imaoka
俊一 今岡
Toshikazu Hirai
利和 平井
Yasoo Harada
八十雄 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 １種類の回路レイアウトにより、そのICパッ
ケージの多種類のピン配置に対応することができるICチ
ップを提供する。 【構成】 信号を入力する入力パッド、信号を出力する
出力パッド、信号を入出力する入出力パッド、電源を供
給する電源電圧パッド及び制御電圧を供給する制御電圧
パッドを備えたICチップにおいて、入力パッドPAと出力
パッドLNとをその中心点に関して略々点対称の位置に配
置し、少なくとも２個の入出力パッドRC1,RC2 をその中
心点に関して略々点対称の位置に配置して接続し、田形
に区画される４領域に少なくとも４個の電源電圧パッド
VD1,VD2,VD3,VD4 及び少なくとも４個の制御電圧パッド
V11,V12,V13,V14,V21,V22,V23,V24 を夫々配置して接続
した構成とすることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明発明はICチップに関し、特
に汎用性の高いパッド配置のICチップを提案するもので
ある。
【０００２】
【従来の技術】従来、ICチップから接続線を外部に引き
出すため、ICチップのパッドとICパッケージのピンとを
ボンディング接続する場合に、ボンディングワイヤがIC
チップの構成素子をまたぐことがないよう、そしてボン
ディングワイヤが交差することがないよう、設計時にお
いて、ICチップの構成素子の配置に合わせてICパッケー
ジのピンを配置し、又はICパッケージでのピンの配置に
合わせてICチップの構成素子の配置を行っている。
【０００３】
【発明が解決しようとする課題】従って、内部の回路構
成は同一であって、ピンの配置が異なる複数の種類のIC
パッケージを、従来の方法により設計する場合、そのピ
ン配置の種類と同数のICチップを必要とするという問題
点があった。
【０００４】本発明は、このような問題点を解決するた
めになされたものであり、各種の相関するパッドを、中
心点に関して点対称となるよう、又は田形に区画される
４領域に各配置することにより、１種類のICチップで、
そのICパッケージの複数の種類のピン配置に対応し得る
ICチップを提供することを目的とする。
【０００５】
【課題を解決するための手段】第１発明に係るICチップ
は、信号を入力する入力パッド及び信号を出力する出力
パッドを備えたICチップにおいて、入力パッドと出力パ
ッドとをその中心点に関して略々点対称の位置に配置し
てあることを特徴とする。
【０００６】第２発明に係るICチップは、信号を入出力
する入出力パッドを備えたICチップにおいて、少なくと
も２個の入出力パッドをその中心点に関して略々点対称
の位置に配置して接続してあることを特徴とする。
【０００７】第３発明に係るICチップは、電源電圧を供
給する電源電圧パッドを備えたICチップにおいて、田形
に区画される４領域に少なくとも４個の電源電圧パッド
を各配置して接続してあることを特徴とする。
【０００８】第４発明に係るICチップは、制御電圧を供
給する制御電圧パッドを備えたICチップにおいて、田形
に区画される４領域に少なくとも４個の制御電圧パッド
を各配置して接続してあることを特徴とする。
【０００９】第５発明に係るICチップは、信号を入力す
る入力パッド、信号を出力する出力パッド、信号を入出
力する入出力パッド、電源電圧を供給する電源電圧パッ
ド及び制御電圧を供給する制御電圧パッドを備えたICチ
ップにおいて、入力パッドと出力パッドとをその中心点
に関して略々点対称の位置に配置し、少なくとも２個の
入出力パッドをその中心点に関して略々点対称の位置に
配置して接続し、少なくとも４個の電源電圧パッド及び
少なくとも４個の制御電圧パッドを田形に区画される４
領域に各配置して接続してあることを特徴とする。
【００１０】
【作用】第１発明では、入力パッドと出力パッドが略々
点対称の位置にあり、第２発明では、少なくとも２個の
入出力パッドが略々点対称の位置にあり、かつ接続され
ているので、ICパッケージにおいて、入力ピン及び出力
ピンが同一の一辺の両側に配置され、信号が入出力する
入出力ピンがその同一の一辺又は対向する他の一辺にあ
る場合、又は入力ピン及び出力ピンが対向する２辺の夫
々に配置され、入出力ピンが対向する２辺のいずれかに
ある場合のいずれにおいても、第１発明又は第２発明の
ICチップを載置してボンディングワイヤをボンディング
することができる。
【００１１】第３発明では、少なくとも４個の電源電圧
パッドが、その田形の４領域に位置し、かつ接続され、
第４発明では、少なくとも４個の制御電圧パッドが同じ
く４領域に位置し、かつ接続されているので、ICパッケ
ージにおい、て電源電圧を供給する電源電圧ピン及び制
御電圧を供給する制御電圧ピンが、その両辺のいずれの
位置にあっても、第３発明又は第４発明のICチップを載
置して、先の入出力信号用のボンディングワイヤと交差
することなくボンディングすることができる。
【００１２】第５発明では、第１発明、第２発明、第３
発明、第４発明を包含しているので、ICパッケージにお
いて、入力ピン、出力ピン、入出力ピン、電源電圧ピン
及び制御電圧ピンがその両辺のいずれの位置にあっても
第５発明のICチップを載置してボンディングワイヤが相
互に交差することなくボンディングすることができる。
【００１３】
【実施例】以下本発明をその実施例を示す図面に基づい
て説明する。図１はMMIC(Monolithic Microwave Integr
ated Circuit) スイッチの回路図である。入出力端子RC
から入力される高周波信号はFET F1を介して出力端子LN
へ出力される。出力端子LNとグランドＧとの間にFET F3
が介装されている。入力端子PAから入力される高周波信
号は、FET F2を介して入出力端子RCへ出力される。入力
端子PAとグランドＧとの間にFET F4が介装されている。
FET F1のゲートは抵抗R1を介し、FET F4のゲートは抵抗
R4を介して、夫々コントロール電圧端子V2に接続され、
FET F2のゲートは抵抗R2を介し、FET F3のゲートは抵抗
R3を介して夫々コントロール電圧端子V1に接続されてい
る。
【００１４】４個のFET F1,F2,F3,F4 はいずれもＮチャ
ネルのデプリーション型MES FET であり、ゲートに０Ｖ
を与えた場合にオンとなり、−３Ｖを与えた場合にオフ
となる。コントロール電圧端子V1,V2 はFET F2,F3 及び
FET F1,F4 を夫々制御するコントロール電圧を与える端
子である。
【００１５】次に動作について説明する。 (コントロール電圧端子V1に−３Ｖを与え、コントロー
ル電圧端子V2に０Ｖを与えた場合）FET F1,F4 はオン、
FET F2,F3 はオフとなる。故に入出力端子RCから入力さ
れる高周波信号は出力端子LNへ出力される。FET F2はオ
フであるが、わずかな漏洩電流が流れFET F4がオンであ
るので、グランドＧへバイパスされ、入力端子PAへは出
力されない。
【００１６】(コントロール電圧端子V1に０Ｖを与え、
コントロール電圧端子V2に−３Ｖを与えた場合）FET F
2,F3 はオン、FET F1,F4 はオフとなる。故に入力端子P
Aから入力される高周波信号は、入出力端子RCへ出力さ
れる。FET F1はオフであるが、僅かな漏洩電流が流れ、
FET F3がオンであるので、グランドＧへバイパスされ、
出力端子LNへは出力されない。
【００１７】図２は、本発明の第１実施例であり、図１
に示すMMICスイッチのチップのレイアウト図である。図
において、４個のパッドV11,V12,V13,V14 は図１におけ
るコントロール電圧端子V1に対応したコントロール電圧
パッドである。パッドV11 は左下 (図における左下以下
同様) の隅に、パッドV12 は右下の隅に、パッドV13は
右上の隅から少し下の位置に、そしてV14 は左上の隅か
ら少し右寄りの位置に夫々配置され、パッドV11 から出
発した接続線は下辺に沿って右行してパッドV12 に接続
され、右辺に沿って上行してパッドV13 に接続され、上
辺下部を左行,上行, 次いで左行してパッドV14 に接続
されている。
【００１８】４個のパッドV21,V22,V23,V24 は、図１に
おけるコントロール電圧端子V2に対応したコントロール
電圧パッドである。パッドV21 は右上の隅に、パッドV2
2 は左上の隅に、パッドV23 は左下の隅から少し上の位
置に、そしてパッドV24 は右下の隅から少し左寄りの位
置に夫々配置され、パッドV21 から出発した接続線は上
辺に沿って左行してパッドV22 に接続され、左辺に沿っ
て下行してパッドV23に接続され、下辺上部を右行, 下
行, 次いで右行してパッドV24 に接続されている。４個
のパッドV11,V12,…V14 及びその接続線と４個のパッド
V21,V22,…V24及びその接続線とは、本チップの中心点
に関して点対称となるよう配置されている。
【００１９】２個のパッドRC1,RC2 は図１における入出
力端子RCに対応した入出力パッドである。パッドRC1 は
上辺右寄り下部で２個のパッドV21,V13 の各接続線より
内側に、パッドRC2 は下辺左寄り上部で２個のパッドV1
1,V23 の各接続線より内側に、中心点に関して相互に点
対称となるよう配置され接続されている。２個のパッド
G1,G2 は図１におけるグランドＧに対応したグランドパ
ッドである。パッドG1は上辺左寄り下部で２個のパッド
V14,V22 の各接続線より内側に、パッドG2は下辺右寄り
上部で２個のパッドV12,V24 の各接続線より内側に、中
心点に関して相互に点対称となるよう配置されている。
【００２０】１個のパッドLNは、図１における出力端子
LNに対応した出力パッドであり、左辺中央部から上寄り
で左辺に沿った接続線より内側に、１個のパッドPAは図
１における入力端子PAに対応した入力パッドであり右辺
中央部から下寄りで右辺に沿った接続線よりも内側に、
そして中心点に関して相互に点対称となるよう配置され
ている。
【００２１】このようにすべてのパッドは、各辺のいず
れかに接して、又は各辺のいずれかの近傍に配置されて
いる。４個のFET F1,F2,F3,F4 は図１におけるFET F1,F
2,F3,F4 に夫々対応しており、FET F1とFET F2のゲート
幅は異なっている。４個の抵抗R1,R2,R3,R4 は、図１に
おける抵抗R1,R2,R3,R4 に夫々対応している。
【００２２】FET F1は中央部左側に、FET F2は中央部右
側に、FET F3は中央左上部に、FETF4は中央右下部に夫
々配置されている。抵抗R1は中央左下部に、抵抗R2は中
央右上部に、抵抗R3は中央左上部で両FET F1,F3 の中間
に、抵抗R4は中央右下部で両FET F2,F4 の中間に夫々配
置されている。このように４個のFET F1…F4及び４個の
抵抗R1…R4は中央部及びその近傍に配置されている。
【００２３】FET F1は、そのドレインが、パッドRC1,RC
2 に、そのゲートが抵抗R1を介してパッドV21,V22,V23,
V24 に、そしてそのソースがパッドLNに接続され、FET
F2は、そのドレインがパッドRC1,RC2 に、そのゲートが
抵抗R2を介してパッドV11,V12,V13,V14 、そしてそのソ
ースがパッドPAに接続されている。FET F3は、そのドレ
インがパッドLNに、そのゲートが抵抗R3を介してパッド
V14,V13,V12,V11 に、そしてそのソースがパッドG1と接
続され、FET F4は、そのドレインがパッドPAに、そのゲ
ートが抵抗R4を介してパッドV24,V23,V22,V21 に、そし
てそのソースがパッドG2と接続されている。パッドG1と
FET Ｆ3 のソースとの接続部及びパッドG2とFET F4のソ
ースとの接続部は図示されていない。
【００２４】図３は、図２に示すICチップが内装された
ICパッケージの外観平面図である。ピン１，２…８に掲
記されている符合RC, Ｇ, LN, V1, V2, PA, Ｇ, Ｇは図
１に示す同一の符合と対応している。図において10は内
装されたICチップを示している。図４は、図２に示すIC
チップのパッドと８ピンのICパッケージのピンとを接続
するボンディングワイヤの平面図である。
【００２５】ピン１，２…８に掲記されている符合RC,
Ｇ, LN, V1, V2, PA, Ｇ, Ｇは、図１に示す同一の符合
に対応している。図において９，11, …18はインナーリ
ードであり導電性の金属体である。インナーリード９
は、図２に示すICチップが図２に示す状態から反時計方
向に90°回転した状態であるICチップ10を載置してい
る。８個のインナーリード11, 12, …18は外部に引き出
されて夫々ICパッケージのピン１，２，…８となる。
【００２６】以下図４に基づいてICチップのパッドとIC
パッケージのピンとのボンディング接続について説明す
る。ICチップ10の左辺中央部右寄りに位置する入出力パ
ッドRC1 は、ピン１と同一金属体であるインナーリード
11とボンディングワイヤ21により接続され、左辺下部右
寄りに位置するグランドパッドG1は、インナーリード９
とボンディングワイヤ22により接続され、インナーリー
ド９はピン２と同一金属体であるインナーリード12と２
本のボンディングワイヤ28,29 により接続される。
【００２７】同様に下辺上部左寄りに位置する出力パッ
ドLNは、ボンディングワイヤ23, インナーリード13を介
してピン３と、右下隅に位置するコントロール電圧パッ
ドV11 はボンディングワイヤ24, インナーリード14を介
してピン４と、右辺上部右寄りに位置するグランドパッ
ドG2はボンディングワイヤ27を介してインナーリード９
と、右上隅の下部に位置するコントロール電圧パッドV2
4 はボンディングワイヤ25, インナーリード15を介して
ピン５と、上辺下部右寄りに位置する入力パッドPAはボ
ンディングワイヤ26, インナーリード16を介してピン６
と、インナーリード９は２本のボンディングワイヤ30,3
1 及びインナーリード17を介してピン７と、同じくイン
ナーリード９は２本のボンディングワイヤ32,33 及びイ
ンナーリード18を介してピン８と夫々接続されている。
このようにボンディング接続されたボンディングワイヤ
は、構成素子をまたぐこともなく、また相互に交差する
こともない。
【００２８】図５は、図２に示すICチップを他の８ピン
のICパッケージに内装した場合のボンディングワイヤの
状況を示す模式図である。ICチップ及びインナーリード
９を拡大し、インナーリード11, 12, …18を省略し、パ
ッドからのボンディングワイヤは直接にピンへ折線にて
接続するよう模式的に表現している。
【００２９】ピン１，２, …８に掲記されている符合R
C, Ｇ, LN, V2, V1, PA, Ｇ, Ｇは、図１に示す同一の
符合と対応している。インナーリード９は、図２に示す
ICチップが図２に示す状態から反時計方向に90°回転し
た状態であるICチップ10を載置している。従って図５は
図４において符合V1,V2 が入れ替わったものと同様であ
る。以下図５に基づいてICチップのパッドとICパッケー
ジのピンとのボンディング接続について説明する。
【００３０】ICチップ10の右下隅左寄りに位置するコン
トロール電圧パッドV23 は、ボンディングワイヤ34によ
り図示しないインナーリード14を介してピン４に接続さ
れ、右上隅に位置するコントロール電圧パッドV12 は、
ボンディングワイヤ35により図示しないインナーリード
15を介してピン５に接続されている。この他のボンディ
ングワイヤは図４において２本のボンディングワイヤ2
4,25 が削除されたものと同様であるので説明を省略す
る。
【００３１】従って、コントロール電圧を与えるピンの
配置が相互に入れ替わってもICチップの配置はそのまま
とし、ワイヤボンディングするコントロール電圧パッド
のみをV11 からV12 へ、そしてV24 からV23 へ変更する
のみでよい。このようにボンディング接続されたボンデ
ィングワイヤは構成素子をまたぐこともなく、また相互
に交差することもない。
【００３２】図６は図２に示すICチップを更に他の８ピ
ンのICパッケージに内装した場合のボンディングワイヤ
の状況を示す模式図である。ICチップ及びインナーリー
ド９を拡大しインナーリード11,12,…18を省略しパッド
からのボンディングワイヤは直接にピンへ折線にて接続
するよう模式的に表現している。
【００３３】ピン１，２，…８に掲記されている符合R
C, Ｇ, PA, V2, V1, LN, Ｇ, Ｇは、図１に示す同一の
符合と対応している。インナーリード９は、図２に示す
ICチップが図２に示す状態から時計方向に90°回転した
状態であるICチップ10を載置している。以下図６に基づ
いてICチップのパッドとICパッケージのピンとのボンデ
ィングの接続について説明する。
【００３４】ICチップ10の左辺中央右寄りの上部に位置
する入出力パッドRC2 は、ボンディングワイヤ41により
図示しないインナーリード11を介してピン１に接続さ
れ、左辺中央右寄り下部に位置するグランドパッドG2
は、ボンディングワイヤ42によりインナーリード９に接
続され、インナーリード９は図示しないインナーリード
12を介してピン２に接続され、下辺上部左寄りに位置す
る入力パッドPAはボンディングワイヤ43により図示しな
いインナーリード13を介してピン３に接続され、右下隅
に位置するコントロール電圧パッドV21 は、ボンディン
グワイヤ44により図示しないインナーリード14を介して
ピン４に接続され、右辺中央左寄り上部に位置するグラ
ンドパッドG1はボンディングワイヤ47によりインナーリ
ード９に接続され、右上隅下部に位置するコントロール
電圧パッドV14 はボンディングワイヤ45により図示しな
いインナーリード15を介してピン５に接続され、上辺下
部右寄りに位置する出力パッドLNはボンディングワイヤ
46により図示しないインナーリード16を介してピン６に
接続され、インナーリード９はボンディングワイヤ49に
より図示しないインナーリード17を介してピン７に接続
され、同じくインナーリード９はボンディングワイヤ48
により図示しないインナーリード18を介してピン８に接
続されている。
【００３５】従って、信号が入力又は出力するピンの配
置が相互に入れ替わり、その信号をオン，オフする２個
のFET F1,F2 のゲートの幅が互いに異なっている場合で
あっても、ICチップをICパッケージに対して 180°回転
し、ピンからワイヤボンディングするパッドを、ピンの
近傍に位置していて、そのピンに対応しているパッドと
するのみでよい。このようにボンディング接続されたボ
ンディングワイヤは構成素子をまたぐこともなく、また
相互に交差することもない。
【００３６】図７は図２に示すICチップを６ピンのICパ
ッケージに内装した場合のボンディングワイヤの状況を
示す模式図である。６ピンのICパッケージの内部におけ
るボンディングワイヤの状況を示す説明図は、図４にお
いて、インナーリード14,15、ピン４，５を削除し、イ
ンナーリード16,17,18、ピン６，７，８を夫々インナー
リード14,15,16、ピン４，５，６と読み替え、ピンに添
記された符合はすべて削除したものをもって代替するも
のとする。ICチップ及びインナーリード９を拡大し、イ
ンナーリード11,12,…18を省略し、パッドからのボンデ
ィングワイヤは直接にピンへ折線にて接続するよう模式
的に表現している。
【００３７】ピン１，２，…８に掲記されている符合V
1, RC, V2, PA, Ｇ, LNは図１に示す同一の符合に対応
している。インナーリード９は、図２に示すICチップの
状態であるICチップ10を載置している。以下図７に基づ
いてICチップのパッドとICパッケージのピンとのボンデ
ィング接続について説明する。
【００３８】左下隅に位置するコントロール電圧パッド
V11 は、ボンディングワイヤ51により図示しないインナ
ーリード11を介してピン１に接続され、下辺中央上部左
寄りに位置する入出力パッドRC2 はボンディングワイヤ
52により図示しないインナーリード12を介してピン２に
接続され、右下隅左寄りに位置するコントロール電圧パ
ッドV24 はボンディングワイヤ53により図示しないイン
ナーリード13を介してピン３に接続され、右辺左寄り下
部に位置する入力パッドPAはボンディングワイヤ54によ
り図示しないインナーリード14を介してピン４に接続さ
れ、左辺右寄り上部に位置する出力パッドLNはボンディ
ングワイヤ56により図示しないインナーリード16を介し
てピン６に接続されている。
【００３９】そして下辺上部右寄りに位置するグランド
パッドG2はボンディングワイヤ５７により上辺下部左寄
りに位置するグランドパッドG1はボンディングワイヤ58
により、それぞれインナーリード９に接続され、インナ
ーリード９からボンディングワイヤ55により図示しない
インナーリード15を介してピン５に接続されている。こ
のように、6 ピン又は8 ピンのICパッケージにおいて、
そのピンの配置が多種類である場合にICチップを90°又
は 180°回転させることによりピンの配置の制約を受け
ることなくワイヤボンディングすることができる。
【００４０】図８はMMICスイッチの他の回路図であ。FE
T F1及びFET F2のドレインは接続され、その接続点がコ
ンデンサC1を介して入出力端子RCに、抵抗R5を介して電
源電圧端子VDに、そして試験端子DC1 に接続されている
FET F3及びFET F4のソースは接続され、その接続点が抵
抗R6を介して電源電圧端子VDに、コンデンサC2を介して
グランドＧに、そして試験端子DC2 に接続されている。
電源電圧VDには３Ｖが与えられている。FET F1のソース
及びFET F3のドレインは接続され、その接続点がコンデ
ンサC3を介して出力端子LNに、そして試験端子D1に接続
されている。FET F2のソース及びFET F4のドレインは接
続され、その接続点が、コンデンサC4を介して入力端子
PAに、そして試験端子D2に接続されている。
【００４１】４個のFET F1,F2,F3,F4 は、いずれもＮチ
ャネルのデプリーション形MES FETであり、ゲートに３
Ｖを与えた場合にオンとなり、０Ｖを与えた場合にオフ
となる。４個の試験端子DC1,DC2,D1,D2 は、４個のFET
F1,F2,F3,F4 の直流特性を測定するために設けられた端
子である。その他の構成については図１と同様であるの
で説明を省略する。
【００４２】次に動作について説明する。 (コントロール電圧端子V1に０Ｖを与え、コントロール
電圧端子V2に３Ｖを与えた場合）FET F1はオン、FET F3
はオフとなり、入出力端子RCからコンデンサC1を介して
入力される高周波信号は、出力端子LNへ出力される。FE
T F2はオフであるが、僅かに漏洩電流が流れ、FET F4が
オンであるのでコンデンサC2を介してグランドＧへバイ
パスされ、入力端子PAへは出力されない。
【００４３】(コントロール電圧端子V1に３Ｖを与え、
コントロール電圧端子V2に０Ｖを与えた場合）FET F2は
オン、FET F4はオフとなり、入力端子PAから入力される
高周波信号はコンデンサC1を介して入出力端子RCへ出力
される。FET F1はオフであるが、僅かな漏洩電流が流
れ、FET F3がオンであるので、コンデンサC2を介してグ
ランドＧへバイパスされ、出力端子LNへは出力されな
い。
【００４４】図９は、本発明の第２実施例であり、図８
に示すMMICスイッチのチップのレイアウト図である。図
において、４個のパッドV11,V12,V13,V14 は、図８にお
けるコントロール電圧端子V1と、４個のパッドV21,V22,
V23,V24 は、図８におけるコントロール電圧端子V2と
に、夫々対応したコントロール電圧パッドである。４個
のパッドVD1,VD2,VD3,VD4 は、図８における電源電圧端
子VDと対応した電源電圧パッドであり、２個のパッドRC
11,RC12 は図８における入出力端子RCに対応した入出力
パッドであり、２個のパッドDC11,DC12 は図８における
試験端子DC1 に対応した試験パッドである。そして、２
個のパッドD1,D2 は夫々図８における試験端子D1,D2 に
対応した試験パッドであり、２個のパッドLN,PA は図８
における出力端子, 入力端子に夫々対応した出力パッ
ド, 入力パッドである。
【００４５】パッドV11 は左下 (図における左下以下同
じ) の隅に、パッドV12 は左上の隅より少し下部の位置
に、パッドV13 は右上の隅より少し左寄りの位置に、そ
してパッドV14 は右辺中央部と右辺下部との中間の左寄
りの位置に夫々配置されている。パッドV11 から出発し
た接続線は、左辺に沿って上行してパッドV12 に接続さ
れ、更に上行し左上の隅より上辺に沿って右行し、以後
上辺の下部を屈折点４個所、分岐点３個所を経てパッド
V13 に接続され、以後右辺の左寄り部を下行し屈折点２
個所を経てパッドV14 に接続されている。
【００４６】パッドV21 は右上の隅に、パッドV22 は右
下の隅より少し上部の位置に、パッドV23 は左下の隅よ
り少し右寄りの位置に、そしてパッドV24 は左辺中央部
と左辺上部との中間の右寄りの位置夫々に配置されてい
る。パッドV21 から出発した接続線は右辺に沿って下行
してパッドV22 に接続され、更に下行し右下の隅より下
辺に沿って左行し以後下辺の上部を屈折点４個所、分岐
的３個所を経てパッドV23 に接続され、以後左辺の右寄
り部を上行し、屈折点２個所を経てパッドV24に接続さ
れている。
【００４７】４個のパッドV11,V12,V13,V14 及びその接
続線と４個のパッドV21,V22,V23,V24 及びその接続線と
は本チップの中心点に関して点対称となるよう配置され
ている。パッドVD1 は下辺中央部と左部との中間でパッ
ドV23 の右寄りの位置に、パッドVD2 は上辺中央部と左
部との中間の位置であって、パッドVD3 は上辺中央部と
右部との中間でパッドV13 の左寄りの位置に、パッドVD
4 は下辺中央部と右部との中間の位置であって、中心点
に関して相互に点対称となるよう配置されている。
【００４８】パッドDC21は左上の隅に近い位置であっ
て、パッドDC22は右下の隅に近い位置であって、中心点
に関して夫々点対称となるよう配置されている。パッド
DC21はコンデンサC21 の１極に接続され、そこから出発
した接続線の１本は、左辺右寄り部を下行し、屈折点３
個所を経て下辺上部を右行し、屈折点３個所を経てコン
デンサC22 の１極を介してDC22に接続されている。パッ
ドDC22はコンデンサC22の１極に接続され、そこから出
発した接続線の１本は右辺左寄り部を上行し屈折点３個
所を経て上辺下部を左行し屈折点３個所を経てコンデン
サC21 の１極を介してパッドDC21に接続されている。両
パッドDC21,DC22 、両コンデンサC21,C22及びその接続
線群は中心点に関して点対称となるよう配置されてい
る。
【００４９】パッドDC11は、上辺下部中央右寄りの位置
であって、パッドDC12は下辺上部中央左寄りの位置であ
って、４個のパッドV11,V12,V13,V14 の接続線若しくは
４個のパッドV21,V22,V23,V24 の接続線並びに２個のパ
ッドDC21,DC22 の接続線の内側に中心点に関して夫々点
対称となるよう配置されている。パッドD1は左辺右寄り
中央上側の位置であって、パッドD2は右辺左寄り中央下
側の位置であって、両パッドDC21,DC22 の接続線の内側
に、中心点に関して相互に点対称となるよう配置されて
いる。
【００５０】パッドRC1 は、上辺下部中央左寄りの位置
であって、パッドRC2 は下辺上部中央右寄りの位置であ
って、４個のパッドV11,V12,V13,V14 の接続線若しくは
４個のパッドV21,V22,V23,V24 の接続線並びに２個のパ
ッドDC21,DC22 の接続線の内側に、中心点に関して夫々
点対称となるよう配置されている。パッドG1は左上の隅
に近く、パッドDC21の右隣の位置でコンデンサC21 の他
極と接続され、パッドG2は右下の隅に近くパッドDC22の
左隣の位置でコンデンサC22 の他極と接続され、中心点
に関して夫々点対称となるよう配置されている。各電源
電圧パッドの接続線及び各コントロール電圧パッドの接
続線が、表見的に交差しているように見える個所がある
が、接触していない。すべてのパッドは各辺のいずれか
に接して、又は各辺のいずれかの近傍に配置されてい
る。
【００５１】４個の抵抗R51,R52,R53,R54 、及び４個の
抵抗R61,R62,R63,R64 はいずれも田形に区画される４領
域に配置されて接続され、４個の抵抗R1,R2,R3,R4 は、
田形に区画される４領域に配置されている。１個のコン
デンサC1は、中央部に縦長に配置されている。２個のFE
T F1,F2 は、コンデンサC1の一方の片側に、２個のFET
F2,F4 は、コンデンサC1の他方の片側に夫々配置されて
いる。２個のコンデンサC21,C22 は中心点に関して点対
称に配置されて接続され、２個のコンデンサC3,C4 は、
夫々本チップの中心点に関して点対称に配置されてい
る。試験パッドは、試験時に使用されるが、出荷後は使
用されないので、試験パッドとICパッケージのピンとの
ボンディング接続は行わない。各素子間の接続は図８の
回路図に従って接続されている。
【００５２】図10は図９に示すICチップのパッドと８ピ
ンのICパッケージのピンとを接続するボンディングワイ
ヤの平面図である。ピン１，２，…８に掲記されている
符合RC, Ｇ, LN, V1, V2, PA, VD, Ｇは図１に示す同一
の符合に対応している。図において９，11, …18はイン
ナーリードであり、導電性の金属体である。インナーリ
ード９は、図９に示すICチップが図９に示す状態から反
時計方向に90°回転した状態であるICチップ10を載置し
ている。８個のインナーリード11,12,…18は外部に引き
出されて夫々ICパッケージのピン１，２，…８となる。
【００５３】以下図10に基づいてICチップのパッドとIC
パッケージのピンとのボンディング接続について説明す
る。ICチップ10の左辺中央部右寄りに位置する入出力パ
ッドRC1 は、ピン１と同一金属体であるインナーリード
11とボンディングワイヤ21により接続され、左辺下部右
寄りに位置するグランドパッドG1は、インナーリード９
とボンディングワイヤ22により接続され、インナーリー
ド９はピン２と同一金属体であるインナーリード12と２
本のボンディングワイヤ29,30 により接続される。同様
に下辺上部右寄りに位置する出力パッドLNは、ボンディ
ングワイヤ23, インナーリード13を介してピン３と、右
下隅に位置するコントロール電圧パッドV11 はボンディ
ングワイヤ24, インナーリード14を介してピン４と、右
上隅の下部に位置するグランドパッドG2はボンディング
ワイヤ28を介してインナーリード９と、右上隅少し左寄
りに位置するコントロール電圧パッドV22 はボンディン
グワイヤ25, インナーリード15を介してピン５と、上辺
下部中央左寄りに位置する入力パッドPAはボンディング
ワイヤ26, インナーリード16を介してピン６と、左辺上
部に位置する電源電圧パッドVD3 はボンディングワイヤ
27, インナーリード17を介してピン７と、そしてインナ
ーリード９は２本のボンディングワイヤ31,32 及びイン
ナーリード18を介してピン８と夫々接続されている。こ
のようにボンディング接続されたボンディングワイヤは
構成素子をまたぐこともなく、また相互に交差すること
もない。
【００５４】図11は、図９に示すICチップを他の８ピン
のICパッケージに内装した場合のポジスタワイヤの状況
を示す模式図である。ICチップ及びインナーリード９を
拡大し、インナーリード11,12,…18を省略し、パッドか
らのボンディングワイヤは直接にピンへ折線にて接続す
るよう模式的に表現している。ピン１，２，…８に掲記
されている符合V1, RC, V2, Ｇ, LN, VD, Ｇ, PAは図１
に示す同一の符合と対応している。インナーリード９
は、図２に示すICチップが図２に示す状態から 180°回
転した状態であるICチップ10を載置している。以下図11
に基づいてICチップのパッドとICパッケージのピンとの
ボンディング接続について説明する。
【００５５】左下隅の右寄りに位置するパッドV13 は、
ボンディングワイヤ71により図示しないインナーリード
11を介してピン１に接続され、下辺上部中央右寄りに位
置する入出力パッドRC1 は、ボンディングワイヤ72によ
り図示しないインナーリード12を介してピン２に接続さ
れ、右下隅より少し中央左寄りの位置にあるパッドG1は
ボンディングワイヤ79によりインナーリード９に接続さ
れ、右辺左寄りで中央と下部との中間に位置するパッド
V24 はボンディングワイヤ73により図示しないインナー
リード13を介してピン３に接続され、インナーリード９
はボンディングワイヤ74を介して図示しないインナーリ
ード14を介してピン４に接続され、右辺中央部左寄りに
位置するパッドLNはボンディングワイヤ75を介して図示
しないインナーリード15を介してピン５に接続され、上
辺中央部と右部との中間に位置するパッドVD1 はボンデ
ィングワイヤ76により図示しないインナーリード16を介
してピン６に接続され、左上隅より少し中央右寄りに位
置するパッドG2はボンディングワイヤ80によりインナー
リード９に接続され、インナーリード９はボンディング
ワイヤ77により図示しないインナーリード17を介してピ
ン７に接続され、左辺右側中央部に位置するパッドPA
は、ボンディングワイヤ78により図示しないインナーリ
ード18を介してピン８に接続されている。
【００５６】このように各パッドから各ピンへの引き出
し位置が変更され、またICチップのトランジスタF1,F2
のゲート幅が異なっている場合であっても、ICチップの
ICパッケージに対する位置を適宜回転することにより、
ボンディングワイヤが構成素子をまたぐことなく、また
相互に交差することなくボンディング接続することがで
きる。
【００５７】
【発明の効果】以上のように本発明によれば、ICチップ
において入力パッドと出力パッドを中心点に関して略々
点対称の位置に配置し、少なくとも２個の入出力パッド
を中心点に関して略々点対称の位置に配置して接続し、
少なくとも４個の電源電圧パッド及び制御電圧パッドを
田形に区画される４領域に各配置して接続してあるの
で、内部の回路構成が同一であって、ピンの配置が異な
る複数の種類のICパッケージに対し１種類のICチップで
対応することができる。従って １．ICパッケージのピン配置に合わせてICチップの回路
レイアウトを変更する必要がない。 ２．既に存在するICパッケージのピン配置に合わせるこ
とができる。 ３．ユーザーからの依頼によってICパッケージのピン配
置を決めることができる。 という優れた効果を奏する。
【図面の簡単な説明】
【図１】MMICスイッチの回路図である。
【図２】本発明の第１実施例に係るMMICチップのレイア
ウト図である。
【図３】図２のICチップを８ピンICパッケージに内装し
た外観平面図である。
【図４】図２のICチップに接続されたボンディングワイ
ヤの平面図である。
【図５】図２のICチップを内装した他の８ピンICパッケ
ージのボンディングワイヤの模式図である。
【図６】図２のICチップを内装したさらに他の８ピンIC
パッケージのボンディングワイヤの模式図である。
【図７】図２のICチップを内装した６ピンICパッケージ
のボンディングワイヤの模式図である。
【図８】MMICスイッチの他の回路図である。
【図９】本発明の第２実施例に係るMMICチップのレイア
ウト図である。
【図１０】図９のICチップに接続されたボンディングワ
イヤの平面図である。
【図１１】図９のICチップを内装した他のICパッケージ
のボンディングワイヤの模式図である。
【符号の説明】
１，２，…８ ピン 10 ICチップ ９，11, 12, …18 インナーリード 21,22,…80 ボンディングワイヤ VD1,VD2 …VD4 電源電圧パッド V11,V12,…V14 コントロール電圧パッド V21,V22,…V24 コントロール電圧パッド LN 出力パッド PA 入力パッド RC,RC1,RC2 入出力パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平井 利和 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 信号を入力する入力パッド及び信号を出
    力する出力パッドを備えたICチップにおいて、入力パッ
    ドと出力パッドとをその中心点に関して略々点対称の位
    置に配置してあることを特徴とするICチップ。
  2. 【請求項２】 信号を入出力する入出力パッドを備えた
    ICチップにおいて、少なくとも２個の入出力パッドをそ
    の中心点に関して略々点対称の位置に配置して接続して
    あることを特徴とするICチップ。
  3. 【請求項３】 電源電圧を供給する電源電圧パッドを備
    えたICチップにおいて、田形に区画される４領域に少な
    くとも４個の電源電圧パッドを各配置して接続してある
    ことを特徴とするICチップ。
  4. 【請求項４】 制御電圧を供給する制御電圧パッドを備
    えたICチップにおいて、田形に区画される４領域に少な
    くとも４個の制御電圧パッドを各配置して接続してある
    ことを特徴とするICチップ。
  5. 【請求項５】 信号を入力する入力パッド、信号を出力
    する出力パッド、信号を入出力する入出力パッド、電源
    電圧を供給する電源電圧パッド及び制御電圧を供給する
    制御電圧パッドを備えたICチップにおいて、入力パッド
    と出力パッドとをその中心点に関して略々点対称の位置
    に配置し、少なくとも２個の入出力パッドをその中心点
    に関して略々点対称の位置に配置して接続し、少なくと
    も４個の電源電圧パッド及び少なくとも４個の制御電圧
    パッドを田形に区画される４領域に各配置して接続して
    あることを特徴とするICチップ。
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