JPH0349410A - セット優先セットリセット付ｃｍｏｓラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＣＭＯＳラッチ回路に関し、特にセット優先
セットリセット付ＣＭＯＳラッチ回路に関する。

［従来の技術］ 従来、この種のラッチ回路は、第６図に示すように構成
されていた。

即ち、第２の電源Ｖ。０と第１の電源Ｖｓｓとの間には
、ＰチャネルＭＯ８Ｆ’ＥＴＱ２Ｇ、Ｑ２２及びＮチャ
ネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２＋、Ｑ２ｏが直列に接続
されている。また、第２の電［Ｖｃ。と上記Ｐチャネル
ＭＯ８ＦＥＴＱ２゜のドレインとの間には、上記Ｐチャ
ネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２ｚ、Ｑ　２□と並列
にＰチャネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２７．Ｑ２［＋が
直列接続されている。更に、ＮチャネルＭＯＳ　Ｆ　Ｅ
　ＴＱ２Ｇのドレインと第１の電源Ｖ　ｓｓとの間には
、上記ＮチャネルＭＯ８ＦＥＴＱ２１．Ｑ２０と並列に
ＮチャネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２５．Ｑ２４が直列
に接続されている。

ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２０．　Ｑ２１の各ゲートには
、データ入力信号りが入力されている。また、ＭＯ８Ｆ
ＥＴＱ２．、Ｑ２６の各ゲートには、第１のゲート入力
信号Ｇが入力されている。更にＭＯ３ＦＥＴＱ　２２１
　Ｑ２６の各ゲートには、第２のゲート入力信号Ｇが入
力されている。

一方、共通接続されたＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２□
ＩＱ２゜。

Ｑ　２５１　　Ｑ　Ｑ６の各ドレインは、０Ｒ−ＮＡＮ
Ｄゲート２の一方のＯＲ入力端に接続されている。また
、この０Ｒ−ＮＡＮＤゲート２の他方のＯＲ入力端には
リセット入力信号Ｒが入力され、ＮＡＮＤ入力端にはセ
ット入力信号Ｓが入力されている。そして、この０Ｒ−
ＮＡＮＤゲート２の出力信号は、データ出力信号Ｑとし
て出力されると共に、ＭＯ８ＦＥＴＱ２４Ｉ　Ｑ２７の
各ゲート及びインバータ３の入力端に供給されている。

インバータ３の出力はデータ出力信号Ｑとして出力され
ている。

次に、上記のように構成された０ＭＯ８う、子回路の動
作について説明する。

いま、第１のゲート入力信号Ｇが“Ｈ”、第２のゲート
入力信号Ｇが１１１．　ＩＴのとき、データ入力信号り
が取り込まれると、データ入力信号りは、１段目のＣＭ
ＯＳインバータによって反転され、更に０Ｒ−ＮＡＮＤ
ゲート２を通して再び同位相に戻り、データ出力信号Ｑ
として出力される。

次に、第１のゲート入力信号Ｇが“ｌ　ｌ、　１１、第
２のゲート入力信号Ｇが１“Ｈ”に転じると、ＭＯ８Ｆ
ＥＴＱ２ｆｓ、Ｑ２Ｇが共にオンし、ＭＯ８ＦＥＴＱ　
２４１　Ｑ２７には０Ｒ−ＮＡＮＤゲート２を介してデ
ータ出力信号Ｑが正帰還されるので、データ出力信号Ｑ
は、そのまま保持される。

第１のゲート入力信号Ｇが“Ｌパ、第２のゲート入力信
号Ｇが“ＨＩＩのとき、リセット入力信号Ｒ及びセット
入力信号Ｓが共に“Ｈ′”になると、０Ｒ−ＮＡＮＤゲ
ート２の出力、即ちデータ出力信号Ｑは“Ｌ　ＩＩとな
る。

また、第１のゲート入力信号Ｇが“Ｌ゛、第２のゲート
入力信号Ｇがｌ　ＨＩＩのとき、セット入力信号Ｓが“
Ｌ”になると、リセット入力信号Ｒがいずれの値であっ
ても０Ｒ−ＮＡＮＤゲート２の出力は“Ｈ″′となるの
で、データ出力信号Ｑは“Ｈ”となる。

これらの場合でも、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２４．Ｑ２
７には０Ｒ−ＮＡＮＤゲート２を介して正帰還がかかる
ので、データ出力信号Ｑとして、夫々１１　Ｌ　１１“
Ｈ”が保持される。

〔発明が解決しようとする課題］ 上述した従来のＣＭＯＳラッチ回路は、０Ｒ−ＮＡＮＤ
ゲート２が６素子、インバータ３が２素子からなるので
、全体で１６素子を必要とし、素子数が多（、このラッ
チ回路を多数集積化した場合にチップサイズが大型化す
るという問題点がある。

また、従来のＣＭＯＳラッチ回路では、第１のゲート入
力信号の配線がＮチャネルＭＯ３ＦＥＴＱ２１とＰチャ
ネルＭＯ８ＦＥＴＱ２Ｂのゲートに接続され、第２のゲ
ート入力信号の配線がＮチャネルＭＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ２５とＰチャネルＭＯ８ＦＥＴＱ２２のゲートに接続
されている。このため、第７図に示すように、チップ上
のＰチャネルＭＯ８領域と、ＮチャネルＭＯ８領域の夫
々に第１及び第２のゲート入力信号の配線を施さなけれ
ばならず、配線パターンの占有面積が増大し、これによ
ってもチップサイズが大型化するという問題点があった
。

本発明はかかる問題点に鑑みてなされたものであって、
素子数及び配線パターンの占有面積の削減を図ることが
でき、これによりチップサイズの小型化を図ることがで
きるセット優先セットリセット付ＣＭＯＳラッチ回路を
提供することを目的とする。

［課題を解決するための手段］ 本発明に係るセット優先セットリセット付ＣＭＯＳラッ
チ回路は、反転データ出力端とデータ出力端との間に接
続されたインバータと、前記反転データ出力端と第１の
電源端子との間に直列に接続され、ゲートに夫々第１の
ゲート入力信号、データ入力信号及びリセット入力信号
を入力する第１導電型の第１、第２及び第３のＭＯ８Ｉ
−ランジスタと、第２の電源端子と前記反転データ出力
端との間に直列に接続され、ゲートに夫々セット入力信
号、データ入力信号及び第２のゲート入力信号を人力す
る第２導電型の第４、第５及び第６のＭＯＳトランジス
タと、前記反転データ出力端と前記第１の電源端子との
間に接続され、ゲートに前記セット入力信号を入力する
第１導電型の第７のＭＯＳトランジスタと、前記第２の
電源端子と前記反転データ出力端との間に直列に接続さ
れ、ゲートに夫々セット入力信号及びリセット入力信号
を入力する第２導電型の第８及び第９のＭＯＳトランジ
スタと、前記反転データ出力端と前記第１の電源端子と
の間に直列に接続され、ゲートに夫々第２のゲート入力
信号及び前記インバータの出力信号を入力する第１導電
型の第１０及び第１１のＭＯＳトランジスタと、前記第
２の電源端子と前記反転データ出力端との間に接続され
、ゲートに前記インバータの出力信号を入力する第２導
電型の第１２のＭＯＳトランジスタとを備えたことを特
徴とする。

［作用コ リセット入力信号及びセット入力信号によって夫々駆動
される第３及び第４のＭＯＳトランジスタが共にオン状
態であるとき、第１及び第２のゲート入力信号によって
第１及び第６のＭＯＳトランジスタがオンになると、初
段のＣＭＯＳインバータが機能して、データ入力信号が
取り込まれ、反転される。更に、その出力は、インバー
タによって同位相に戻され、データ出力信号として出力
される。

第１及び第２のゲート入力信号によって第１及び第６の
ＭＯＳトランジスタがオフ状態に転じるき、第１０のＭ
ＯＳトランジスタがオン状態になり、第１１及び第１２
のＭＯＳトランジスタのゲートへのデータ出力信号の正
帰還によって、データ出力信号は保持状態となる。

一方、セット入力信号及びリセット入力信号によって夫
々第８及び第９のＭＯＳトランジスタを共にオン状態に
すると、反転データ出力端は強制的に第２の電源レベル
、データ出力端は第１の電源レベルにリセットされる。

また、セット入力信号によって第７のＭＯＳトランジス
タをオン状態にすると、リセット信号のレベルに拘らず
、反転データ出力端は強制的に第１の電源レベル、デー
タ出力端は第２の電源レベルにセットされる。

このように、本発明によれば、従来のものに比較して回
路素子の数を２素子分減らすことができ、ゲート入力信
号の配線もＰチャネルＭＯ８領域とＮチャネルＭＯＳ領
域とで各１本ずつ設ければ良い。

［実施例コ 以下、添付の図面を参照しながら、本発明の実施例につ
いて説明する。

第１図は本発明の第１の実施例に係るセット優先セント
リセット付ＣＭＯＳラッチ回路の構成を示す回路図であ
る。

第２の電源Ｖ。０と第１の電源ＶＳＳとの間には、Ｐチ
ャネルＭＯ８ＦＥＴＱ４＝　　Ｑ５−　Ｑａと、Ｎチャ
ネルＭＯ８ＦＥＴＱ＋　、Ｑ２　、Ｑ３とが直列に接続
されている。ＭＯ８ＦＥＴＱ、、Ｑｅの共通接続された
ドレインと、第１の電源ＶＳＳとの間には、Ｎチャネル
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７と、ＮチャネルＭＯ３Ｆ
Ｂ”ｒＱ＋ｏ及びＱｌｌの直列回路とが並列に接続され
ている。また、第２の電源ｖ０゜と前記ＭＯ３ＦＥＴＱ
、、Ｑθの共通接続されたドレインとの間には、Ｐチャ
ネルＭＯ８ＦＥＴＱ８及びＱ９の直列回路と、Ｐチャネ
ルＭＯ３トランジスタＱ１２とが並列に接続されている
。

ＭＯ８ＦＥＴＱ２　、Ｑ５の各ゲートには、データ入力
信号りが入力されている。ＭＯ８Ｆ’ＥＴＱ、のゲート
には、第１のゲート入力信号Ｇが入力されている。また
、Ｍ　Ｏ３Ｆ　Ｅ　Ｔ　Ｑ　ｏ　、Ｑ　１ｏの各ゲート
には、第２のゲート入力信号Ｇが入力されている。更に
、ＭＯ８ＦＥＴＱ４．Ｑ７．Ｑ８の各ゲートには、セッ
ト入力信号Ｓが入力され、ＭＯ８ＦＥＴＱ３　、Ｑａの
各ゲートには、リセット入力信号Ｒが入力されている。

一方、共通接続されたＭＯ３ＦＥＴＱ、、ＱＢ　。

Ｑ　７１　　Ｑ９　＋　　ＱＩＯＩ　　Ｑ１２の各ドレ
インは、インバータ１の入力端に接続されている。この
インバータ１への入力信号はデータ出力信号Ｑとして取
り出されている。また、このインバータ１の出力信号は
、データ出力信号Ｑとして出力されると共に、ＭＯ８Ｆ
ＥＴＱ、、、Ｑ、。の各ゲートに供給されている。

次に、上記のように構成された本実施例に係るＣＭＯＳ
ラッチ回路の動作を第２図を参照しながら説明する。

最初に、セット入力信号Ｓが“Ｌ′”　リセット入力信
号Ｒが“ｌ　）ｉ　１１、データ出力信号Ｑが“Ｌ　１
１であるとする。このとき、ＭＯ８ＦＥＴＱｌ＋　。

Ｑ４．Ｑ、、Ｑ、。はオン、ＭＯ３ＦＥＴＱ、。

Ｑ　ａ　＋　Ｑ　＋＋はオフとなっている。

先ず、データ入力信号Ｄ“Ｈ１１のときに、時刻ｔ、で
第１のゲート入力信号Ｇが“Ｈｏ、第２のゲート入力信
号Ｇが“ｌ、　１１になると、ＭＯ８Ｆ”ＥＴＱ、、Ｑ
Ｇがオンするので、この時点でのデータ入力信号りのレ
ベル“ＨＩＩによって、ＭＯ３ｒ’ＥＴＱＩ２を通して
ＭＯ３ＦＥＴＱ１．Ｑ２　、Ｑ３に電流が流れる。ここ
で、ＭＯ３ＦＥＴＱ、。

Ｑ２．Ｑ３のオン抵抗の合計値を、ＭＯ８ＦＥＴＱＩ２
のオン抵抗値の約１／３以下に設定しておくと、時刻ｔ
２において、インバータ１の人力は、第３図の入出力特
性曲線が示すように、出力電圧が反転する入力電圧Ｖ□
よりも低くなる。このため、インバータ１から出力され
るデータ出力信号Ｑは反転して“Ｈ１１となり、Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＋　２はオフしてインバータ１の
入力であるデータ出力信号ＱはＯ［Ｖ］まで下がり、デ
ータ出力信号Ｑは°“Ｈ”に保持される。

時刻ｔ３に第１のゲート入力信号Ｇが“Ｌ　１％第２の
ゲート入力信号Ｇが“Ｈ”に反転すると、ＭＯ８ＦＥＴ
Ｑ□、Ｑｏはオフし、ＭＯ８ＦＥＴＱ　１ｏはオンする
。このとき、ＭＯ８ＦＥＴＱ、、はオンになっているの
で、インバータ１の入力であるデータ出力信号ＱはＯＥ
Ｖ］を保持し続ける。

次にデータ入力信号りが“Ｌ　ＩＩのときに、時刻ｔ５
で再び第１のゲート入力信号Ｇが“Ｈ′°、第２のゲー
ト入力信号Ｇが“Ｌ　１１になると、ＭＯ８Ｆ　Ｅ　Ｔ
　Ｑ　Ｉｓがオン、ＭＯ８ＦＥＴＱ２がオフ、ＭＯ８Ｆ
ＥＴＱ＋　、Ｑａがオン、ＭＯ８ＦＥＴＱ、。

がオフとなるので、ＭＯ８ＦＥＴＱ４．Ｑ５゜Ｑ６を通
して電源電圧Ｖ。０がインバータ１の入力に加えられ、
インバータ１の入力電位が上昇し、時刻ｔｏにおいて、
インバータ１の出力は１“Ｌ’”に反転し、ＭＯ５ＦＥ
ＴＱ、。はオン、ＭＯ３ＦＥＴＱｓｔはオフする。これ
により、インバータ１の入力であるデータ出力信号Ｑは
Ｖｃｃに保持され、データ出力信号ＱはＯ［Ｖ］に保持
される。

時刻ｔ７に第１のゲート入力信号Ｇが“′Ｌパ第２のゲ
ート入力信号Ｇが“ｌ　Ｈｌ“になると、ＭＯ３ＦＥＴ
Ｑ＋　、ＱＱがオフ、ＭＯ３ＦＥＴＱＩＯがオンになる
が、ＭＯ８ＦＥＴＱ、、はオフ、ＭＯ８Ｆ’ＥＴＱＩ。

はオンのままであるので、データ出力信号Ｑ、Ｑは、夫
々Ｖｃｃ、Ｏ［Ｖ］に保持され続ける。

続いて、時刻ｔ８において、セット入力信号Ｓが“Ｈ”
になると、ＭＯ８ＦＥＴＱ４．Ｑａはオフ、ＭＯ８ＦＥ
ＴＱ７はオンする。このとき、第１のゲート入力信号Ｇ
とデータ入力信号りの如何に拘らず、ＭＯ３ＦＥＴＱ７
はオンしているので、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７の
オン抵抗値をＭＯ８ＦＥＴＱ１゜のオン抵抗値の約１／
３以下にしておくことにより、インバータ１の入力は第
３図の入出力特性曲線が示すように、出力電圧が反転す
る入力電圧ｖ１よりも低くなるので、インバータ１から
出力される出力データ信号Ｑは反転して“Ｈｏ”となり
、ＭＯ８ＦＥＴＱ１２はオフしてインバータ１の入力は
、０［Ｖコまで下がり、データ出力信号Ｑは“Ｈ”を保
持する。従って、ＭＯ８ＦＥＴＱ、□はオンし続ける。

時刻ｔｌｏでセット入力信号Ｓが“Ｌ゛になると、ＭＯ
８ＦＥＴＱ４　、Ｑａはオン、ＭＯ８ＦＥＴＱ７はオフ
する。ゲート入力信号Ｇはｔｌ　ｌ、　ＩＩゲート入力
信号Ｇは“ＨＩＩであるので、データ入力信号Ｄ　（７
）　如何ニ拘らｆ、ＭＯ５ＦＥＴＱｔ　＋Ｑａはオフ、
ＭＯ８ＦＥＴＱ＋ｏはオンする。このとき、ＭＯ８ＦＥ
ＴＱ、１はオンしているので、データ出力信号Ｑ、Ｑは
夫々“Ｌ′、“ＨＩＩを保持する。

更に、時刻Ｌｅｔでリセット入力信号Ｒが“Ｌ　１１に
なると、ＭＯ８ＦＥＴＱ３がオフ、ＭＯＳＦＥＴ　Ｑ　
ｓがオンする。このとき、仮にセット入力信号Ｓが＋１
　Ｈｌ”であれば、ＭＯ８ＦＥＴＱ、がオフとなり、リ
セット入力信号Ｒの如何に拘らず、前述のセット動作と
なる。セット入力信号Ｓが“Ｌ　ＩＩのときには、ＭＯ
８ＦＥＴＱ［ｌはオン、ＭＯ８ＦＥＴＱ７はオフとなる
。このとき、ＭＯ８Ｆ’ＥＴＱ、Ｏ，Ｑ、ｌは、オンし
ているので、ＭＯ８ＦＥＴＱ８．Ｑｅのオン抵抗値の合
計をＭＯ８ＦＥＴＱＩＯ，Ｑ、Ｉのオン抵抗値の合計の
約１／３にしておくと、時刻ｔ１□において、インバー
タ１の入力は、第３図の入出力電圧ｖ２よりも高くなる
ので、インバータ１から出力される出力データ信号Ｑは
、反転して“Ｌ　ＩＩになり、ＭＯ８Ｆ”ＥＴＱ１２は
オン、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　＋はオフする。

この結果、インバータ１の入力であるデータ出力信号Ｑ
はＶ。。に、またデータ出力信号Ｑは０［Ｖ］に保持さ
れる。

次に、本実施例に係るＣＭＯＳラッチ回路を使用したチ
ップのレイアウト、特にゲート入力配線の状況について
、第４図を参照して説明する。本実施例においては、第
１のゲート入力信号Ｇの配線は、ＮチャネルＭＯ８ＦＥ
ＴＱ、のゲートにのみ入力されるため、ＰチャネルＭＯ
８領域には不要となる。また、第２のゲート入力信号Ｇ
の配線は、ＰチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｅと
ＰチャネルＭＯ８ＦＥＴＱｔｏのゲートに接続されるの
で、チップ上では、ＰチャネルＭＯ８ＦＥＴ領域に第２
のゲート入力配線を１本設け、ＮチャネルＭＯ３領域へ
はチップ内部で適当に延長することにより接続すれば良
い。

第５図は本発明の第２の実施例に係るＣＭＯＳラッチ回
路の回路図である。

本実施例が前述した第１の実施例と異なる点は、Ｎチャ
ネルＭＯ８ＦＥＴＱＩＯ，Ｑｔｔの各ゲートに入力され
る信号であり、この実施例では、ＭＯ８ＦＥＴＱ、ｏの
ゲートに第２のゲート入力信号Ｇが入力され、ＭＯ８Ｆ
ＥＴＱ！、のゲートにデータ出力信号Ｑが入力されてい
る。その他の構成については第１図に示した回路と同様
であるため、第１図と同一物には同一符号を付して詳し
い説明を省略する。

本実施例においても、基本的な動作は第１の実施例のも
のと同一であり、先の実施例と同様、本発明の効果を奏
することは明らかである。

［発明の効果コ 以上説明したように、本発明によれば、従来のものに比
較して回路素子の数を２素子分減らすことができる。ま
た、ゲート入力信号の配線も、ＰチャネルＭＯ３領域と
ＮチャネルＭＯ３領域とで各１本ずつとすることができ
、配線パターンの簡素化を図ることができる。このため
、チップサイズの小型化を図ることができる。

また、本発明は、ゲート入力信号線の配線容量の減少に
よって、高速のＣＭＯＳラッチ回路を提供することがで
きるという効果も奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＣＭＯＳラッチ回
路の回路図、第２図は同ラッチ回路の動作を示すタイミ
ング図、第３図は同ラッチ回路の入出力特性を示す特性
図、第４図は同ラッチ回路の配線レイアウトを示す平面
図、第５図は本発明の第２の実施例に係るＣＭＯＳラッ
チ回路の回路図、第６図は従来のＣＭＯＳラッチ回路の
回路図、第７図は第６図のランチ回路の配線レイアウト
を示す平面図である。 １．３；インバータ、２　；　０Ｒ−ＮＡＮＤゲート、
Ｑ、乃至Ｑ　３　＋　Ｑ？　＋　Ｑｒｏ＊　Ｑｌｌｌ　
Ｑ２０１Ｑ２□ｈ　　０２４１　　Ｑ　２＋５　；　Ｎ
チャネルＭＯ３ｒ’ＥＴ。

Claims (1)

【特許請求の範囲】
1. （１）反転データ出力端とデータ出力端との間に接続さ
   れたインバータと、前記反転データ出力端と第１の電源
   端子との間に直列に接続され、ゲートに夫々第１のゲー
   ト入力信号、データ入力信号及びリセット入力信号を入
   力する第１導電型の第１、第２及び第３のＭＯＳトラン
   ジスタと、第２の電源端子と前記反転データ出力端との
   間に直列に接続され、ゲートに夫々セット入力信号、デ
   ータ入力信号及び第２のゲート入力信号を入力する第２
   導電型の第４、第５及び第６のＭＯＳトランジスタと、
   前記反転データ出力端と前記第１の電源端子との間に接
   続され、ゲートに前記セット入力信号を入力する第１導
   電型の第７のＭＯＳトランジスタと、前記第２の電源端
   子と前記反転データ出力端との間に直列に接続され、ゲ
   ートに夫々セット入力信号及びリセット入力信号を入力
   する第２導電型の第８及び第９のＭＯＳトランジスタと
   、前記反転データ出力端と前記第１の電源端子との間に
   直列に接続され、ゲートに夫々第２のゲート入力信号及
   び前記インバータの出力信号を入力する第１導電型の第
   １０及び第１１のＭＯＳトランジスタと、前記第２の電
   源端子と前記反転データ出力端との間に接続され、ゲー
   トに前記インバータの出力信号を入力する第２導電型の
   第１２のＭＯＳトランジスタとを備えたことを特徴とす
   るセット優先セットリセット付ＣＭＯＳラッチ回路。