JPH0746104A - プログラマブル入力回路 - Google Patents
プログラマブル入力回路Info
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- JPH0746104A JPH0746104A JP6012326A JP1232694A JPH0746104A JP H0746104 A JPH0746104 A JP H0746104A JP 6012326 A JP6012326 A JP 6012326A JP 1232694 A JP1232694 A JP 1232694A JP H0746104 A JPH0746104 A JP H0746104A
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- circuit
- input
- pull
- terminal
- transistor
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Abstract
(57)【要約】
【目的】 外部回路に合わせたプルアップ回路や終端回
路等を集積回路内部にプログラマブルに実現できる入力
回路を提供する。 【構成】 プルアップ回路，プルダウン回路，終端回路
を形成し得る複数の抵抗素子Ｒ1，Ｒ2，Ｒ3，Ｒ4を予め
集積回路中にそれぞれスイッチ素子Ｓ1，Ｓ2，Ｓ3，Ｓ4
を介してその接続／非接続がプログラマブルに設定でき
るように設けておく。このスイッチ素子のプログラミン
グにより、プルアップ回路，プルダウン回路，終端回路
の任意の一つを形成することで、外部回路に合わせてプ
ログラマブルに最適な入力回路を実現する。 【効果】 外付けの入力回路が省略でき、実装密度の向
上と部品点数の削減、装置の小型化とコスト低減が図れ
る。実装等を変えずにユーザーが手元でアプリケーショ
ン対応の回路が組めるという利便性を向上させることが
できる。
路等を集積回路内部にプログラマブルに実現できる入力
回路を提供する。 【構成】 プルアップ回路，プルダウン回路，終端回路
を形成し得る複数の抵抗素子Ｒ1，Ｒ2，Ｒ3，Ｒ4を予め
集積回路中にそれぞれスイッチ素子Ｓ1，Ｓ2，Ｓ3，Ｓ4
を介してその接続／非接続がプログラマブルに設定でき
るように設けておく。このスイッチ素子のプログラミン
グにより、プルアップ回路，プルダウン回路，終端回路
の任意の一つを形成することで、外部回路に合わせてプ
ログラマブルに最適な入力回路を実現する。 【効果】 外付けの入力回路が省略でき、実装密度の向
上と部品点数の削減、装置の小型化とコスト低減が図れ
る。実装等を変えずにユーザーが手元でアプリケーショ
ン対応の回路が組めるという利便性を向上させることが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブル・ロジ
ック・デバイス等の集積回路の入力端子に接続され、外
部回路に合わせたプルアップ回路やプルダウン回路また
は終端回路をプログラマブルに、集積回路の中に実現す
ることができるプログラマブル入力回路に関するもので
ある。
ック・デバイス等の集積回路の入力端子に接続され、外
部回路に合わせたプルアップ回路やプルダウン回路また
は終端回路をプログラマブルに、集積回路の中に実現す
ることができるプログラマブル入力回路に関するもので
ある。
【０００２】
【従来の技術】従来より、ユーザーがアプリケーション
対応の論理機能を手元で高集積度に実現する集積回路
（ＩＣ）として、ＰＬＤ（プログラマブル・ロジック・
デバイス）等が使用されている。ＰＬＤは複数のプログ
ラマブルな論理要素を含み、さらにプログラマブルな配
線によって、各論理要素の入出力が任意に結線できるよ
うになっている。このＰＬＤに対する外部回路からの入
力信号は、一般に上記論理要素のプログラマブルな回路
部分（例えばＡＮＤ平面など）の決められた入力端子に
直接入力されている。
対応の論理機能を手元で高集積度に実現する集積回路
（ＩＣ）として、ＰＬＤ（プログラマブル・ロジック・
デバイス）等が使用されている。ＰＬＤは複数のプログ
ラマブルな論理要素を含み、さらにプログラマブルな配
線によって、各論理要素の入出力が任意に結線できるよ
うになっている。このＰＬＤに対する外部回路からの入
力信号は、一般に上記論理要素のプログラマブルな回路
部分（例えばＡＮＤ平面など）の決められた入力端子に
直接入力されている。
【０００３】このようなＰＬＤの入力端子において、例
えばスイッチ接点回路や高速な信号を扱う回路などのよ
うに外部回路によっては、入力信号を正しくＰＬＤ内部
に伝達するために、その外部回路に応じてプルアップ回
路やプルダウン回路あるいは終端回路等を、入力回路と
して設けなければならない場合がある。従来は、ＰＬＤ
の入力回路の形式を変更することは不可能であったた
め、ＰＬＤの外部にその入力回路を追加して設けてい
た。
えばスイッチ接点回路や高速な信号を扱う回路などのよ
うに外部回路によっては、入力信号を正しくＰＬＤ内部
に伝達するために、その外部回路に応じてプルアップ回
路やプルダウン回路あるいは終端回路等を、入力回路と
して設けなければならない場合がある。従来は、ＰＬＤ
の入力回路の形式を変更することは不可能であったた
め、ＰＬＤの外部にその入力回路を追加して設けてい
た。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の技術におけるプログラマブル・ロジック・デバイス
（ＰＬＤ）では、スイッチ接点回路や高速な信号を扱う
回路などの外部回路に対するプルアップ回路や終端回路
等の入力回路を、ＰＬＤを形成するＬＳＩ（大規模集積
回路）の外部に設けなければならないため、実装効率が
低下するとともに、実装部品点数が増加する。このた
め、ＰＬＤを使用する装置の小型化，コスト低減を図る
うえで不適切であった。また、ＰＬＤのような集積回路
は、本来、広範囲な用途に対応し回路素子や実装を変え
ることなくユーザーが手元で任意の論理機能を実現でき
るという利便性を有することを特徴とするものである
が、種々の外部回路からの入力形態に応じて、対応する
入力回路をＰＬＤ等の集積回路の外部に設けることは、
その利便性を損なうものであった。
来の技術におけるプログラマブル・ロジック・デバイス
（ＰＬＤ）では、スイッチ接点回路や高速な信号を扱う
回路などの外部回路に対するプルアップ回路や終端回路
等の入力回路を、ＰＬＤを形成するＬＳＩ（大規模集積
回路）の外部に設けなければならないため、実装効率が
低下するとともに、実装部品点数が増加する。このた
め、ＰＬＤを使用する装置の小型化，コスト低減を図る
うえで不適切であった。また、ＰＬＤのような集積回路
は、本来、広範囲な用途に対応し回路素子や実装を変え
ることなくユーザーが手元で任意の論理機能を実現でき
るという利便性を有することを特徴とするものである
が、種々の外部回路からの入力形態に応じて、対応する
入力回路をＰＬＤ等の集積回路の外部に設けることは、
その利便性を損なうものであった。
【０００５】本発明は、上記問題点を解決するために創
案されたもので、外部回路に合わせたプルアップ回路や
プルダウン回路あるいは終端回路等の入力回路を集積回
路内部にプログラマブルに実現することができるプログ
ラマブル入力回路を提供することを目的とする。
案されたもので、外部回路に合わせたプルアップ回路や
プルダウン回路あるいは終端回路等の入力回路を集積回
路内部にプログラマブルに実現することができるプログ
ラマブル入力回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のプログラマブル入力回路の構成は、集積回
路の入力端子に接続される入力回路であって、上記入力
端子に入力を接続したインバータと、このインバータの
出力を接続した出力端子と、プルアップ回路およびプル
ダウン回路および終端回路を構成し得る抵抗値を持つ複
数の抵抗素子と、上記抵抗素子のそれぞれに直列に接続
した複数のプログラマブルなスイッチ素子とを備え、上
記スイッチ素子をプログラミングすることにより上記抵
抗素子を上記入力端子と第１の電源端子または第２の電
源端子の間に任意に接続可能にし、上記プルアップ回路
およびプルダウン回路および終端回路の任意の一つを形
成することを特徴とする。
めの本発明のプログラマブル入力回路の構成は、集積回
路の入力端子に接続される入力回路であって、上記入力
端子に入力を接続したインバータと、このインバータの
出力を接続した出力端子と、プルアップ回路およびプル
ダウン回路および終端回路を構成し得る抵抗値を持つ複
数の抵抗素子と、上記抵抗素子のそれぞれに直列に接続
した複数のプログラマブルなスイッチ素子とを備え、上
記スイッチ素子をプログラミングすることにより上記抵
抗素子を上記入力端子と第１の電源端子または第２の電
源端子の間に任意に接続可能にし、上記プルアップ回路
およびプルダウン回路および終端回路の任意の一つを形
成することを特徴とする。
【０００７】
【作用】本発明は、プルアップ回路，プルダウン回路，
終端回路等を形成し得る複数の抵抗素子を予め集積回路
中にスイッチ素子を介してその接続／非接続がプログラ
マブルに設定できるように設けておく。このスイッチ素
子のプログラミングにより、外部回路に合わせてプログ
ラマブルに最適な入力回路を実現し、外付けの入力回路
を省略可能にして、実装密度の向上と部品点数の削減を
図り、装置の小型化とコスト低減を可能にするととも
に、回路素子や実装を変えることなくユーザーが手元で
アプリケーション対応の回路が組めるというＰＬＤのよ
うな集積回路が持つ利便性を向上させる。
終端回路等を形成し得る複数の抵抗素子を予め集積回路
中にスイッチ素子を介してその接続／非接続がプログラ
マブルに設定できるように設けておく。このスイッチ素
子のプログラミングにより、外部回路に合わせてプログ
ラマブルに最適な入力回路を実現し、外付けの入力回路
を省略可能にして、実装密度の向上と部品点数の削減を
図り、装置の小型化とコスト低減を可能にするととも
に、回路素子や実装を変えることなくユーザーが手元で
アプリケーション対応の回路が組めるというＰＬＤのよ
うな集積回路が持つ利便性を向上させる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【０００９】図１は本発明の一実施例を示す回路図であ
る。本実施例は、入力端子１と、入力端子１に入力を接
続したインバータ２と、インバータ２の出力を接続した
出力端子３と、一端をそれぞれ第１の電源端子（例えば
＋回路電源）４に接続した抵抗素子Ｒ1，Ｒ2と、一端を
それぞれ第２の電源端子(例えばグランド）５に接続し
た抵抗素子Ｒ3，Ｒ4と、ソースを第１の電源端子４に接
続したｐチャンネルＭＯＳ形電界効果トランジスタ６
と、ソースを第２の電源端子５に接続したｎチャンネル
ＭＯＳ形電界効果トランジスタ７と、各抵抗素子Ｒ1，
Ｒ2，Ｒ3，Ｒ4および各トランジスタ６，７のドレイン
のそれぞれに直列に接続して入力端子１に接続したプロ
グラマブルなスイッチ素子Ｓ1，Ｓ2，Ｓ3，Ｓ4，Ｓ5，
Ｓ6とから成る。トランジスタ６，７のゲートはインバ
ータ２の出力に接続されている。抵抗素子Ｒ1，Ｒ3はＲ
2，Ｒ4に比べて小さい値とし、抵抗素子Ｒ2，Ｒ4は
Ｒ1，Ｒ3に比べて大きい値とする。
る。本実施例は、入力端子１と、入力端子１に入力を接
続したインバータ２と、インバータ２の出力を接続した
出力端子３と、一端をそれぞれ第１の電源端子（例えば
＋回路電源）４に接続した抵抗素子Ｒ1，Ｒ2と、一端を
それぞれ第２の電源端子(例えばグランド）５に接続し
た抵抗素子Ｒ3，Ｒ4と、ソースを第１の電源端子４に接
続したｐチャンネルＭＯＳ形電界効果トランジスタ６
と、ソースを第２の電源端子５に接続したｎチャンネル
ＭＯＳ形電界効果トランジスタ７と、各抵抗素子Ｒ1，
Ｒ2，Ｒ3，Ｒ4および各トランジスタ６，７のドレイン
のそれぞれに直列に接続して入力端子１に接続したプロ
グラマブルなスイッチ素子Ｓ1，Ｓ2，Ｓ3，Ｓ4，Ｓ5，
Ｓ6とから成る。トランジスタ６，７のゲートはインバ
ータ２の出力に接続されている。抵抗素子Ｒ1，Ｒ3はＲ
2，Ｒ4に比べて小さい値とし、抵抗素子Ｒ2，Ｒ4は
Ｒ1，Ｒ3に比べて大きい値とする。
【００１０】図２はプログラマブルなスイッチ素子の構
成例を示す説明図で、図１の記号との対応も示してい
る。等号の左側が記号を示し、右側が実際の構成を示
す。スイッチ素子Ｓは、ｎチャンネルＭＯＳ形電界効果
トランジスタ８により形成され、配線９,９′の間に介設
される。このトランジスタ８のゲート入力はプログラマ
ブルな記憶素子（例えばＰＲＯＭ）１０から与えられ、
ゲート入力がハイレベルのときトランジスタ８がオンと
なって接続状態となり、ローレベルのときオフとなって
非接続状態となる。
成例を示す説明図で、図１の記号との対応も示してい
る。等号の左側が記号を示し、右側が実際の構成を示
す。スイッチ素子Ｓは、ｎチャンネルＭＯＳ形電界効果
トランジスタ８により形成され、配線９,９′の間に介設
される。このトランジスタ８のゲート入力はプログラマ
ブルな記憶素子（例えばＰＲＯＭ）１０から与えられ、
ゲート入力がハイレベルのときトランジスタ８がオンと
なって接続状態となり、ローレベルのときオフとなって
非接続状態となる。
【００１１】以下、以上の構成による実施例により実現
した入力回路の構成例を示して、その動作を説明する。
なお、各回路図においてスイッチ素子は省略し、そのス
イッチ素子で結線された状態を示す。
した入力回路の構成例を示して、その動作を説明する。
なお、各回路図においてスイッチ素子は省略し、そのス
イッチ素子で結線された状態を示す。
【００１２】図３は一端をグランドに接続したスイッチ
接点ＳＷ1を入力する場合に好適なプルアップ回路を示
す図である。この入力回路は、抵抗素子Ｒ1を入力端子
１に接続する。スイッチ接点ＳＷ1が閉じた場合、抵抗
素子Ｒ1からその接点の接触を保証し得るのに充分な電
流を流して、ローレベルをインバータ２に入力する。こ
のとき出力端子３は反転されてハイレベルとなる。次
に、スイッチ接点ＳＷ1が開くと、入力端子１は抵抗素
子Ｒ1で第１の電源端子４にプルアップされてハイレベ
ルが与えられ、出力端子３は反転されてローレベルとな
る。本入力回路は上記スイッチ接点ＳＷ1がオープンド
レイン又はオープンコレクタ回路であっても適用可能で
ある。
接点ＳＷ1を入力する場合に好適なプルアップ回路を示
す図である。この入力回路は、抵抗素子Ｒ1を入力端子
１に接続する。スイッチ接点ＳＷ1が閉じた場合、抵抗
素子Ｒ1からその接点の接触を保証し得るのに充分な電
流を流して、ローレベルをインバータ２に入力する。こ
のとき出力端子３は反転されてハイレベルとなる。次
に、スイッチ接点ＳＷ1が開くと、入力端子１は抵抗素
子Ｒ1で第１の電源端子４にプルアップされてハイレベ
ルが与えられ、出力端子３は反転されてローレベルとな
る。本入力回路は上記スイッチ接点ＳＷ1がオープンド
レイン又はオープンコレクタ回路であっても適用可能で
ある。
【００１３】図４は一端を＋電源に接続したスイッチ接
点ＳＷ2を入力する場合に好適なプルダウン回路を示す
図である。この入力回路は、抵抗素子Ｒ3を入力端子１に
接続する。スイッチ接点ＳＷ2が閉じた場合、抵抗素子
Ｒ3からその接点の接触を保証し得るのに充分な電流を
流して、グランド端子５の間に電圧降下を生じさせ、ハ
イレベルをインバータ２に入力する。このとき出力端子
３は反転されてローレベルとなる。次に、スイッチ接点
ＳＷ2が開くと、入力端子１は抵抗素子Ｒ3でグランド端
子５にプルダウンされてローレベルが与えられ、出力端
子３は反転されてハイレベルとなる。本入力回路は上記
スイッチ接点ＳＷ2がオープンドレイン又はオープンコ
レクタ回路であっても適用可能である。
点ＳＷ2を入力する場合に好適なプルダウン回路を示す
図である。この入力回路は、抵抗素子Ｒ3を入力端子１に
接続する。スイッチ接点ＳＷ2が閉じた場合、抵抗素子
Ｒ3からその接点の接触を保証し得るのに充分な電流を
流して、グランド端子５の間に電圧降下を生じさせ、ハ
イレベルをインバータ２に入力する。このとき出力端子
３は反転されてローレベルとなる。次に、スイッチ接点
ＳＷ2が開くと、入力端子１は抵抗素子Ｒ3でグランド端
子５にプルダウンされてローレベルが与えられ、出力端
子３は反転されてハイレベルとなる。本入力回路は上記
スイッチ接点ＳＷ2がオープンドレイン又はオープンコ
レクタ回路であっても適用可能である。
【００１４】図５は外部回路がグランドに接続されたオ
ープンコレクタやオープンドレイン等である場合に好適
なプルアップ回路を示す図である。トランジスタＴｒ1
がオフとなった場合、入力端子１は抵抗素子Ｒ2により
第１の電源端子４にプルアップされて、インバータ２に
ハイレベルが入力されるが、抵抗素子Ｒ2はトランジス
タＴｒ1がオンとなったときの消費電力を小さくするた
めに抵抗値を大きく設定するため、入力端子１のライン
はそのままではハイインピーダンスとなってノイズが乗
り易い。そこで、このインピーダンスを低くしてノイズ
マージンを高めるために、トランジスタ６を入力端子１
に接続する。ｐチャンネルＭＯＳ形電界効果トランジス
タ６の制御入力であるゲートへの入力は、インバータ２
で反転されてローレベルとなっている。従って、トラン
ジスタ６は第１の電源端子４に対してオンになり、入力
端子１のラインは低インピーダンスとなる。次に外部回
路のトランジスタＴｒ1がオンとなった場合、インバー
タ２にはローレベルが入力され、出力端子１３は反転さ
れてハイレベルとなる。従って、トランジスタ６のゲー
トへの入力は、ハイレベルとなり、ｐチャンネルＭＯＳ
形電界効果トランジスタ６は第１の電源端子４に対して
オフになる。しかし、このとき入力端子１のラインは、
外部回路のトランジスタＴｒ1がオン状態であるため、
低インピーダンスとなっていてノイズは乗りにくい。本
入力回路は上記オープンコレクタ又はオープンドレイン
トランジスタＴｒ1がスイッチ接点であっても適用可能
である。
ープンコレクタやオープンドレイン等である場合に好適
なプルアップ回路を示す図である。トランジスタＴｒ1
がオフとなった場合、入力端子１は抵抗素子Ｒ2により
第１の電源端子４にプルアップされて、インバータ２に
ハイレベルが入力されるが、抵抗素子Ｒ2はトランジス
タＴｒ1がオンとなったときの消費電力を小さくするた
めに抵抗値を大きく設定するため、入力端子１のライン
はそのままではハイインピーダンスとなってノイズが乗
り易い。そこで、このインピーダンスを低くしてノイズ
マージンを高めるために、トランジスタ６を入力端子１
に接続する。ｐチャンネルＭＯＳ形電界効果トランジス
タ６の制御入力であるゲートへの入力は、インバータ２
で反転されてローレベルとなっている。従って、トラン
ジスタ６は第１の電源端子４に対してオンになり、入力
端子１のラインは低インピーダンスとなる。次に外部回
路のトランジスタＴｒ1がオンとなった場合、インバー
タ２にはローレベルが入力され、出力端子１３は反転さ
れてハイレベルとなる。従って、トランジスタ６のゲー
トへの入力は、ハイレベルとなり、ｐチャンネルＭＯＳ
形電界効果トランジスタ６は第１の電源端子４に対して
オフになる。しかし、このとき入力端子１のラインは、
外部回路のトランジスタＴｒ1がオン状態であるため、
低インピーダンスとなっていてノイズは乗りにくい。本
入力回路は上記オープンコレクタ又はオープンドレイン
トランジスタＴｒ1がスイッチ接点であっても適用可能
である。
【００１５】図６は外部回路が第１の電源等に接続され
たオープンコレクタやオープンドレインまたはエミッタ
フォロワ等である場合に好適なプルダウン回路を示す図
である。トランジスタＴｒ2がオフとなった場合、入力
端子１は抵抗素子Ｒ4により第２の電源端子（グラン
ド）５にプルダウンされて、インバータ２にローレベル
が入力されるが、抵抗素子Ｒ4はトランジスタＴｒ2がオ
ンになったときの消費電力を小さくするために抵抗値を
大きく設定するため、入力端子１のラインにはそのまま
ではハイインピーダンスとなってノイズが乗り易い。そ
こで、このインピーダンスを低くしてノイズマージンを
高めるために、トランジスタ７を入力端子１に接続す
る。トランジスタ７の制御入力であるゲートへの入力
は、インバータ２で反転されてハイレベルとなってい
る。従って、ｎチャンネルＭＯＳ形電界効果トランジス
タ７は第２の電源端子５に対してオンになり、入力端子
１のラインは低インピーダンスとなる。次に外部回路の
トランジスタＴｒ2がオンとなった場合、抵抗素子Ｒ4に
電流が流れてインバータ２にはハイレベルが入力され、
出力端子１３は反転されてローレベルとなる。従ってト
ランジスタ７のゲートへの入力はローレベルとなり、ｎ
チャンネルＭＯＳ形電界効果トランジスタ７は第２の電
源端子５に対してオフになる。しかし、このとき入力端
子１のラインは、外部回路のトランジスタＴｒ2がオン
状態であるため、低インピーダンスとなっていてノイズ
は乗りにくい。
たオープンコレクタやオープンドレインまたはエミッタ
フォロワ等である場合に好適なプルダウン回路を示す図
である。トランジスタＴｒ2がオフとなった場合、入力
端子１は抵抗素子Ｒ4により第２の電源端子（グラン
ド）５にプルダウンされて、インバータ２にローレベル
が入力されるが、抵抗素子Ｒ4はトランジスタＴｒ2がオ
ンになったときの消費電力を小さくするために抵抗値を
大きく設定するため、入力端子１のラインにはそのまま
ではハイインピーダンスとなってノイズが乗り易い。そ
こで、このインピーダンスを低くしてノイズマージンを
高めるために、トランジスタ７を入力端子１に接続す
る。トランジスタ７の制御入力であるゲートへの入力
は、インバータ２で反転されてハイレベルとなってい
る。従って、ｎチャンネルＭＯＳ形電界効果トランジス
タ７は第２の電源端子５に対してオンになり、入力端子
１のラインは低インピーダンスとなる。次に外部回路の
トランジスタＴｒ2がオンとなった場合、抵抗素子Ｒ4に
電流が流れてインバータ２にはハイレベルが入力され、
出力端子１３は反転されてローレベルとなる。従ってト
ランジスタ７のゲートへの入力はローレベルとなり、ｎ
チャンネルＭＯＳ形電界効果トランジスタ７は第２の電
源端子５に対してオフになる。しかし、このとき入力端
子１のラインは、外部回路のトランジスタＴｒ2がオン
状態であるため、低インピーダンスとなっていてノイズ
は乗りにくい。
【００１６】図７は高速な信号の伝達距離が比較的長い
場合に好適な入力回路を示す図である。この入力回路は
図３と図４の入力回路におけるプルアップ回路とプルダ
ウン回路に相当する回路の両方を備えたものであるの
で、その構成の説明は省略する。この入力回路では、抵
抗素子Ｒ2，Ｒ4により終端回路を形成して外部回路のイ
ンピーダンスとの整合を図り、信号の反射等を防止して
当該信号を正しく受信できるようにしている。
場合に好適な入力回路を示す図である。この入力回路は
図３と図４の入力回路におけるプルアップ回路とプルダ
ウン回路に相当する回路の両方を備えたものであるの
で、その構成の説明は省略する。この入力回路では、抵
抗素子Ｒ2，Ｒ4により終端回路を形成して外部回路のイ
ンピーダンスとの整合を図り、信号の反射等を防止して
当該信号を正しく受信できるようにしている。
【００１７】なお、図３，図４，図５，図６，図７とも
説明中の外部回路に用途を限定するものではない。トラ
ンジスタ６，７も他の構造のトランジスタであっても構
わないし、そのトランジスタのオン／オフはトランジス
タの形式に合わせて制御入力により他の素子を介して制
御しても良い。本発明は、ＰＬＤのようなプログラマブ
ルな集積回路に用いた場合に、ユーザーが手元でアプリ
ケーション対応の機能回路が組めるという本来の利便性
を向上させるが、その他の汎用的に用いられる集積回路
に適用した場合にも、同様に利便性を向上させることが
できる。このように、本発明は、その主旨に沿って種々
に応用され、実施態様を取り得るものである。
説明中の外部回路に用途を限定するものではない。トラ
ンジスタ６，７も他の構造のトランジスタであっても構
わないし、そのトランジスタのオン／オフはトランジス
タの形式に合わせて制御入力により他の素子を介して制
御しても良い。本発明は、ＰＬＤのようなプログラマブ
ルな集積回路に用いた場合に、ユーザーが手元でアプリ
ケーション対応の機能回路が組めるという本来の利便性
を向上させるが、その他の汎用的に用いられる集積回路
に適用した場合にも、同様に利便性を向上させることが
できる。このように、本発明は、その主旨に沿って種々
に応用され、実施態様を取り得るものである。
【００１８】
【発明の効果】以上の説明で明らかなように、本発明の
プログラマブル入力回路によれば、以下のような効果を
奏する。
プログラマブル入力回路によれば、以下のような効果を
奏する。
【００１９】（１）汎用性を有する集積回路の広範囲な
用途に対応して、種々の外部回路に合わせたプルアップ
回路やプルダウン回路あるいは終端回路等の入力回路
を、集積回路の内部にプログラマブルに実現することが
でき、ユーザーが回路素子や実装を変えることなく手元
でアプリケーション対応の回路が組めるというＰＬＤの
ような集積回路が持つ利便性を向上させることができ
る。
用途に対応して、種々の外部回路に合わせたプルアップ
回路やプルダウン回路あるいは終端回路等の入力回路
を、集積回路の内部にプログラマブルに実現することが
でき、ユーザーが回路素子や実装を変えることなく手元
でアプリケーション対応の回路が組めるというＰＬＤの
ような集積回路が持つ利便性を向上させることができ
る。
【００２０】（２）集積回路の外部に入力回路を設ける
必要がないため、本発明のプログラマブル入力回路を備
えた集積回路を使用すれば、部品点数が削減され、実装
効率が向上するので、装置のコスト低減や小型化が図れ
る。
必要がないため、本発明のプログラマブル入力回路を備
えた集積回路を使用すれば、部品点数が削減され、実装
効率が向上するので、装置のコスト低減や小型化が図れ
る。
【図１】本発明の一実施例を示す回路図
【図２】プログラマブルなスイッチ素子の説明図
【図３】本実施例によるプルアップ回路の構成例を示す
図
図
【図４】本実施例によるプルダウン回路の構成例を示す
図
図
【図５】本実施例による別のプルアップ回路の構成例を
示す図
示す図
【図６】本実施例による別のプルダウン回路の構成例を
示す図
示す図
【図７】本実施例による終端回路の構成例を示す図
１…入力端子 ２…インバータ ３…出力端子 ４…第１の電源端子 ５…第２の電源端子 ６，７…トランジスタ Ｒ1，Ｒ2，Ｒ3，Ｒ4…抵抗素子 Ｓ1，Ｓ2，Ｓ3，Ｓ4，Ｓ5，Ｓ6…スイッチ素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 １０１ 9383−5Ｊ
Claims (1)
- 【請求項１】 集積回路の入力端子に接続される入力回
路であって、 上記入力端子に入力を接続したインバータと、 このインバータの出力を接続した出力端子と、 プルアップ回路およびプルダウン回路および終端回路を
構成し得る抵抗値を持つ複数の抵抗素子と、 上記抵抗素子のそれぞれに直列に接続した複数のプログ
ラマブルなスイッチ素子とを備え、 上記スイッチ素子をプログラミングすることにより上記
抵抗素子を上記入力端子と第１の電源端子または第２の
電源端子の間に任意に接続可能にし、上記プルアップ回
路およびプルダウン回路および終端回路の任意の一つを
形成することを特徴とするプログラマブル入力回路。
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