KR100234411B1 - Rs 래치회로 - Google Patents

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KR100234411B1
KR100234411B1 KR1019970005056A KR19970005056A KR100234411B1 KR 100234411 B1 KR100234411 B1 KR 100234411B1 KR 1019970005056 A KR1019970005056 A KR 1019970005056A KR 19970005056 A KR19970005056 A KR 19970005056A KR 100234411 B1 KR100234411 B1 KR 100234411B1
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transistors
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안상용
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윤종용
삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 7개의 트랜지스터를 사용하여 구성한 RS 래치 수단을 구비하는 RS 래치 회로에 관한 것이다.
본 발명의 RS 래치 회로는 7개의 트랜지스터로 구성되어 있는 RS 래치 수단을 구비하는 것을 특징으로 한다. 그리고 RS 래치 수단은 그 자신의 소스 단자가 접지 전압에 접속되고, 소정의 제1 외부 신호에 의하여 게이팅되며, 그 자신의 드레인 단자가 출력 신호로 되는 앤모스 트랜지스터; 상기 앤모스 트랜지스터의 드레인 단자와 소정의 제2 외부 신호를 입력 단자로 하는 NOR 게이트; 및 상기 NOR 게이트의 출력 신호를 반전시켜 상기 앤모스 트랜지스터의 드레인 단자에 접속시키는 인버터를 구비한다.
그리고 본 발명의 RS 래치 회로에 의하여, RS 래치 회로를 구성할 때 필요한 트랜지스터의 수의 감소할 수 있고, 레이아웃 면적을 감소시킬 수 있다.

Description

RS 래치 회로{RS latch circuit}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 7개의 트랜지스터를 사용하여 구성한 RS 래치 수단을 구비하는 RS 래치 회로에 관한 것이다.
일반적으로 반도체 장치를 설계함에 여러 가지 종류의 회로가 필요하다. 그 중에는 비록 일부 입력 신호의 논리 상태의 천이가 발생하더라도, 그 출력 신호의 논리 상태는 불변하는 회로도 포함된다. 이러한 회로를 래치 회로라 하며, 그 중에는 RS 래치 회로도 포함되어 있다.
도 1은 종래 기술의 RS 래치 회로를 나타낸 도면이다. 이를 참조하면, 종래 기술의 RS 래치 회로는 2개의 NOR 게이트(101, 103)으로 구성되어 있다.
그리고 RS 래치 회로의 동작을 설명하면, 다음과 같다.
첫 번째로 S=0, R=0인 경우에서는, 출력 신호 Q와 반전 출력 신호 /Q는 초기 상태에서의 Q 및 /Q 가 그대로 유지된다. 예를 들어, Q의 값이 "1" 일 때는, NOR 게이트(101)의 출력 신호 /Q는 "0"이 된다. 그리고 /Q의 값이 "0"으로 되면, 상기 NOR 게이트(103)의 출력 신호 Q는 "1"이 된다. 따라서 출력 신호 Q와 반전 출력 신호 /Q는 초기 상태에서의 Q 및 /Q 가 그대로 유지된다.
두 번째로 S=0, R=1인 경우에서는, 출력 신호 Q와 반전 출력 신호 /Q의 초기값에 관계없이, 상기 NOR 게이트(101)의 출력 신호 /Q는 "0"이 된다. 그리고 /Q의 값이 "0"으로 되면, 상기 NOR 게이트(103)의 출력 신호 Q는 "1"이 된다.
세 번째로 S=1, R=0인 경우에서는, 출력 신호 Q와 반전 출력 신호 /Q의 초기값에 관계없이, 상기 NOR 게이트(103)의 출력 신호 Q는 "0"이 된다. 그리고 Q의 값이 "0"으로 되면, 상기 NOR 게이트(101)의 출력 신호 /Q는 "1"이 된다.
네 번째로 S=1, R=1인 경우에서는, 출력 신호 Q와 반전 출력 신호 /Q의 초기값에 관계없이, 상기 NOR 게이트(101)의 출력 신호 Q와 상기 NOR 게이트(103)의 출력 신호 /Q는 모두 "0"으로 된다. 이러한 결과는 /Q가 Q 값의 반전 신호라는 정의에 어긋나게 된다.
상기와 같은 결과를 도표로 작성하면, 표 1과 같다.
S R Q /Q
0 0 Q /Q
0 1 1 0
1 0 0 1
1 1 X X
그런데, 종래 기술의 RS 래치 회로는 2 개의 NOR 게이트로 구성된다. 따라서 트랜지스터 단위로는 총 8 개의 트랜지스터가 필요하게 된다. 따라서 실제로 RS 래치 회로를 칩 상에 배치함에 있어서, 많은 면적을 차지하게 되는 문제점이 발생한다.
따라서 본 발명의 목적은 종래 기술의 RS 래치 회로보다 적은 개수의 트랜지스터를 사용하는 RS 래치 회로를 제공하는 데 있다.
도 1은 종래 기술의 RS 래치 회로를 나타낸 도면이다.
도 2는 본 방명의 RS 래치 회로를 나타낸 도면이다.
도 3은 도 2의 NOR 게이트(205)를 트랜지스터 단위로 나타낸 도면이다.
도 4는 도 2의 인버터(207)를 트랜지스터 단위로 나타낸 도면이다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명의 RS 래치 회로는 7개의 트랜지스터로 구성되어 있는 RS 래치 수단을 구비하는 것을 특징으로 한다.
그리고 바람직한 실시예로서 상기 RS 래치 수단은 그 자신의 소스 단자가 접지 전압에 접속되고, 소정의 제1 외부 신호에 의하여 게이팅되며, 그 자신의 드레인 단자가 출력 신호로 되는 앤모스 트랜지스터; 상기 앤모스 트랜지스터의 드레인 단자와 소정의 제2 외부 신호를 입력 단자로 하는 NOR 게이트; 및 상기 NOR 게이트의 출력 신호를 반전시켜 상기 앤모스 트랜지스터의 드레인 단자에 접속시키는 인버터를 구비한다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.
도 2는 본 방명의 RS 래치 회로를 나타낸 도면이다. 이를 참조하면, 본 발명의 RS 래치 회로는 RS 래치 수단(201)을 구비한다. 그리고 상기 RS 래치 수단(201)은 앤모스 트랜지스터(203), NOR 게이트(205) 및 인버터(207)로 구성된다. 상기 앤모스 트랜지스터(203)는 그 자신의 소스 단자가 접지 전압 VSS에 접속되고, 소정의 제1 외부 신호 S에 의하여 게이팅되며, 그 자신의 드레인 단자(N204)가 출력 신호 Q로 된다. 그리고 상기 앤모스 트랜지스터(203)의 드레인 단자(N204)와 소정의 제2 외부 신호 R를 입력 단자로 한다. 그리고 상기 인버터(207)는 상기 NOR 게이트(205)의 출력 신호 /Q를 반전시켜 상기 앤모스 트랜지스터(203)의 드레인 단자(N204)에 접속시킨다.
그리고 도 2의 RS 래치 회로의 동작을 설명하면, 다음과 같다.
첫 번째로 S=0, R=0인 경우를 설명한다. S의 논리 레벨이 "0"이면, 앤모스 트랜지스터(203)은 "턴-오프" 된다. 그리고 R의 논리 레벨이 "0"이므로, NOR 게이트(205)의 출력 신호 /Q는 초기값 /Q가 그대로 유지한다. 그리고 인버터(207)의 출력 신호 Q는 /Q의 반전값이 된다. 즉 Q, /Q 모두 초기 상태의 값이 유지된다.
두 번째로 S=0, R=1인 경우를 설명한다. S의 논리 레벨이 "0"이면, 앤모스 트랜지스터(203)은 "턴-오프" 된다. 그리고 R의 논리 레벨이 "1"이므로, NOR 게이트(205)의 출력 신호 /Q의 논리 레벨은 항상 "0"이 되고, Q의 논리 레벨은 항상 "1"이 된다.
세 번째로 S=1, R=0인 경우를 설명한다. S의 논리 레벨이 "1"이므로, 앤모스 트랜지스터(203)은 "턴-온" 된다. 그리고 R의 논리 레벨이 "0"이므로, NOR 게이트(205)의 출력 신호 /Q의 논리 레벨은 항상 "1"이 되고, Q의 논리 레벨은 항상 "0"이 된다.
그리고 S=1, R=1인 경우는 발생하지 않도록 한다.
상기와 같은 결과를 도표로 작성하면, 표 2와 같다.
S R Q /Q
0 0 Q /Q
0 1 1 0
1 0 0 1
1 1 X X
그런데 상기 NOR 게이트(205)를 트랜지스터 단위로 나타내면, 도 3과 같다. 이를 참조하면, NOR 게이트는 4개의 트랜지스터(301, 303, 305, 307)로 구성된다.
그리고 상기 인버터(207)를 트랜지스터 단위로 나타내면, 도 4와 같다. 이를 참조하면, 인버터는 2개의 트랜지스터(401, 403)로 구성된다.
따라서 도 2의 본 발명의 RS 래치 회로는 전체적으로 7개의 트랜지스터로 구성된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명의 RS 래치 회로에 의하여, RS 래치 회로를 구성할 때 필요한 트랜지스터의 수의 감소할 수 있다. 따라서 실제로 RS 래치 회로를 칩 상에 배치함에 있어서, 레이아웃 면적을 감소시킬 수 있다.

Claims (1)

  1. 반도체 메모리 장치의 RS 래치 회로에 있어서,
    그 자신의 소스 단자가 접지 전압에 접속되고, 소정의 제1 외부 신호에 의하여 게이팅되며, 그 자신의 드레인 단자가 출력 신호로 되는 앤모스 트랜지스터;
    상기 앤모스 트랜지스터의 드레인 단자와 소정의 제2 외부 신호를 입력 단자로 하는 NOR 게이트; 및
    상기 NOR 게이트의 출력 신호를 반전시켜 상기 앤모스 트랜지스터의 드레인 단자에 접속시키는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
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