KR0161496B1 - 트랜지스터 수가 감소된 3개 입력을 갖는 배타적 노아 게이트 - Google Patents

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Abstract

본 발명은 트랜지스터 수가 감소된 3개 입력을 갖는 배타적 노아게이트에 관한 것이다. 본 발명은, 제1, 제2, 및 제3입력단의 신호를 인버팅하는 제1, 제2, 및 제3인버터와, 소오스에 공급전압이 접속되고 게이트에 상기 제2입력단이 접속되는 제1PMOS 트랜지스터와, 소오스에 상기 제1PMOS 트랜지스터의 드레인이 접속되고 게이트에 상기 제1입력단이 접속되는 제2PMOS 트랜지스터와, 상기 제2PMOS 트랜지스터의 드레인과 상기 제2입력단 사이에 개재되고, 게이트에 각각 상기 제1입력단 및 상기 제1인버터의 출력단이 접속되는 제1NMOS 트랜지스터 및 제3PMOS 트랜지스터로 구성되는 제1트랜스미션 게이트와 상기 제2PMOS 트랜지스터의 드레인과 상기 제1입력단 사이에 개재되고, 게이트에 각각 상기 제2입력단 및 상기 제2인버터의 출력단이 접속되는 제2NMOS 트랜지스터 및 제4PMOS 트랜지스터로 구성되는 제2트랜스미션 게이트와, 소오스에 상기 제3입력단이 접속되고 게이트에 상기 제2PMOS 트랜지스터의 드레인이 접속되고 드레인에 최종 출력단이 접속되는 제5PMOS 트랜지스터와, 상기 제2PMOS 트랜지스터의 드레인과 상기 최종 출력단 사이에 개재되고, 게이트에 각각 상기 제3입력단 및 상기 제3인버터의 출력단이 접속되는 제6PMOS 트랜지스터 및 제3NMOS 트랜지스터로 구성되는 제3트랜스미션 게이트와, 드레인에 상기 제5PMOS 트랜지스터의 드레인이 접속되고 게이트에 상기 제2PMOS 트랜지스터의 드레인이 접속되는 제4NMOS 트랜지스터와, 드레인에 상기 제4NMOS 트랜지스터의소오스가 접속되고 게이트에 상기 제3입력단이 접속되고 소오스에 접지전압이 접속되는 제5NMOS 트랜지스터를 구비하는 것을 특징으로 한다. 따라서 본 발명은 종래 기술과 동일한 논리기능을 수행하면서 트랜지스터 수가 17개로 감소되어 레이아웃의 면적을 감소시킬 수 있는 장점이 있다.

Description

트랜지스터 수가 감소된 3개 입력을 갖는 배타적 노아 게이트
제1도는 종래의 3개 입력을 갖는 배타적 노아 게이트의 회로도.
제2도는 본 발명의 실시예에 따른 3개 입력을 갖는 배타적 노아 게이트의 회로도.
본 발명은 ASIC(Application specific IC) 설계시 기본적으로 사용되는 셀 라이브러리(Cell Library)에 관한 것으로, 특히 트랜지스터 수가 감소된 배타적 노아 게이트(Exclusive-NOR Gate)에 관한 것이다.
ASIC 설계에 있어서는, 다양한 응용에 대처하기 위해서 미리 검증된 여러 가지의 셀 라이브러리를 확보하는 것이 무엇보다도 중요하고, 또한 동일한 설계룰(Design Rule)에서 ASIC의 집적도를 높이고 칩 크기를 감소시키기 위해서, 논리기능을 수행하는 각 셀 라이브러리들은 가능하면 적은 트랜지스터 수로 회로 구성이 되어야 한다.
본 발명은 셀 라이브러리중에서 통상 사용되는 배타적 노아 게이트에 관한 것으로, 제1도는 종래의 3개 입력을 갖는 배타적 노아 게이트의 회로도를 나타낸다.
제1도를 참조하면, 종래의 3개 입력(A,B,C)을 갖는 배타적 노아 게이트는, 6개의 인버터(Inverter)(I1 내지 I6), 트랜스미션 게이트(Transmission Gate)를 구성하는 4개의 PMOS 트랜지스터(P1 내지 P4)와 4개의 NMOS 트랜지스터(NI 내지 N4)로 구성된다. 각 인버터는 1개의 PMOS 트랜지스터와 1개의 NMOS 트랜지스터로 구성되므로, 종래의 3개의 입력(A,B,C)을 갖는 배타적 노아 게이트는 10개의 PMOS 트랜지스터와 10개의 NMOS 트랜지스터를 포함하여 모두 20개의 트랜지스터를 갖는다.
따라서 본 발명의 목적은, 종래기술과 동일한 논리기능을 수행하면서, 레이아웃 면적을 감소시키기 위해 트랜지스터 수가 17개로 감소된 3개 입력을 갖는 배타적 노아 게이트를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 3개 입력을 갖는 배타적 노아 게이트는,
제1, 제2, 및 제3입력단의 신호를 인버팅하는 제1, 제2, 및 제3인버터와, 소오스에 공급전압이 접속되고 게이트에 상기 제2입력단이 접속되는 제1PMOS 트랜지스터와, 소오스에 상기 제1PMOS 트랜지스터의 드레인이 접속되고 게이트에 상기 제1입력단이 접속되는 제2PMOS 트랜지스터와, 상기 제2PMOS 트랜지스터의 드레인과 상기 제2입력단 사이에 개재되고, 게이트에 각각 상기 제1입력단 및 상기 제1인버터의 출력단이 접속되는 제1NMOS 트랜지스터 및 제3PMOS 트랜지스터로 구성되는 제1트랜스미션 게이트와, 상기 제2PMOS 트랜지스터의 드레인과 상기 제1입력단 사이에 개재되고, 게이트에 각각 상기 제2입력단 및 상기 제2인버터의 출력단이 접속되는 제2NMOS 트랜지스터 및 제4PMOS 트랜지스터로 구성되는 제2트랜스미션 게이트와, 소오스에 상기 제3입력단이 접속되고 게이트에 상기 제2PMOS 트랜지스터의 드레인이 접속되고 드레인에 최종 출력단이 접속되는 제5PMOS 트랜지스터와, 상기 제2PMOS 트랜지스터의 드레인과 상기 최종 출력단 사이에 개재되고, 게이트에 각각 상기 제3입력단 및 상기 제3인버터의 출력단이 접속되는 제6PMOS 트랜지스터 및 제3NMOS 트랜지스터로 구성되는 제3트랜스미션 게이트와, 드레인에 상기 제5PMOS 트랜지스터의 드레인이 접속되고 게이트에 상기 제2PMOS 트랜지스터의 드레인이 접속되는 제4NMOS 트랜지스터와, 드레인에 상기 제4NMOS 트랜지스터의 소오스가 접속되고 게이트에 상기 제3입력단이 접속되고 소오스에 접지전압이 접속되는 제5NMOS 트랜지스터를 구비한다.
따라서 본 발명에 따른 3개 입력을 갖는 배타적 노아 게이트는 트랜지스터 수가 17개로 감소됨으로써 레이아웃 면적이 감소되는 장점이 있다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
제2도는 본 발명의 실시예에 따른 3개 입력을 갖는 배타적 노아 게이트의 회로도를 나타낸다.
제2도를 참조하면, 상기 배타적 노아 게이트는, 제1, 제2, 및 제3입력단(A,B,C)의 신호를 인버팅하는 제1, 제2, 및 제3인버터(I1,I2,I3)와, 소오스에 공급전압(VCC)이 접속되고 게이트에 상기 제2입력단(B)이 접속되는 제1PMOS 트랜지스터(P5)와, 소오스에 상기 제1PMOS 트랜지스터(P5)의 드레인이 접속되고 게이트에 상기 제1입력단(A)이 접속되는 제2PMOS 트랜지스터(P6)와, 상기 제2PMOS 트랜지스터(P6)의 드레인과 상기 제2입력단(B) 사이에 개재되고, 게이트에 각각 상기 제1입력단(A) 및 상기 제1인버터(I1)의 출력단이 접속되는 제1NMOS 트랜지스터(N5) 및 제3PMOS 트랜지스터(P7)로 구성되는 제1트랜스미션 게이트와, 상기 제2PMOS 트랜지스터(P6)의 드레인과 상기 제1입력단(A) 사이에 개재되고, 게이트에 각각 상기 제2입력단(B) 및 상기 제2인버터(I2)의 출력단이 접속되는 제2NMOS 트랜지스터(N6) 및 제4PMOS 트랜지스터(P8)로 구성되는 제2트랜스미션 게이트와, 소오스에 상기 제3입력단(C)이 접속되고 게이트에 상기 제2PMOS 트랜지스터(P6)의 드레인이 접속되고 드레인에 최종 출력단(Y)이 접속되는 제5PMOS 트랜지스터(P9)와, 상기 제2PMOS 트랜지스터(P6)의 드레인과 상기 최종 출력단(Y) 사이에 개재되고, 게이트에 각각 상기 제3입력단(C) 및 상기 제3인버터(I3)의 출력단이 접속되는 제6PMOS 트랜지스터(P10) 및 제3PMOS 트랜지스터(N7)로 구성되는 제3트랜스미션 게이트와, 드레인에 상기 제5PMOS 트랜지스터(P9)의 드레인이 접속되고 게이트에 상기 제2PMOS 트랜지스터(P6)의 드레인이 접속되는 제4NMOS 트랜지스터(N8)와, 드레인이 상기 제4NMOS 트랜지스터(N)의 소오스가 접속되고 게이트에 상기 제3입력단(C)이 접속되고 소오스에 접지전압(VSS)이 접속되는 제5NMOS 트랜지스터(N9)를 구비한다.
상기 본 발명에 따른 3개의 입력단(A,B,C)을 갖는 배타적 노아 게이트는, 3개의 인버터(I7 내지 I9), 트랜스미션 게이트를 구성하는 3개의 PMOS 트랜지스터(P7, P8, P19) 및 3개의 NMOS 트랜지스터(N5, N6, N7), 또한 3개의 PMOS 트랜지스터(P5, P6, P9) 및 2개의 NMOS 트랜지스터(N8, N9)로 구성된다. 따라서 각 인버터는 1개의 PMOS 트랜지스터와 1개의 NMOS 트랜지스터로 구성되므로, 상기 배타적 노아 게이트는 9개의 PMOS 트랜지스터와 8개의 NMOS 트랜지스터를 포함하여 모두 17개의 트랜지스터를 갖는다.
표1)은 3개 입력을 갖는 배타적 노아 게이트의 진리표(Truth Table)를 나타낸다.
제2도가 제1도의 종래기술과 동일하게 표1)의 진리표와 같은 동작을 수행하는 것을 설명하면 다음과 같다.
3개 입력(A,B,C)의 경우의 수는 8가지가 존재하지만, 설명을 간단히 하기 위해 여기에서는 대표적으로 3가지의 경우에 대해서만 동작설명을 하고자 한다.
먼저 입력되는 3개 입력(A,B,C)이 논리(0,0,0)인 경우, 입력(A)가 논리(0)이므로 제2PMOS 트랜지스터(P6)가 턴온되고 제1NMOS 트랜지스터(N5) 및 제3PMOS 트랜지스터(P7)가 턴오프되며, 또한 입력(B)가 논리(0)이므로 제1PMOS 트랜지스터(P5)가 턴온되고 제2NMOS 트랜지스터(N6) 및 제4PMOS 트랜지스터(P8)가 턴오프된다. 이에 따라 제2PMOS 트랜지스터(P6)의 드레인(X)이 논리(1)으로 상승하여, 제5PMOS 트랜지스터(P9)가 턴오프되고 제4NMOS 트랜지스터(N8)가 턴온된다. 또한 입력(C)가 논리(0)이므로 제6PMOS 트랜지스터(P10) 및 제3NMOS 트랜지스터(N7)가 턴온되고 제5NMOS 트랜지스터(N9)가 턴오프된다.
결국 최종 출력단(Y)은, 상기 제2PMOS 트랜지스터(P6)의 드레인(X)의 논리(1) 값이 턴온되어 있는 제6PMOS 트랜지스터(P10) 및 제3NMOS 트랜지스터(N7)를 통해 전달되어 논리(1)이 된다.
입력되는 3개 입력(A,B,C)이 논리(0,1,1)인 경우, 입력(A)가 논리(0)이므로 제2PMOS 트랜지스터(P6)가 턴온되고 제1NMOS 트랜지스터(N5) 및 제3PMOS 트랜지스터(P7)가 턴오프되며, 또한 입력(B)가 논리(1)이므로 제1PMOS 트랜지스터(P5)가 턴오프되고 제2NMOS 트랜지스터(N6) 및 제4PMOS 트랜지스터(P8)가 턴온된다. 이에 따라 제2PMOS 트랜지스터(P6)의 드레인(X)은, 상기 입력(A)의 논리(0) 값이 턴온되어 있는 제2PMOS 트랜지스터(N6) 및 제4PMOS 트랜지스터(P8)를 통해 전달되어 논리(0)가 되어, 제5PMOS 트랜지스터(P9)가 턴온되고 제4NMOS 트랜지스터(N8)가 턴오프된다. 또한 입력(C)가 논리(1)이므로 제6PMOS 트랜지스터(P10) 및 제3NMOS 트랜지스터(N7)가 턴오프되고 제4NMOS 트랜지스터(N9)가 턴온된다.
결국 최종 출력단(Y)은, 상기 입력(C)의 논리(1) 값이 상기 턴온되어 있는 제5PMOS 트랜지스터(P9)를 통해 전달되어 논리(1)이 된다.
입력되는 3개 입력(A,B,C)이 논리(1,1,1)인 경우, 입력(A)가 논리(1)이므로 제2PMOS 트랜지스터(P6)가 턴오프되고 제1NMOS 트랜지스터(N5) 및 제3PMOS 트랜지스터(P7)가 턴온되며, 또한 입력(B)가 논리(1)이므로 제1PMOS 트랜지스터(P5)가 턴오프되고 제2NMOS 트랜지스터(N6) 및 제4PMOS 트랜지스터(P8)가 턴온된다. 이에 따라 제2PMOS 트랜지스터(P6)의 드레인(X)은, 상기 입력(A)의 논리(1) 값이 턴온되어 있는 제2NMOS 트랜지스터(N6) 및 제4PMOS 트랜지스터(P8)를 통해 전달되고 동시에 상기 입력(B)의 논리(1) 값이 턴온되어 있는 제1NMOS 트랜지스터(N5) 및 제3PMOS 트랜지스터(P7)를 통해 전달되어 논리(1)이 됨으로써 제5PMOS 트랜지스터(P9)가 턴오프되고 제4NMOS 트랜지스터(N8)가 턴온된다. 또한 입력(C)가 논리(1)이므로 제6PMOS 트랜지스터(P10) 및 제3NMOS 트랜지스터(N7)가 턴오프되고 제5NMOS 트랜지스터(N9)가 턴온된다.
결국 최종 출력단(Y)은, 상기 제4NMOS 트랜지스터(N8) 및 제5NMOS 트랜지스터(N9)가 턴온되어 있으므로 논리(0)가 된다.
제2도의 본 발명에 따른 배타적 노아 게이트는, 3개 입력(A,B,C)의 다른 경우에 대해서도 제1도의 종래기술과 동일하게 표1)의 진리표와 같이 동작하며, 여기에서 자세한 동작설명을 생략한다.
따라서 상술한 본 발명에 따른 3개 입력을 갖는 배타적 노아 게이트는, 종래기술과 동일한 논리기능을 수행하면서 트랜지스터 수가 17개로 감소되어 레이아웃의 면적을 감소시킬 수 있는 장점이 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.

Claims (1)

  1. 제1, 제1, 및 제3입력단의 신호를 인버팅하는 제1, 제2, 및 제3인버터; 소오스에 공급전압이 접속되고 게이트에 상기 제2입력단이 접속되는 제1PMOS 트랜지스터; 소오스에 상기 제1PMOS 트랜지스터의 드레인이 접속되고 게이트에 상기 제1입력단이 접속되는 제2PMOS 트랜지스터; 상기 제2PMOS 트랜지스터의 드레인과 상기 제2입력단 사이에 개재되고, 게이트에 각각 상기 제1입력단 및 상기 제1인버터의 출력단이 접속되는 제1NMOS 트랜지스터 및 제3PMOS 트랜지스터로 구성되는 제1트랜스미션 게이트; 상기 제2PMOS 트랜지스터의 드레인과 상기 제1입력단 사이에 개재되고, 게이트에 각각 상기 제2입력단 및 상기 제2인버터의 출력단이 접속되는 제2NMOS 트랜지스터 및 제4PMOS 트랜지스터로 구성되는 제2트랜스미션 게이트와; 소오스에 상기 제3입력단이 접속되고 게이트에 상기 제2PMOS 트랜지스터의 드레인이 접속되고 드레인에 최종 출력단이 접속되는 제5PMOS 트랜지스터; 상기 제2PMOS 트랜지스터의 드레인과 상기 최종 출력단 사이에 개재되고, 게이트에 각각 상기 제3입력단 및 상기 제3인버터의 출력단이 접속되는 제6PMOS 트랜지스터 및 제3NMOS 트랜지스터로 구성되는 제3트랜스미션 게이트; 드레인에 상기 제5PMOS 트랜지스터의 드레인이 접속되고 게이트에 상기 제2PMOS 트랜지스터의 드레인이 접속되는 제4NMOS 트랜지스터; 드레인에 상기 제4NMOS 트랜지스터의 소오스가 접속되고 게이트에 상기 제3입력단이 접속되고 소오스에 접지전압이 접속되는 제5NMOS 트랜지스터를 구비하는 것을 특징으로 하는 3개 입력을 갖는 배타적 노아 게이트.
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