KR940000256Y1 - 반가산기 회로 - Google Patents

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KR940000256Y1
KR940000256Y1 KR2019910008757U KR910008757U KR940000256Y1 KR 940000256 Y1 KR940000256 Y1 KR 940000256Y1 KR 2019910008757 U KR2019910008757 U KR 2019910008757U KR 910008757 U KR910008757 U KR 910008757U KR 940000256 Y1 KR940000256 Y1 KR 940000256Y1
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
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Abstract

내용 없음.

Description

반가산기 회로
제1도는 반가산기의 로직도.
제2도는 종래의 반가산기 회로도.
제3도는 반가산기의 진리표.
제4도는 본 고안의 반가산기 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1인버터 2 : 제2인버터
PM11-PM14: 피모스 NM11-NM15: 엔모스
본 고안은 트랜지스터의 수가 많은 시모스(CMOS)의 반가산기 논리 집적 회로에 관한 것으로, 특히 칩의 레이아웃을 줄이고 지연시간을 단축할수 있도록한 반가산기 회로에 관한 것이다.
제1도는 반가산기의 로직도이고, 제2도는 제1도에 대한 종래의 회로도로서 제3도에 도시한 반가산 진리표를 참조하여 이의 작용을 설명하면 다음과 같다.
첫째, 입력데이타(A), (B)가 모두 1(고전위)로 입력되면, 엔모스(MN1, NM2)가 온되는 반면 피모스(PM1, PM2)가 오프되어 피모스(PM3)의 게이트에 1이 공급되므로 피모스(PM4)의 게이트에 공급되는 신호에 관계없이 합계단자(S)에 0(저전위)이 출력된다.
또한, 피모스(PM5, PM6)가 온되는 반면 엔모스(NM5, NM6)가 오프되어 피모스(PM7)및 엔모스(NM7)의 게이트에 1이 공급되므로 그 피모스(PM2)가 오프되어 캐리단자(C)에 0이 출력된다.
둘째, 입력데이타(A), (B)가 0, 1로 각기 공급되면, 피모스(PM2)가 오프되므로 상기 피모스(PM3)가 온되는 반면, 엔모스(NM3)가 오프되고 이때, 피모스(PM5)가 온되고 엔모스(NM5)가 오프되어 피모스(PM7)및 엔모스(NM7)의 게이트에 1이 공급되므로 상기 캐리단자(C)에 0이 출력되고 이는 피모스(PM4)및 엔모스(NM4)의 게이트에 공급되어 그 피모스(PM4)가 온되는 반면 엔모스(NM4)가 오프되어 상기 합계단자(S)에 1이 출력된다.
셋째, 입력데이타(A), (B)가 1, 0으로 각기 공급되면, 상기 피모스(PM1)가 오프되므로 피모스(PM3) 및 엔모스(NM3)의 게이트에 0이 공급되어 그 피모스(PM3)가 온되는 반면 엔모스(NM3)가 오프되고 이때, 피모스(PM6)가 온되는 반면 엔모스(NM6)가 오프되므로 피모스(PM7) 및 엔모스(NM7)의 게이트에 1이 공급되어 상기 캐리단자(C)에 0이 출력되고 이는 피모스(PM4) 및 엔모스(NM4)의 게이트에 공급되어 그 피모스(PM4)가 온되는 반면 엔모스(NM4)가 오프되어 상기 합계단자(S)에 1이 출력된다.
넷째, 상기 입력데이타(A), (B)가 모두 1로 공급되면, 피모스(PM1, PM2)가 온되는 반면 엔모스(NM1, NM2)가 오프되어 피모스(PM3) 및 엔모스(NM3)의 게이트에 1이 공급되므로 그 피모스(PM3)가 오프되어 상기 합계단자(S)에 0이 출력되고 이때, 피모스(PM5, PM6)가 오프되므로 피모스(PM7) 및 엔모스(NM7)의 게이트에 0이 공급되어 상기 캐리단자(C)에 1이 출력된다.
그러나 이와같은 종래의 회로에 있어서는 논리소자로 사용하는 랜지스터의 갯수가 불필요하게 많이 사용되어 레이아웃의 면적이 커지고 회로의 지연시간이 길어지게되는 결함이 있었다.
본 고안은 이와같은 종래의 결함을 해결하기 위하여 레이아웃 면적을 줄이고 지연시간을 줄일 수 있게 안출한 것으로 이를 첨부한 도면에 의하여 상세히 설명한다.
제4도는 본 고안의 반가산기 회로도로서 이에 도시한 바와같이, 피모스(PM11) 및 엔모스(NM11)가 병렬접속되어 입력데이타(A)를 반전출력하는 제1인버터(1)와, 게이트에 공급되는 입력데이타(B)에 의해 소오스로 공급되는 입력데이타(A)를 합계단자(S)에 출력하는 피모스(PM12)와, 게이트로 공급되는 입력데이타(B)에 의해 소오스로 공급되는 상기 제1인버터(1)의 출력데이타를 상기 합계단자(S)에 출력하는 엔모스(NM12)와, 상기 제1인버터(1)의 출력데이타에 의해 상기 입력데이타(B)를 캐리단자(C)에 출력하는 엔모스(NM13)와, 피모스(PM14) 및 엔모스(NM14)가 병렬접속되어 상기 제1인버터(1)의 출력데이타를 반전출력하는 제2인버터(2)와, 상기 제1인버터(1)의 출력데이타에 의해 상기 제2인버터(2)의 출력데이타를 캐리단자(C)에 출력하는 엔모스(NM15)로 구성한 것으로, 이와같이 구성된 본 고안의 작용 및 효과를 제3도의 반가산기 진리표를 참조하여 상세히 설명하면 다음과 같다.
첫째, 입력데이타(A), (B)가 모두 0(저전위)으로 공급되면, 그 입력데이타(A)에 의해 피모스(PM11)가 온되는 반면 엔모스(NM11)가 오프되어 노드(N1)에 1(고전위)이 공급되고, 이에의해 피모스(PM14)가 오프되는 반면 엔모스(NM14)가 온되어 노드(N2)에 0이 공급되어 캐리단자(C)에 0이 출력되고, 상기 입력데이타(B)에 의해 피모스(PM14)가 온되는 반면 엔모스(NM12)가 오프되므로 합계단자(S)에 0이 출력된다.
둘째, 입력데이타(A), (B)가 각각 0, 1로 공급되면, 그 입력데이타(A)에 의해 피모스(PM11)가 온되는 반면 엔모스(NM11)가 오프되어 노드(N1)에 1(고전위)이 공급되고, 이에의해 피모스(PM14)가 오프되는 반면 엔모스(NM14)가 온되어 노드(N2)에 0이 공급되어 캐리단자(C)에 0이 출력되고, 상기 입력데이타(B)에 의해 피모스(PM12)가 오프되는 반면 엔모스(NM12)가 온되므로 상기 노드(N1)에 공급되는 1이 그 엔모스(NM12)를 통해 합계단자(S)로 출력된다.
셋째, 입력데이타(A), (B)가 1, 0으로 각각 공급되면, 그 입력데이타(A)에 의해 피모스(PM11)가 오프되는 반면 엔모스(NM11)가 온되어 상기 노드(N1)에 0이 공급되고, 이에의해 엔모스(NM15)가 오프되는 반면 피모스(PM13)가 온되므로 상기 입력데이타(B) 0이 그 피모스(PM13)를 통해 캐리단자(C)로 출력되는 한편, 상기 입력데이타(B)에 의해 피모스(PM12)가 온되므로 상기 입력데이타(A) 1이 그 피모스(PM12)를 통해 합계단자(S)로 출력된다.
넷째, 입력데이타(A), (B)가 모두 1로 공급되면, 그 입력데이타(A)에 의해 피모스(PM11)가 오프되는 반면 엔모스(NM11)가 온되어 상기 노드(N1)에 0이 공급되고, 이에의해 엔모스(NM15)가 오프되는 반면 피모스(PM13)가 온되므로 상기 입력데이타(B) 1이 그 피모스(PM13)를 통해 캐리단자(C)로 출력되는 한편, 상기 입력데이타(B)에 의해 피모스(PM12)가 오프되는 반면 엔모스(NM12)가 온되므로 상기 노드(N1)에 공급되는 0이 그 엔모스(NM12)를 통해 합계단자(S)로 출력된다.
이상에서 상세히 설명한 바와같이 본 고안은 트랜지스터의 갯수를 최소로 하여 반가산기 회로를 구성함으로써 레이아웃의 면적을 줄이고 처리속도를 보다 빠르게 할 수 있는 이점이 있다.

Claims (1)

  1. 피모스(PM11) 및 엔모스(NM11)가 병렬접속되어 입력데이타(A)를 반전출력하는 제1인버터(1)와, 게이트에 공급되는 입력데이타(B)에 의해 소오스로 공급되는 입력데이타(A)를 합계단자(S)에 출력하는 피모스(PM12)와, 게이트로 공급되는 입력데이타(B)에 의해 소오스로 공급되는 상기 제1인버터(1)의 출력데이타를 상기 합계단자(S)에 출력하는 엔모스(NM12)와, 상기 제1인버터(1)의 출력데이타에 의해 상기 입력데이타(B)를 캐리단자(C)에 출력하는 피모스(PM13) 및 상기 입력데이타(A)에 의해 입력데이타(B)를 캐리단자(C)에 출력하는 엔모스(NM13)와, 피모스(PM14) 및 엔모스(NM14)가 병렬접속되어 상기 제1인버터(1)의 출력데이타를 반전출력하는 제2인버터(2)와, 상기 제1인버터(1)의 출력데이타에 의해 상기 제2인버터(2)의 출력데이타를 캐리단자(C)에 출력하는 엔모스(NM15)로 구성한 것을 특징으로 하는 반가산기 회로.
KR2019910008757U 1991-06-13 1991-06-13 반가산기 회로 KR940000256Y1 (ko)

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