KR930001172Y1 - Cmos 논리소자 집적회로 - Google Patents

Abstract

내용 없음.

Description

CMOS 논리소자 집적회로

제1도는 종래의 CMOS 논리소자 집적회로도.

제2도는 본 고안에 따른 CMOS 논리소자 집적회로도.

* 도면의 주요부분에 대한 부호의 설명

1∼3 : 인버터 4, 5. : 피모오스 트랜지스터

6, 7. : 엔모오스 트랜지스터

본 고안은 CMOS회로의 클락 스큐우(Clock Skew)를 감소시키는 CMOS 논리소자 집적회로에 관한 것이다.

종래의 CMOS논리소자 집적회로는 제1도에 도시된 바와같이 두개의 인버터(CMOS 인버터)(1, 2)로 구성된다.

즉 인버터(1)의 출력이 인버터(2)의 입력으로 연결됨과 동시에 출력()이 되는데 이신호는 인버터(2)의 출력(Q)과 반대신호를 갖도록 구성된다.

상기 회로에서 입력(IN)이 논리 '1'('하이'레벨)이면 출력신호()는 논리 '0'(로우레벨)이 되고, 출력신호(Q)는 논리 '1'이 된다.

그런데 상기와 같은 종래의 CMOS논리소자 집적회로에서는 입력(IN)이 논리 '1'('하이'레벨)이 되면 출력()은 출력(Q)보다 먼저 논리 '0'('로우'레벨)이 되고 반대로 입력(IN)이 논리 '0'이면 출력(Q)는 출력()보다 먼저 논리 '1'이 되는 즉 인버터(2)의 전달지연 시간만큼의 클락 스큐우(Colck Skew)가 발생되는 문제점이 있었다.

본 고안은 이러한 문제점을 해결하기 위해 안출된 것으로 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

먼저 제2도에서 그 구성을 보면 클락입력신호(8)는 인버터(CMOS인버터)(3)의 입력과 연결되는 동시에 피모오스 트랜지스터(5)의 게이트와 피모오스 트랜지스터(4)의 드레인에 동시 연결되고, 또한 클락 입력신호(8)는 엔모오스 트랜지스터(7)의 게이트와 엔모오스 트랜지스터(6)의 드레인에 동시 연결되고 인버터(3)의 출력은 피모오스 트랜지스(4)와 엔모오스 트랜지스터(6)의 게이트에 동시 연결되는 동시에 출력()이 되고 피모오스 트랜지스터(4)의 소오스와 피모오스 트랜지스터(5)의 드레인과 엔모오스 트랜지스터(6)의 소오스와 엔모스 트랜지스터(7)의 드레인이 서로 접속되어 출력()을 얻어내고 피모오스 트랜지스터(5)의 소오스는 접지되고 엔모오스 트랜지스터(7)의 소오스는 전원(VDD)에 연결되는 구성이다.

상기 구성회로의 동작상태를 설명하면, 클락 입력신호(8)가, '0'(로우레벨)이면 인버터(3)의 출력()은, '1'(하이 레벨)이 되며, 이 '1'(하이레벨)신호 즉 인버터(3)의 출력에 의해 피모오스 트랜지스터(4)는 '오프'상태가 되고 엔모오스 트랜지스터(6)는 '온'상태가 된다.

또한 입력 클락신호(8)가 '0'상태이므로 피모오스 트랜지스터(5)는 '온'되고 엔모오스 트랜지스터(7)는 '오프' 된다.

따라서 출력는 '0'(로우레벨)이 된다.

입력 클락신호(8)가 '1'(하이)이면 인버터(3) 출력(α)는 '0'(로우레벨)이 되며 이 '0'(로우레벨)신호 즉 인버터(3)의 출력에 의해 피모오스 트랜지스터(4)는 '온'되고 엔모오스 트랜지스터(6)는 '오프'된다. 또한 클락 입력신호(8)가 '1'상태이므로 피모오스 트랜지스터(5)는, '오프' 가 되고 엔모오스트랜지스터(7)는 '온' 이 된다.

따라서 출력는 '1'(하이레벨)이 된다.

종래 회로에서는 인버터의 게이트 딜레이에 의해 클락 스큐우가 발생되었으나 본 고안에서는 피모오스 트랜지스터(5)와 엔모오스 트랜지스터(7)를 통해 효과적으로 클락스큐우를 방지하는 효과가 있다.

Claims (1)

1. 클락입력신호(8)받아 반전하는 인버터(3)와, 상기 인버터(3)의 출력()을 게이트로 받으며 인버터로 동작되어 출력()을 얻어내는 피모오스 트랜지스터(4) 엔모오스 트랜지스터(6)와, 드레인(D)단이 출력()과 연결되며 상기 입력 클락신호(8)를 게이트로 인가받아 동작하여 클락 스큐우가 방지된 출력()을 얻어내도록하는 피모오스 트랜지스터(5) 엔모오스 트랜지스터(7)을 포함하여 구성된 것을 특징으로 하는 CMOS 논리소자 집적회로.