KR930004307Y1 - 슈미트 트리거회로 - Google Patents

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KR930004307Y1
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홍상표
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금성일렉트론 주식회사
문정환
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

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  • Manipulation Of Pulses (AREA)

Abstract

내용 없음.

Description

슈미트 트리거회로
제1도는 종래의 슈미트 트리거 회로도.
제2도는 제1도의 로직회로도.
제3도는 종래의 다른 실시예를 도시한 회로도.
제4도는 본 고안의 슈미트 트리거 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 입력단자 11-16 : 인버터
21 : 엔모스 트랜지스터 22 : 피모스 트랜지스터
본 고안은 슈미트 트리거회로에 관한 것으로, 특히 인버터의 로직레벨을 변화시켜 히스테리시스 곡선의 간격을 조절시킬 수 있도록한 슈미트 트리거회로에 관한 것이다.
종래의 슈미트 트리거회로는 제2도와 같이 세개의 인버터(100,200,300)로 구성되어 있다.
즉, 인버터(100)의 출력은 인버터(200)의 입력으로, 인버터(200)의 출력은 출력단자(20)에 인가됨과 아울러 다시 인터버(300)의 입력으로 보내지며, 인버터(300)의 입력으로 보내지며, 인버터(300)의 출력은 인버터(200)의 입력으로 인가되게 연결되어 잇다.
여기서, 인버터(100)(200)(300)는 제1도와 같이 각각 피모스 트랜지스터(101,201,301)및 엔모스 트랜지스터(102,202,302)로 구성되어 있는것으로, 이의 동작상태를 설명한다.
입력단자(10)의 신호가 논리 ″L(LOW)″이면 N1은 논리 ″H(High)″, 출력단자(20)는 논리 ″L″가 되고, N1의 논리 ″H″는 인버터(100)와 인버터(300)의 출력에 의해 생기므로 입력단자(10)가 논리 ″H″로 감에따라 인버터(100)에 의해 N1점이 논리 ″L″가 되게 되는것과 인버터(300)에 논리 ″H″로 남으려는 것에의하여 인버터(100)의 로직레벨보다 더높은 입력이 들어가야 N1점이 논리 ″L″가 된다.
또한 입력단자(10)가 논리 ″H″에서는 N1점은 논리 ″L″, 출력단자(20)은 논리 ″H″가 되고, N1점의 논리 ″L″은 인버터(100)와 인버터(300)의 출력에 의해 생기므로 입력단자(10)가 논리 ″L″로 감에 따라 인터버(100)에 의해 N1점이 논리 ″H″가 되게하는 것과 인버터(300)에 의해 논리 ″L″로 남으려는 것에 의해서 인버터(100)의 로직레벨보다 더낮은 입력이 들어가야 N1점이 논리 ″H″가 되고 출력단자(20)는 논리 ″L″가 된다.
따라서 제1도와 같이 구성된 회로는 입력단자(10)가 논리 ″L″에서 논리 ″H″로 변할때와 논리 ″H″에서 논리 ″L″로 변할때의 입력단자(10)에 대한 출력단자(20)의 로직레벨이 다르므로 히스테리시스 곡선을 나타내는 슈미트 트리거회로가 된다.
제3도는 슈미트 트리거회로의 또 다른 실시예로서, 첫째단의 인버터(100)를 피모스 트랜지스터(101,103,105) 및 엔모스 트랜지스터(102,104,106)로 구성되고, 나머지 구성은 상기 제2도와 동일하게 구성된 것으로, 이 회로도 상기에서 설명한 종래 회로와 동일방식으로 동작된다.
그러나, 이와같은 종래의 슈미트 트리거회로에 있어서는 히스테리시스 곡선의 간격을 인버터(100)와 인버터(300)에 의해 조절하게 되므로 히스테리시스 곡선의 간격을 넓히는데 한계가 뒤따르는 문제점이 있었다.
본 고안은 이와같은 종래의 문제점을 감안하여, 인버터의 로직레벨 변화에 의해 히스테리시스 곡선의 간격을 손쉽게 조절할 수 있게 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제4도는 본 고안의 슈미트 트리거 회로도로서, 이에 도시한 바와같이 입력단자(10)를 인버터(11),(12)를 각기 통해 엔모스 트랜지스터(21)의 드레인 및 피모스 트랜지스터(22)의 소오스에 접속함과 아울러 인버터(13,14)를 다시 각기 통해 그 피모스 트랜지스터(22)의 게이트 및 엔모스 트랜지스터(21)에 게이트에 접속하고, 상기 엔모스 트랜지스터(21)의 소오스 및 피모스 트랜지스터(22)의 드레인을 인버터(15)를 통해 출력단자(20)에 접속함과 아울러 그 접속점을 인버터(16)를 통해 그 인버터(15)의 입력단자에 접속하여 구성한 것으로, 이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.
인버터(11),(12)의 로직레벨(VL1)(VL2)이 VL1〈VL2라 하면, 입력단자(10)에 논리 ″L″이 입력될때 N1점과 N2점은 논리 ″H″가 되고, N3점와 N4점은 논리 ″L″가 되어 엔모스 트랜지스터(21)은 오프(OFF)되고, 피모스 트랜지스터(22)는 온(ON)되어 N5점은 논리 ″H″가 되고, 출력단자(20)에 논리 ″L″이 출력된다.
입력단자(10)의 신호가 인버터(11),(12)의 로직레벨(VL1),(VL2)사이에 있으면, N1점은 논리 ″L″가 되고, N2점은 논리 ″H″로 남아있게되고, N3와 N4점은 각각 인버터(13),(14)에 의해 논리 ″L″와 논리 ″H″로 되어 엔모스 트랜지스터(21) 및 피모스 트랜지스터(22)가 오프되고, N5점은 논리 ″L″를 유지하고 출력단자(20)는 논리 ″H″로 변한다.
입력단자(10)의 입력신호 레벨이 인버터(12)의 로직레벨(VL2)보다 높게되면, N1과 N2점은 논리 ″L″가 되고, N3과 N4점은 인버터(13,14)에 의해 논리 ″H″가 되므로 엔모스트랜지스터(21)는 온되고 피모스트랜지스터(22)는 오프가 되어 N5점은 논리 ″L″가 되고, 출력단자(20)는 논리 ″H″를 유지한다.
반대로, 입력단자(10)의 입력신호가 논리 ″H″에서 논리 ″L″로 변할때를 살펴보면, 입력단자(10)가 논리 ″H″에서는 N1점과 N2점은 논리 ″L″가 되고, N3점과 N4점은 논리 ″H″가 되어 엔모스트랜지스터(21)는 온되고 피모스 트랜지스터(22)가 오프되어 N5점은 논리 ″L″가 되고 출력단자(20)는 논리 ″H″가 된다.
입력단자(10)의 입력신호 레벨이 로직레벨(VL1),(VL2)사이에 있으면 N1점은 논리 ″L″가 되고 N2점은 논리 ″H″가 되어 N3와 N4점은 각각 인버터(13,14)에 의해 각각 논리 ″L″과 논리 ″H″로 되어 엔모스 트랜지스터(21) 및 피모스 트랜지스터(22)는 오프가 되고, N5점은 논리 ″L″를 유지하고 출력단자(20)는 논리 ″H″가 유지된다.
입력단자(10)의 입력신호 레벨이 로직레벨(VL1)보다 낮아지면 N1과 N2점은 논리 ″H″가 되고, N3과 N4점은 인버터(13,14)에 의해 논리 ″L″가 되며, 엔모스트랜지스터(21)는 오프가 되며 피모스트랜지스터(22)는 온되어 N5점은 논리 ″H″가 되고 출력단자(20)에 논리 ″L″이 출력된다.
이상에서 상세히 설여한 바와같이 본 고안은 인버터(11),(12)의 로직레벨에 의해 히스테리시스 곡선의 간격을 손쉽게 조절할 수 있는 효과가 있게된다.

Claims (2)

  1. 입력단자(10)를 인버터(11,13),(12,14)를 각기 통해 피모스 트랜지스터(22)의 게이트 및 엔모스 트랜지스터(21)의 게이트에 접속하고, 상기 인버터(11),(12)의 출력단자를 상기 엔모스 트랜지스터(12) 및 피모스 트랜지스터(22)를 각기 통한후 인버터(15)를 통해 출력단자(20)에 접속하며, 상기 출력단자(20)를 인버터(16)를 통해 상기 인버터(15)의 입력단자에 접속하여 구성된 것을 특징으로 하는 슈미트 트리거 회로.
  2. 제1항에 있어서, 인버터(11),(12)는 서로 다른 로직레벨,(VL10,VL2)을 갖는 것을 특징으로 하는 슈미트 트리거회로.
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