KR960003220B1

KR960003220B1 - 다입력 낸드회로

Info

Publication number: KR960003220B1
Application number: KR1019930019687A
Authority: KR
Inventors: 이동훈
Original assignee: 금성일렉트론주식회사; 문정환
Priority date: 1993-09-24
Filing date: 1993-09-24
Publication date: 1996-03-07
Also published as: KR950010363A

Abstract

내용 없음.

Description

다입력 낸드회로

제1a도는 13입력낸드게이트의 심벌을 보인 개략도.

제1b도는 일반적인 13입력 낸드게이트의 회로도.

제2도는 일반적인 낸드회로의 다른 예시회로도.

제3도는 본 발명의 다입력 낸드회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 4×16디코더 PM₀-PM₁₂: 피모스

NM₀-NM₂: 엔모스 I₀-I₂: 인버터

본 발명은 디코더나 롬의 출력을 입력으로 하는 다입력 낸드회로나 노아회로에 관한 것으로, 특히 낸드타입의 출력을 이용하여 사이즈를 저감시키고, 고속처리하는데 적당하도록 한 다입력 낸드회로에 관한 것이다.

제1a도는 13입력 낸드회로의 심벌을 보인 것이고, 제1b도는 일반적인 13입력 낸드회로도로서 이에 도시한 바와같이, 피모스(PM₁-PM₁₃)를 병렬 접속함과 아울러, 엔모스(NM₁-NM₁₃)를 직렬접속하여 입력단자(I₁-I₁₃)를 그 피모스 및 엔모스(PM₁, NM₁), (PM₂,NM₂), (PM₃,NM₃), (PM₄,NM₄), (PM₅,NM₅), (PM₆,NM₆), (PM₇,NM₇), (PM₈,NM₈), (PM₉,NM₉), (PM₁₀,NM₁₀), (PM₁₁,NM₁₁), (PM₁₂,NM₁₂), (PM₁₃,NM₁₃)의 게이트에 각기 공통접속한 후 병렬접속된 피모스(PM₁)의 드레인 공통접속점과 엔모스(NM₁)의 드레인을 공통접속하여 그 접속점을 출력단자(Z)에 접속하여 구성된 것으로, 이와같이 구성된 종래 회로의 작용을 설명하면 다음과 같다.

입력(I₁-I₁₃)중에서 어느 하나라도“로우”로 공급되면, 그“로우”에 의하여 병렬접속된 피모스(PM₁-NM₁₃)중에서 해당 피모스가 온되고, 직렬 접속된 엔모스(NM₁-NM₁₃)중에서 어느 하나가 오프되어 출력 단자(Z)에“하이”가 출력된다.

예로서, 입력(I₁)이“로우”이고, 나머지의 입력(I₂-I₁₃)이 모두“하이”인 경우, 그“로우”의 입력(I₁)에 의하여 피모스(PM₁)가 온되고,“하이”의 입력(I₂-I₁₃)에 의하여 피모스(PM₂-PM₁₃)가 오프되며, 상기“로우”의 입력(I₁)에 의하여 엔모스(NM₁)가 오프되므로 전원단자전압(V_CC)이 상기 피모스(PM₁)를 통해 출력단자(Z)로 공급되어 결국, 출력단자(Z)에 논리치“하이”가 출력된다.

그러나 상기 입력(I₁-I₁₃)이 모두“하이”로 공급되면, 그“하이”에 의하여 상기 피모스(PM₁-NM₁₃)가 모두 오프되므로 상기 출력단자(Z)에“로우”가 출력된다.

제2도는 일반적인 낸드회로의 다른예를 보인 것으로, 이의 작용을 설명하면, 3개의 낸드게이트(ND₁), (ND₂), (DN₃)에 각각의 입력(I₁-I₄), (I₅-I₈), (I₉-I₁₂)을 공급하고, 상기 낸드게이트(ND₁), (ND₂), (DN₃)의 출력과 입력(I₁₃)을 앤드게이트(AD₁)의 입력으로 공급하여 결국 제1도와 같은 낸드연산을 수행하게 된다.

그러나 전자와 같은 종래의 회로에 있어서는 회로구성상의 결함으로 인햐여 즉, 직렬결합된 엔모스에 의하여 출력의 지연시간이 비교적 많이 발생되는 결함이 있고 이를 해결하기 위해 엔모스의 크기를 크게 형성할 경우, 그 지연시간은 어느정도 개선되지만 이로인하여 전체 면적이 커지게 되는 결함이 있다. 후자와 같은 종래의 회로에 있어서도 처리속도와 트랜지스터의 크기를 근본적으로 해결하지 못하는 결함이 있다.

본 발명은 이와같은 종래의 결함을 해결하기 위하여 디코더를 낸드타입으로 구성할 경우 그 출력의 특수성을 이용하여 낸드회로를 간단하게 구성할 수 있게 창안한 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.

제3도는 본 발명의 다입력 낸드회로도로서 이에 도시한 바와같이, 낸드타입의 디코더(1)의 출력(Z₀-Z₁₂)을 피모스(PM₀-PM₁₂)의 게이트에 각기 접속하고, 그 피모스(PM₂-PM₁₂)의 소오스, 드레인을 각각 전원 단자(V_CC), 출력단자(Z)에 공통하며, 상기 낸드타입 디코더(1)의 출력(Z₁₃-Z₁₅)을 인버터(I₀-I₂)를 각기 통해 상기 출력단자(Z) 및 접지단 사이에 병렬접속된 엔모스 (NM₀-NM₂)의 게이트에 접속하여 구성한 것으로, 이와같이 구성한 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.

일예로써, 4×6디코더(1)를 낸드타입으로 구성할 경우, 그의 출력(Z₀-Z₁₂)은 액티브 로우 신호가 된다. 따라서 상기 4×6디코더(1)의 출력(Z₀-Z₁₂)을 입력으로 하는 13입력 낸드회로를 구성할 경우, 이의 입출력관계는 하기와 같다.

4×16디코더(1)의 출력(Z₀-Z₁₂)중에서 어느 하나 이상의 출력이“로우”로 출력될 때 그 출력에 의해 피모스(PM₀-PM₁₂)중에서 해당 피모스가 온되고, 이때, 출력(Z₁₃-Z₁₅)이 모두“하이”로 출력되며, 이는 인버터(I₀), (I₁), (I₂)를 각기 통해 엔모스(NM₀), (NM₁), (NM₂)의 게이트에 각각 공급되므로 그 엔모스(NM₀), (NM₁), (NM₂)가 모두 오프된다. 이에따라 출력단자(Z)에“하이”가 출력된다.

4×16디코더(1)의 출력(Z₀-Z₁₂)이 모두“하이”로 출력될 때 그 출력(Z₀-₁₂)에 의해 피모스(PM₀-PM₁₂)가 모두 오프되고, 이때, 출력(Z₁₃-Z₁₅)중 어느 하나에서 출력되는“로우”에 의하여 병렬접속된 엔모스(NM₀-NM₂)중 해당 엔모스의 게이트에“하이”가 공급되어 그가 온되므로 이때, 출력(Z)은 “로우”가 된다.

이상에서 상세히 설명한 바와같이 본 발명은 디코더를 낸드타입으로 구성할 경우 그 출력의 특수성을 이용하여 낸드회로를 간단하게 구성함으로써 다입력 낸드회로나 또는 노아회로에서 처리속도를 향상시키고 사이즈를 저감할 수 있는 효과가 있다.

Claims

낸드타입 디코더(1)의 출력(Z₀-₁₂)을 전원단자(V_DD)와 출력단자(Z) 사이에 병렬접속된 피모스(PM₀-PM₁₂)의 게이트에 각기 접속하고, 그 피모스(PM₀-PM₁₂)의 소오스, 드레인을 각각 전원단자(V_DD), 출력단자(Z)에 공통하며, 상기 낸드타입 디코더(1)의 출력(Z₁₃-₁₅)을 인버터(I₀-I₂₎를 각기 통해 상기 출력단자(Z) 및 접지단 사이에 병렬접속된 엔모스(NM₀-NM₂)의 게이트에 접속하여 구성한 것을 특징으로 하는 다입력 낸드회로.