KR100437841B1 - 반가산기 회로 - Google Patents

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    • G06F7/502—Half adders; Full adders consisting of two cascaded half adders

Abstract

게이트 수를 줄여서 경제성을 높이고 고속 스위칭 동작이 가능하도록 구성한 반가산기 회로를 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반가산기 회로는 캐리단과 합계단의 사이에 구성되고 제1입력신호단의 신호를 받아 구동하며 상기 제1입력신호에 따라 상기 캐리단이나 상기 합계단으로 제2입력신호를 출력하도록 구성된 제1씨모스 인버터와, 상기 제1입력신호단에 다이오드 컨넥션되도록 상기 제1입력신호단과 상기 캐리단 사이에 구성된 제1스위칭 소자와, 전원전압단과 접지전압단 사이에 구성되며 상기 제2입력신호를 받아 구동하는 제2씨모스 인버터와, 상기 제2씨모스 인버터와 상기 합계단 사이에 구성되며 상기 제1입력신호를 받아 구동하도록 구성된 제2스위칭 소자를 포함함을 특징으로 한다.

Description

반가산기 회로{half adder circuit}
본 발명은 반가산기에 대한 것으로, 특히 경제성이 높고 고속 스위칭 동작이 가능한 반가산기 회로에 관한 것이다.
반가산기는 2 진수 한 자리를 나타내는 두 개의 수를 입력하여 합(Sum:S)과 자리올림수(Carry:C)를 구해 주는 덧셈 회로이다.
자리올림수 C는 입력 A와 B가 모두 1인 경우에만 1이 되고, 합 S는 입력 A와 B 중 어느 하나만 1일때 1이 된다.
첨부 도면을 참조하여 종래 반가산기 회로에 대하여 설명하면 다음과 같다.
도 1은 종래에 따른 반가산기 회로의 구성도이다.
종래 반가산기 회로는 도 1에 도시한 바와같이 제1, 제2입력신호(A,B)를 받아 동작하며 제1,제2,제3씨모스 인버터(10,11,12)와 트랜스퍼 게이트(13)와 제1스위칭 소자로 구성된다.
상기에서 제1씨모스 인버터(10)는 전원전압단(VCC)과 접지전압단(VSS)의 사이에 구성되었고 제1입력신호(A)를 받아 구동한다. 그리고 전원전압단(VCC)에는 제1피모스 트랜지스터(P1)가 접속되고, 접지전압단에는 제1앤모스 트랜지스터(N1)가 접속된다.
그리고 제2씨모스 인버터(11)는 제1입력신호(A) 입력단과 상기 제1씨모스 인버터(10)이 출력단 사이에 구성되었고, 제2입력신호(B)를 받아 구동한다.
이때 제1입력신호(A) 입력단에는 제2피모스 트랜지스터(P2)가 접속되고, 제1씨모스 인버터(10)의 출력단에는 제2앤모스 트랜지스터(N2)가 접속된다.
그리고 제2씨모스 인버터(11)의 출력단은 합계단(S)과 연결된다.
그리고 제3씨모스 인버터(12)는 전원전압단과 접지전압단 사이에 구성되며 제1씨모스 인버터(10)의 출력단 신호를 받아 구동한다. 이때 전원전압단에는 제4피모스 트랜지스터(P4)가 접속되고, 접지전압단에는 제4앤모스 트랜지스터(N4)가 접속된다.
그리고 트랜스퍼 게이트(13)는 제2입력신호(B) 출력단의 신호를 캐리단(C)에 전달하도록 구성되며, 제1씨모스 트랜지스터(10)의 출력단의 신호를 받아 구동하는 제3피모스 트랜지스터(P3)와 제1입력신호(A)를 받아 구동하는 제3앤모스 트랜지스터(N3)로 구성된다.
그리고 스위칭 소자는 제5앤모스 트랜지스터(N5)로 구성되었고 제1씨모스 인버터(10)의 출력신호를 받아 구동하며 제3씨모스 인버터(12)의 출력단과 캐리단(C)의 사이에 구성되었다.
상기에 설명한 바와 같이 종래에 따른 반가산기 회로는 9개의 게이트로 구성되었다.
상기의 구성을 갖는 종래 반가산기 회로의 구도에 대하여 설명하면 다음과 같다.
먼저, 제1, 제2입력신호가 모두 "로우"일 때, 제2피모스 트랜지스터(P2)가 턴온되어 제1입력신호의 "로우"값이 합계단(S)으로 출력되고, 제1피모스 트랜지스터(P1)가 턴온되어 제1씨모스 인버터(10)가 "하이"값을 출력하고, 제4앤모스 트랜지스터(N4)가 턴온되고 제5앤모스 트랜지스터(N5)가 턴온되므로 캐리단(C)으로 "로우"값이 출력된다.
다음에 제1입력신호는 "로우"이고 제2입력신호는 "하이"일 때, 제2앤모스 트랜지스터(N2)가 턴온되어 합계단(S)으로 제1입력신호(A)의 반전 출력값이 "하이"값이 출력되고, 제5앤모스 트랜지스터(N5)가 턴온되어 캐리단(C)으로는 제1씨모스 인버터(10)와 제2씨모스 인버터(11)를 통해서 제1입력신호(A)의 "로우"값이 출력된다.
그리고 제1입력신호는 "하이"이고 제2입력신호는 "로우"일 때, 제2피모스 트랜지스터(P2)가 턴온되고 제2피모스 트랜지스터(P2)의 소오스단에는 제1입력신호(A)가 전달되고 제2앤모스 트랜지스터(N2)의 소오스단으로는 제1입력신호(A)의 반전출력값이 전달되고 제2앤모스 트랜지스터(N2)는 제2입력신호(B)를 받아 턴오프 되므로 합계단(S)으로 제2입력신호의 반전출력값인 "하이"값이 출력된다.
그리고 이때 제1씨모스 인버터(10)가 "로우"신호를 출력하므로 제5앤모스 트랜지스터(N5)는 턴오프되고 제3피모스 트랜지스터(P3)가 턴온되어 캐리단(C)으로는 제2입력신호인 "로우"값이 출력된다.
그리고 제1, 제2입력신호가 모두 "하이"일 때는 제2피모스 트랜지스터(P2)는 턴오프되고 제2앤모스 트랜지스터(N2)가 턴온되어 제1씨모스 인버터(10)를 통해 출력된 "로우"값이 합계단(S)으로 출력되고, 제5앤모스 트랜지스터(N5)는 턴오프되고 제3앤모스 트랜지스터(N3)는 턴온되어 제2입력신호(B)의 "하이"값이 캐리단(C)으로 출력된다.
상기와 같은 종래 반가산기 회로는 다음과 같은 문제가 있다.
반가산기의 게이트수가 많아서 제1, 제2입력신호에 따른 합계단과 캐리단으로의 신호전달을 위한 전력소모가 커지고, 레이아웃 면적도 커져서 경제성이 떨어지는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 게이트 수를 줄여서 경제성을 높이고 고속 스위칭 동작이 가능하도록 구성한 반가산기 회로를 제공하는데 그 목적이 있다.
도 1은 종래에 따른 반가산기 회로의 구성도
도 2는 본 발명에 따른 반가산기 회로의 구성도
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 제1씨모스 인버터 21 : 제2씨모스 인버터
상기와 같은 목적을 달성하기 위한 본 발명 반가산기 회로는 캐리단과 합계단의 사이에 구성되고 제1입력신호단의 신호를 받아 구동하며 상기 제1입력신호에 따라 상기 캐리단이나 상기 합계단으로 제2입력신호를 출력하도록 구성된 제1씨모스 인버터와, 상기 제1입력신호단에 다이오드 컨넥션되도록 상기 제1입력신호단과 상기 캐리단 사이에 구성된 제1스위칭 소자와, 전원전압단과 접지전압단 사이에 구성되며 상기 제2입력신호를 받아 구동하는 제2씨모스 인버터와, 상기 제2씨모스 인버터와 상기 합계단 사이에 구성되며 상기 제1입력신호를 받아 구동하도록 구성된 제2스위칭 소자를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반가산기 회로에 대하여 설명하면 다음과 같다.
도 2는 본 발명에 따른 반가산기 회로의 구성도이다.
본 발명에 따른 반가산기 회로는 도 2에 도시한 바와 같이 'A'와 'B'신호가 입력될 때(이하 'A'신호와 'B'신호는 제1, 제2입력신호라고 지칭함), 상기에서 반가산기 회로는 제1, 제2씨모스 인버터(20, 21)와, 제1, 제2스위칭소자로 구성되었다.
먼저 제1씨모스 인버터(20)는 제1입력신호(A)를 입력받아 동작하며 캐리단(C)과 합계단(S) 사이에 구성되며, 캐리단(C)에 인접한 부분에는 제1앤모스 트랜지스터(N1)가 구성되어 있고, 합계단(S)에 인접한 부분에는 제1피모스 트랜지스터(P1)가 구성되어 있다.
그리고 제1씨모스 인버터(20)의 공동접속 노드에는 제2입력신호(B)가 인가된다.
상기와 같이 구성된 제1씨모스 인버터(20)는 제1입력신호에 따라 상기 캐리단이나 상기 합계단으로 제2입력신호를 출력한다.
그리고 상기 제1, 제2스위칭 소자는 각각 제2피모스 트랜지스터(P2)와 제2앤모스 트랜지스터(N2)로 구성되었는데, 먼저 제2피모스 트랜지스터(P2)는 게이트와 드레인이 제1입력신호(A)를 입력받도록 다이오드 컨넥션 되어 있고, 소오스는 캐리단(C)에 접속된다.
이와 같은 제2피모스 트랜지스터(P2)는 제1입력신호가 "로우"일 때 제1입력신호를 캐리단(C)으로 출력하는 역할을 한다.
그리고 제2앤모스 트랜지스터(N2)는 제1입력신호(A)를 게이트에 입력 받고, 제2씨모스 인버터(21)의 출력단과 합계단(S) 사이에 구성된다.
그리고 제2씨모스 인버터(21)는 제2입력신호(B)를 입력받고 전원전압단(VCC)과 접지전압단(VSS)의 사이에 구성된다.
그리고 제2씨모스 인버터(21)의 전원전압단(VCC)에 인접한 부분에는 제3피모스 트랜지스터(P3)가 구성되어 있고, 접지전압단(VSS)에 인접한 부분에는 제2앤모스 트랜지스터(N3)가 구성되어 있다.
이와 같은 제2앤모스 트랜지스터(N2)는 상기 제1입력신호(A)가 "하이"일 때 제2입력신호의 반전된 신호를 상기 합계단으로 출력하는 역할을 한다.
상기와 같은 구성을 갖는 본 발명 반가산기의 구동방법은 다음과 같다.
상기에서 설명한 바와 같이 반가산기는 2 진수 한 자리를 나타내는 두 개의 수를 입력하여 합(Sum)과 자리올림수(Carry)를 합계단(S)과 캐리단(C)으로 출력해 주는 덧셈 회로로써, 캐리단(C)은 제1, 제2입력신호(A, B)가 모두 1인 경우에만 1이 되고, 합계단(S)은 제1, 제2입력신호(A, B) 중 어느 하나만 1일때 1이 된다.
상기와 같은 구동을 하는 본 발명 반가산기의 제1, 제2입력신호에 따른 구동은 도 2와 도 3에 도시한 바와 같이 먼저, 제1, 제2입력신호에 모두 "로우(low)"신호가 입력되면 제 1앤모스 트랜지스터(N1)는 턴오프가 되고, 제2피모스 트랜지스터(P2)는 턴온이 되므로 캐리단(C)으로는 "로우"레벨의 신호가 출력되고, 제2앤모스 트랜지스터(N2)는 턴오프되고 제1피모스 트랜지스터(P1)는 턴온되므로 합계단(S)으로는 제2씨모스 인버터(21)의 공통 노드에 인가되는 제2입력신호(B)값인 "로우"레벨의 신호가 출력된다.
다음에 제1입력신호(A)에 "로우"신호, 제2입력신호(B)에 "하이"신호가 입력될 경우, 제1앤모스 트랜지스터(N1)는 턴오프되고, 제2피모스 트랜지스터(P2)는 턴온이 되므로 캐리단(C)으로는 "로우"레벨의 신호가 출력되고, 제3피모스 트랜지스터(P3)와 제2앤모스 트랜지스터(N2)는 턴오프되고 제1피모스 트랜지스터(P1)는 턴온되므로 합계단(S)으로는 제2씨모스 인버터(21)의 공통 노드에 인가되는 제2입력신호(B)값인 "하이"레벨의 신호가 출력된다.
그리고 제1입력신호(A)에 "하이"신호, 제2입력신호(B)에 "로우"신호가 입력될 경우, 제2피모스 트랜지스터(P2)는 턴오프되고 제1앤모스 트랜지스터(N1)는 턴온되므로 캐리단(C)으로는 제2입력신호(B)값인 "로우"레벨의 신호가 출력되고, 제3피모스 트랜지스터(P3)는 턴온되고 제2앤모스 트랜지스터(N2)는 턴온되므로 합계단(S)으로는 제2입력신호(B)의 반전된 값인 "하이"레벨의 신호가 출력된다.
다음에 제1, 제2입력신호(A, B)에 모두 "하이"신호가 입력될 경우 제2피모스 트랜지스터(P2)는 턴오프되고 제1앤모스 트랜지스터(N1)는 턴온되므로 캐리단(C)으로는 제2입력신호(B)값인 "하이"레벨의 신호가 출력되고, 제 3 앤모스 트랜지스터(N3)와 제2앤모스 트랜지스터(N2)는 턴온되므로 합계단(S)으로는 제2입력신호(B)의 반전값인 "로우"레벨의 신호가 출력된다.
상기에 설명한 바와 같이 본 발명에 따른 반가산기는 종래의 반가산기보다 게이트수가 3개 적고, 따라서 종래보다 고속의 동작을 할 수 있다.
상기와 같은 본 발명 반가산기 회로는 다음과 같은 효과가 있다.
게이트수가 종래 반가산기 회로에 비해서 적어져서 레이아웃 면적을 줄일 수 있고, 이에 따라서 칩의 경제성이 좋아지게 되어 원가 절감 효과를 달성할 수 있다.
또한 게이트수를 줄이므로써 고속 스위칭 동작을 구현하기에 유리하다.

Claims (6)

  1. 캐리단과 합계단의 사이에 구성되고 제1입력신호단의 신호를 받아 구동하며 상기 제1입력신호에 따라 상기 캐리단이나 상기 합계단으로 제2입력신호를 출력하도록 구성된 제1씨모스 인버터와,
    상기 제1입력신호단에 다이오드 컨넥션되도록 상기 제1입력신호단과 상기 캐리단 사이에 구성된 제1스위칭 소자와,
    전원전압단과 접지전압단 사이에 구성되며 상기 제2입력신호를 받아 구동하는 제2씨모스 인버터와,
    상기 제2씨모스 인버터와 상기 합계단 사이에 구성되며 상기 제1입력신호를 받아 구동하도록 구성된 제2스위칭 소자를 포함함을 특징으로 하는 반가산기 회로.
  2. 제1항에 있어서,
    상기 제1씨모스 인버터는 상기 캐리단과 접촉하는 제1앤모스 트랜지스터와,
    상기 합계단과 접촉하는 제1피모스 트랜지스터로 구성됨을 특징으로 하는 반가산기 회로.
  3. 제1항에 있어서,
    상기 제1스위칭 소자는 제2피모스 트랜지스터로 구성됨을 특징으로 하는 반가산기 회로.
  4. 제1항에 있어서,
    상기 제2스위칭 소자는 제2앤모스 트랜지스터로 구성됨을 특징으로 하는 반가산기 회로.
  5. 제1항에 있어서,
    상기 제2씨모스 인버터는 상기 전원전압단에 접속하는 제3피모스 트랜지스터와,
    상기 접지전압단에 접속하는 제3앤모스 트랜지스터로 구성됨을 특징으로 하는 반가산기 회로.
  6. 제1항에 있어서,
    상기 제1씨모스 인버터의 공통 접속 노드에 상기 제2입력신호단이 접속하는 것을 특징으로 하는 반가산기 회로.
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