KR101929969B1 - 총 에러 거리가 3이고 6개의 트랜지스터로 구성되는 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치 - Google Patents

총 에러 거리가 3이고 6개의 트랜지스터로 구성되는 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치 Download PDF

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Abstract

본 발명은 어림 가산기 회로 및 디지털 신호 처리 장치에 관한 것으로, 보다 구체적으로는 6개의 트랜지스터만으로 총 에러 거리가 '3'인 캐리 아웃 신호 및 합 신호를 출력할 수 있는 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치에 관한 것이다.

Description

총 에러 거리가 3이고 6개의 트랜지스터로 구성되는 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치{Apprpximate adder consists of 6 transistors has TED of 3 and DSP integrated with the adder}
본 발명은 어림 가산기 회로 및 디지털 신호 처리 장치에 관한 것으로, 보다 구체적으로는 6개의 트랜지스터만으로 총 에러 거리가 '3'인 캐리 아웃 신호 및 합 신호를 출력할 수 있는 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치에 관한 것이다.
전가산기(Full adder)란 가수(added), 피가수(augend) 및 캐리(carry;올림수)를 입력받아 가산 연산한 후, 합(sum)과 캐리를 출력하는 회로이다.
이 전가산기는 반가산기(half-adder)에서는 고려되지 않았던 하위의 가산 결과를 캐리로 입력받아 처리할 수 있다.
또한, 상기 전가산기는 복수의 트랜지스터의 조합으로 구현되는데 이러한 트랜지스터의 조합을 트랜지스터 레벨(transistor-level) 또는 CMOS 레벨이라고 한다.
도 1은 종래의 전가산기 회로를 보여주는 도면이다.
종래의 전가산기 회로(10)는 총 28개의 트랜지스터로 구성되며, 가수 신호(A), 피가수 신호(B), 입력 캐리 신호(Cin)를 입력받아 가산연산을 수행한 후, 합 신호(Sum)와 출력 캐리 신호(Cin)을 출력한다.
이 종래의 전가산기 회로(10)는 정확한 합 신호와 출력 캐리 신호를 출력하는 회로로써, 총 에러 거리(TED;Total Error Distance)가 '0'이다.
그러나 종래의 전가산기 회로는 많은 개수의 트랜지스터로 구성되므로 디지털 신호 처리 장치(DSP:digital signal processor)등에 집적할 경우 전력 소모가 큰 문제점이 있다.
이러한 문제점을 해결하기 위해 트랜지스터의 개수는 줄이고 합 신호와 출력 캐리 신호를 반전하여 출력하는 미러 전가산기(MA;mirror adder)가 개발된 바 있다.
도 2는 종래의 미러 전가산기 회로를 보여주는 도면이다.
종래의 미러 전가산기 회로(20)는 총 24개의 트랜지스터만으로 정확한 합 신호와 출력 캐리 신호를 출력할 수 있으며, 총 에러 거리(TED;Total Error Distance)가 '0'이다.
또한, 상기 미러 전가산기 회로(20)는 반전(미러링)된 합 신호와 출력 캐리 신호를 출력하지만 모든 경우에 있어 반전된 합 신호와 출력 캐리 신호를 출력한다면, 에러가 없는 것과 동일한 것으로 볼 수 있다.
따라서, 상기 미러 전가산기 회로(20)는 종래의 전가산기 회로(10)와 비교하여 트랜지스터 개수를 줄일 수 있으므로 전력 소모를 줄일 수 있는 장점이 있다.
그러나 상기 종래의 미러 전가산기 회로(20) 역시 24개의 트랜지스터로 구성되므로 전력 소모를 줄이는데 한계가 있다.
한편, 어림 가산기란 허용되는 범위 내에서 출력에 오류가 존재하도록 상기 전가산기 회로(10)나 상기 미러 전가산기 회로(20)를 간소화한 회로로써, 전력 소모를 더욱 줄일 수 있는 회로이다.
도 3은 종래의 제1 어림 가산기 회로를 보여주는 것으로 총 에러 거리가 '2'이고, 16개의 트랜지스터로 구성되는 어림 가산기 회로(30)이다.
이 종래의 제1 어림 가산기 회로(30)는 상기 미러 전가산기 회로(20)를 기반으로 설계되었으며, 미러링된 합 신호와 출력 캐리 신호를 출력한다.
또한, 도 6에 도시한 상기 제1 어림 가산기 회로(30)의 진리표(conventional 1)를 참조하면, 상기 제1 어림 가산기 회로(30)는 가수, 피가수, 캐리가 '0,1,0' 및 '1.0,0'인 경우, 출력에 오류가 존재하며, 총 두 개의 출력에 오류가 존재하므로 총 에러 거리(TED:Total Error Distance)는 '2'이다.
즉, 종래의 제1 어림 가산기 회로(30)는 허용하는 총 에러 거리가 '2'인 시스템에 적용되어 가산연산을 수행할 때, 전력 소모를 줄일 수 있는 장점이 있다.
도 4는 종래의 제2 어림 가산기 회로를 보여주는 것으로 종래의 제2 어림 가산기 회로는 총 11개의 트랜지스터만으로 총 에러 거리가 '3'인 가산 연산을 수행할수 있는 회로이며, 도 3의 종래의 제1 어림 가산기 회로와 비교하여 총 에러 거리는 '1'이 증가하지만 트랜지스터의 개수는 5개를 줄일 수 있어 총 에러 거리가 '3'인 오류 허용 시스템에 적용될 때 전력 소모를 매우 줄일 수 있다.
따라서, 총 에러 거리의 증가는 최소화하면서도 트랜지스터의 개수를 최대한 줄여 전력 소모를 최소화할 수 있는 어림 가산기 회로의 요구가 있다.
[1] V. Gupta, D. Mohapatra, A. Raghunathan, and K. Roy, "Low-power digital signal processing using approximate adders," IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems, vol. 32, no. 1, pp. 124~137, Jan. 2013
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 본 발명의 목적은 최소한의 트랜지스터만으로 총 에러 거리가 '3'인 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치를 제공하는 것이다.
상기의 목적을 달성하기 위하여 본 발명은 가수(addend) 신호, 피가수(augend) 신호 및 입력 캐리(input carry) 신호를 입력받아, 가산연산을 수행하고, 출력 캐리(output carry) 신호 및 합(sum) 신호을 출력하는 어림 가산기 회로로써, 총 에러 거리(TED;Total Error Distance)가 '3'이고, 6개의 트랜지스터로 구성되는 것을 특징으로 하는 어림 가산기 회로를 제공한다.
바람직한 실시예에 있어서, 상기 트랜지스터들:은, 소스 단이 동작 전원과 연결되고, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제1 P형 트랜지스터; 드레인 단이 상기 제1 P형 트랜지스터의 드레인 단과 연결되고, 소스 단은 접지 단과 연결되며, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제1 N형 트랜지스터; 소스 단이 상기 동작 전원과 연결되고, 게이트 단은 상기 제1 P형 트랜지스터의 드레인 단과 연결되는 제2 P형 트랜지스터; 소스 단이 상기 제2 P형 트랜지스터의 드레인 단과 연결되고, 드레인 단은 피가수 신호 단과 연결되며, 게이트 단은 상기 제2 P형 트랜지스터의 게이트 단과 연결되는 제2 N형 트랜지스터; 소스 단은 가수 신호 단과 연결되고, 게이트 단은 상기 제2 P형 트랜지스터의 드레인 단에 연결되는 제3 P형 트랜지스터; 및 드레인 단은 상기 제3 P형 트랜지스터의 드레인 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단은 상기 제3 P형 트랜지스터의 게이트 단에 연결되는 제3 N형 트랜지스터;를 포함하고, 상기 출력 캐리 신호는 상기 제2 P형 트랜지스터의 드레인 단으로 출력되고, 상기 합 신호는 상기 제3 P형 트랜지스터의 드레인 단으로 출력된다.
또한, 본 발명은 상기 어림 가산기 회로가 집적되며 아날로그 신호를 디지털로 변환하여 처리하는 디지털 신호 처리 장치를 더 제공한다.
본 발명은 다음과 같은 우수한 효과를 가진다.
본 발명의 어림 가산기 회로 및 디지털 신호 처리 장치에 의하면, 6개의 트랜지스터만으로 총 에러 거리가 '3'인 어림 출력을 출력할 수 있으므로 전력 소모를 매우 줄일 수 있는 장점이 있다.
도 1은 종래의 전가산기 회로를 보여주는 도면,
도 2는 종래의 미러 전가산기 회로를 보여주는 도면,
도 3은 종래의 제1 어림 가산기 회로를 보여주는 도면,
도 4는 종래의 제2 어림 가산기 회로를 보여주는 도면,
도 5는 본 발명의 일 실시예에 따른 어림 가산기 회로를 보여주는 도면,
도 6은 본 발명의 일 실시예에 따른 어림 가산기 회로의 진리표이다.
본 발명에서 사용되는 용어는 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있는데 이 경우에는 단순한 용어의 명칭이 아닌 발명의 상세한 설명 부분에 기재되거나 사용된 의미를 고려하여 그 의미가 파악되어야 할 것이다.
이하, 첨부한 도면에 도시된 바람직한 실시예들을 참조하여 본 발명의 기술적 구성을 상세하게 설명한다.
그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 어림 가산기 회로는 전가산 연산을 수행하되, 가산 결과에 총 에러 거리 '3'의 오류가 존재하는 어림 가산기 회로(100)이며, 총 6개의 트랜지스터로 구성된다.
또한, 도 3에서는 싱글 비트(single bit)의 가산 연산을 수행하는 어림 가산기 회로(100)를 도시하였으나 상기 어림 가산기 회로(100)가 다수 개 구비될 경우 멀티 비트(multi bits)의 가산 연산을 수행할 수 있다.
또한, 본 발명의 어림 가산기 회로(100)는 디지털 신호 처리 장치(DSP:digital signal processor)에 집적될 수 있으며, 본 발명은 상기 디지털 신호 처리 장치의 형태로 제공될 수 있다.
또한, 상기 디지털 신호 처리 장치는 멀티미디어 장치, 이동통신장치 또는 아날로그 신호를 입력받아 디지털 신호처리를 수행하는 각종 임베디드 장치에 이용될 수 있다.
또한, 상기 디지털 신호 처리 장치는 총 에러 거리 '3'의 오류를 허용하는 모든 오류 허용 장치에 적용이 가능하다.
이하에서는 본 발명의 어림 가산기 회로(100)의 구성을 상세히 설명한다.
본 발명의 어림 가산기 회로(100)는 가수 신호(A), 피가수 신호(B) 및 입력 캐리 신호(Cin)를 입력받아, 가산연산을 수행하고, 그 결과인 출력 캐리 신호(Cout) 및 합 신호(sum)를 출력하되 가산연산의 결과에 총 에러 거리 '3'의 오류가 존재한다.
또한, 상기 총 에러 거리(TED;Total Error Distance)란 입력의 모든 케이스에 대한 출력들 중, 오류가 발생하는 출력의 개수이다.
즉, 상기 가수 신호(A)와 상기 피가수 신호(B)가 싱글 비트일 경우 총 8개의 입력 케이스가 존재하고, 그 중, 3개의 케이스에 대해 출력 오류가 발생할 때, 총 에러 거리는 '3'가 된다.
또한, 본 발명의 일 실시예에 따른 어림 가산기 회로(100)는 총 6개의 트랜지스터로 구성되며, 더욱 자세하게는 3개의 P형 트랜지스터와 3개의 N형 트랜지스터로 구성된다.
또한, 도 5에서는 상기 트랜지스터들이 MOSFET 트랜지스터인 것으로 도시하였으나 동일한 기능을 수행하는 다른 종류의 트랜지스터로 대체될 수 있다.
상기 어림 가산기 회로(100)는 소스 단이 동작 전원(VDD)과 연결되고, 게이트 단으로 상기 입력 캐리 신호(Cin)를 입력받는 제1 P형 트랜지스터(101), 드레인 단이 상기 제1 P형 트랜지스터(101)의 드레인 단과 연결되고, 소스 단은 접지 단과 연결되며, 게이트 단으로 상기 입력 캐리 신호(Cin)를 입력받는 제1 N형 트랜지스터(102), 소스 단이 상기 동작 전원(VDD)과 연결되고, 게이트 단은 상기 제1 P형 트랜지스터(101)의 드레인 단과 연결되는 제2 P형 트랜지스터(103), 소스 단이 상기 제2 P형 트랜지스터(103)의 드레인 단과 연결되고, 드레인 단은 피가수 신호(B) 단과 연결되며, 게이트 단은 상기 제2 P형 트랜지스터(103)의 게이트 단과 연결되는 제2 N형 트랜지스터(104), 소스 단은 가수 신호(A) 단과 연결되고, 게이트 단은 상기 제2 P형 트랜지스터(103)의 드레인 단에 연결되는 제3 P형 트랜지스터(105) 및 드레인 단은 상기 제3 P형 트랜지스터(105)의 드레인 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단은 상기 제3 P형 트랜지스터(105)의 게이트 단에 연결되는 제3 N형 트랜지스터(106)를 포함한다.
또한, 상기 출력 캐리 신호(Cout)는 상기 제2 P형 트랜지스터(103)의 드레인 단으로 출력되고, 상기 합 신호(Sum)는 상기 제3 P형 트랜지스터(105)의 드레인 단으로 출력된다.
도 6은 종래의 제1 어림 가산기 회로(30)의 진리표(conventional 1), 종래의 제2 어림 가산기 회로(40)의 진리표(conventional 2), 본 발명의 일 실시예에 다른 어림 가산기 회로(100)의 진리표(proposed)를 보여주는 도면이다.
도 6에서도 알 수 있듯이 본 발명의 일 실시에에 따른 어림 가산기 회로(100)는 가수 신호(A), 피가수 신호(B) 및 입력 캐리 신호(Cin)가 '0,0,1', '0,1,0', '1,1,1,'인 경우에 오류가 발생하며 총 에러 거리가 '3'인 것을 알 수 있다.
따라서, 본 발명의 일 실시예에 따른 어림 가산기 회로(100)는 단 6개의 트랜지스터만으로 총 에러 거리 '3'의 가산 결과를 출력할 수 있으므로 전력 소모를 매우 줄일 수 있는 장점이 있다.
이상에서 살펴본 바와 같이 본 발명은 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
100:어림 가산기 회로

Claims (3)

  1. 삭제
  2. 가수(addend) 신호, 피가수(augend) 신호 및 입력 캐리(input carry) 신호를 입력받아, 가산연산을 수행하고, 출력 캐리(output carry) 신호 및 합(sum) 신호을 출력하는 어림 가산기 회로로써,
    총 에러 거리(TED;Total Error Distance)가 '3'이고, 6개의 트랜지스터로 구성되며,
    상기 트랜지스터들:은,
    소스 단이 동작 전원과 연결되고, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제1 P형 트랜지스터;
    드레인 단이 상기 제1 P형 트랜지스터의 드레인 단과 연결되고, 소스 단은 접지 단과 연결되며, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제1 N형 트랜지스터;
    소스 단이 상기 동작 전원과 연결되고, 게이트 단은 상기 제1 P형 트랜지스터의 드레인 단과 연결되는 제2 P형 트랜지스터;
    소스 단이 상기 제2 P형 트랜지스터의 드레인 단과 연결되고, 드레인 단은 피가수 신호 단과 연결되며, 게이트 단은 상기 제2 P형 트랜지스터의 게이트 단과 연결되는 제2 N형 트랜지스터;
    소스 단은 가수 신호 단과 연결되고, 게이트 단은 상기 제2 P형 트랜지스터의 드레인 단에 연결되는 제3 P형 트랜지스터; 및
    드레인 단은 상기 제3 P형 트랜지스터의 드레인 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단은 상기 제3 P형 트랜지스터의 게이트 단에 연결되는 제3 N형 트랜지스터;를 포함하고,
    상기 출력 캐리 신호는 상기 제2 P형 트랜지스터의 드레인 단으로 출력되고, 상기 합 신호는 상기 제3 P형 트랜지스터의 드레인 단으로 출력되는 것을 특징으로 하는 어림 가산기 회로.
  3. 제 2 항의 어림 가산기 회로가 집적되며 아날로그 신호를 디지털로 변환하여 처리하는 디지털 신호 처리 장치.
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