RU2375742C2 - Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления, и устройство для его реализации - Google Patents

Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления, и устройство для его реализации Download PDF

Info

Publication number
RU2375742C2
RU2375742C2 RU2006144608/09A RU2006144608A RU2375742C2 RU 2375742 C2 RU2375742 C2 RU 2375742C2 RU 2006144608/09 A RU2006144608/09 A RU 2006144608/09A RU 2006144608 A RU2006144608 A RU 2006144608A RU 2375742 C2 RU2375742 C2 RU 2375742C2
Authority
RU
Russia
Prior art keywords
signal
analog
function
logical
analog signal
Prior art date
Application number
RU2006144608/09A
Other languages
English (en)
Other versions
RU2006144608A (ru
Inventor
Лев Петрович Петренко (UA)
Лев Петрович Петренко
Original Assignee
Лев Петрович Петренко
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Лев Петрович Петренко filed Critical Лев Петрович Петренко
Priority to RU2006144608/09A priority Critical patent/RU2375742C2/ru
Publication of RU2006144608A publication Critical patent/RU2006144608A/ru
Application granted granted Critical
Publication of RU2375742C2 publication Critical patent/RU2375742C2/ru

Links

Images

Landscapes

  • Logic Circuits (AREA)
  • Devices For Executing Special Programs (AREA)

Abstract

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических операций, в частности процессов суммирования и вычитания. Техническим результатом является повышение быстродействия суммирования. Каждый разряд устройства параллельного логического суммирования аргументов аналоговых сигналов слагаемых эквивалентных позиционно-знаковой системе счисления f(+/-), выполнен в виде двух эквивалентных каналов формирования аналоговых сигналов положительной и условно отрицательной суммы +Si и -Si, каждый из которых включает два элемента И, элемент ИЛИ, элемент ИЛИ-НЕ, элемент НЕ.2 н.п. ф-лы, 6 ил.

Description

Текст описания приведен в факсимильном виде.
Figure 00000001
Figure 00000002
Figure 00000003
Figure 00000004
Figure 00000005
Figure 00000006
Figure 00000007
Figure 00000008
Figure 00000009
Figure 00000010
Figure 00000011
Figure 00000012
Figure 00000013
Figure 00000014
Figure 00000015
Figure 00000016
Figure 00000017
Figure 00000018
Figure 00000019
Figure 00000020
Figure 00000021
Figure 00000022
Figure 00000023
Figure 00000024
Figure 00000025
Figure 00000026
Figure 00000027
Figure 00000028
Figure 00000029
Figure 00000030
Figure 00000031
Figure 00000032
Figure 00000033
Figure 00000034
Figure 00000035
Figure 00000036
Figure 00000037
Figure 00000038

Claims (2)

1. Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных позиционно-знаковой системе счисления f(+/-), включающий выполнение в условно «i» разряде преобразований аналоговых сигналов слагаемых ni и mi, с условно высоким или активным уровнем сигнала либо условно низким уровнем сигнала или неактивным, при этом из входных аналоговых сигналов ni и mi логически формируют аналоговый сигнал первой промежуточной суммы S1 i и аналоговый сигнал второй промежуточной суммы S2 i посредством функций f1(})-ИЛИ и f1(&)-И, при этом формируют положительный выходной аналоговый сигнал суммы +Si, отличающийся тем, что в условно «i» разряде одновременно формируют как положительный +Si, так и условно отрицательный выходной аналоговый сигнал -Si посредством эквивалентных логических преобразований входных позиционно-знаковых аналоговых сигналов ±ni и ±mi, при этом в «i» разряде первой промежуточной суммы S1 i аналоговый сигнал логически формируют с измененным уровнем аналогового сигнала S 1 i, посредством функций f1(}&)-ИЛИ-НЕ из входных позиционно-знаковых аналоговых сигналов ±ni и ±mi и аналогового сигнала второй промежуточной суммы S2 i-1 «i-1» разряда, который затем логически объединяют посредством функции f1(})-ИЛИ с аналоговым сигналом второй промежуточной суммы S2 i «i» разряда, а логически сформированный выходной аналоговый сигнал +S 3 i с измененным по уровню посредством функции f1(&)-HE и аналогичный сигнал -S 3 i, но другого знака, логически преобразуют посредством функции f2(&)-И в выходной аналоговый сигнал +Si или -Si, при этом логико-динамический процесс реализуют в соответствии с математической моделью
Figure 00000039
Figure 00000040

где
Figure 00000041
-
логическая функция f1(&)-И преобразования системы аналоговых сигналов;
Figure 00000042
-
логическая функция f1(})-ИЛИ объединения аналоговых сигналов;
Figure 00000043
-
логическая функция f1(}&)-ИЛИ-НЕ объединения аналоговых сигналов с изменением по уровню выходного аналогового сигнала;
«=& 1=» - логическая функция f1(&)-HE или функция изменения уровня аналогового сигнала аргумента.
2. Устройство параллельного логического суммирования аргументов аналоговых сигналов слагаемых, эквивалентных позиционно-знаковой системе счисления f(+/-), условно «i», разряд которого включает логические функции f1(})-ИЛИ и f1(&)-И, две функциональные входные связи которой являются входными связями приема аналоговых сигналов слагаемых ni и mi, а также включает логические функции f2(&)-И и f1(&)-HE, в которой функциональная выходная связь является одной из функциональной входной связью логической функции f2(&)-И, при этом включает формирование результирующего сигнала аргументы суммы +Si, отличающееся тем, что условно «i» разряд параллельного сумматора выполнен в виде двух эквивалентных каналов формирования аналоговых сигналов положительной и условно отрицательной суммы +Si и -Si, и в каждый канал введена дополнительная логическая функция f1(}&)-ИЛИ-НЕ, при этом функциональные связи логических функций в структуре сумматора выполнены в соответствии с математической моделью вида
Figure 00000044
Figure 00000045
RU2006144608/09A 2006-12-15 2006-12-15 Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления, и устройство для его реализации RU2375742C2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2006144608/09A RU2375742C2 (ru) 2006-12-15 2006-12-15 Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления, и устройство для его реализации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2006144608/09A RU2375742C2 (ru) 2006-12-15 2006-12-15 Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления, и устройство для его реализации

Publications (2)

Publication Number Publication Date
RU2006144608A RU2006144608A (ru) 2008-06-20
RU2375742C2 true RU2375742C2 (ru) 2009-12-10

Family

ID=41489790

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2006144608/09A RU2375742C2 (ru) 2006-12-15 2006-12-15 Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления, и устройство для его реализации

Country Status (1)

Country Link
RU (1) RU2375742C2 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2446443C1 (ru) * 2010-07-22 2012-03-27 Лев Петрович Петренко СПОСОБ РЕАЛИЗАЦИИ ЛОГИЧЕСКОГО СУММИРОВАНИЯ ПОЗИЦИОННЫХ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ [ni]f(2n) И [mi]f(2n) ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ В ПРЕДВАРИТЕЛЬНОМ СУММАТОРЕ fΣ[ni]&[mi](2n) ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО УМНОЖИТЕЛЯ fΣ(Σ) С ПРИМЕНЕНИЕМ ПРОЦЕДУРЫ ДВОЙНОГО ЛОГИЧЕСКОГО ДИФФЕРЕНЦИРОВАНИЯ d/dn+ И d/dn- ПРОМЕЖУТОЧНЫХ СУММ И ФОРМИРОВАНИЕМ РЕЗУЛЬТИРУЮЩЕЙ СУММЫ [Si]f(2n) В ПОЗИЦИОННОМ ФОРМАТЕ (РУССКАЯ ЛОГИКА)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
УЭЙКЕРЛИ Дж. Проектирование цифровых устройств. - М.: Постмаркет, 2002, т.1, с.508. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2446443C1 (ru) * 2010-07-22 2012-03-27 Лев Петрович Петренко СПОСОБ РЕАЛИЗАЦИИ ЛОГИЧЕСКОГО СУММИРОВАНИЯ ПОЗИЦИОННЫХ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ [ni]f(2n) И [mi]f(2n) ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ В ПРЕДВАРИТЕЛЬНОМ СУММАТОРЕ fΣ[ni]&[mi](2n) ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО УМНОЖИТЕЛЯ fΣ(Σ) С ПРИМЕНЕНИЕМ ПРОЦЕДУРЫ ДВОЙНОГО ЛОГИЧЕСКОГО ДИФФЕРЕНЦИРОВАНИЯ d/dn+ И d/dn- ПРОМЕЖУТОЧНЫХ СУММ И ФОРМИРОВАНИЕМ РЕЗУЛЬТИРУЮЩЕЙ СУММЫ [Si]f(2n) В ПОЗИЦИОННОМ ФОРМАТЕ (РУССКАЯ ЛОГИКА)

Also Published As

Publication number Publication date
RU2006144608A (ru) 2008-06-20

Similar Documents

Publication Publication Date Title
Kulkarni Comparison among different adders
Pieper et al. Efficient Dedicated Multiplication Blocks for 2's Complement Radix-2m Array Multipliers.
RU2375742C2 (ru) Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления, и устройство для его реализации
Nair et al. A review paper on comparison of multipliers based on performance parameters
Kumawat et al. Design and comparison of 8× 8 Wallace Tree Multiplier using CMOS and GDI technology
Daud et al. Hybrid modified booth encoded algorithm-carry save adder fast multiplier
Huddar et al. Area and speed efficient arithmetic logic unit design using ancient vedic mathematics on fpga
RU2378682C2 (ru) ВХОДНАЯ СТРУКТУРА ПАРАЛЛЕЛЬНОГО СУММАТОРА В ПОЗИЦИОННО-ЗНАКОВЫХ КОДАХ f(+/-) (ВАРИАНТЫ)
JP2010009592A (ja) 複合加算回路アレイ及びａｎｄ／ｏｒ面
Hema et al. Low Power and Area Efficient Carry Save Adder Based on Static 125nm CMOS Technology
RU2362205C2 (ru) Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления, и устройство для его реализации
JP4290203B2 (ja) リダクションアレイの装置および方法
Penchalaiah et al. A facile approach to design truncated multiplier based on HSCG-SCG CSLA adder
Bokade et al. CLA based 32-bit signed pipelined multiplier
Sharma et al. Digital multipliers: A review
Kumar et al. Design and FPGA Implementation of Matrix Multiplier Using DEMUX-RCA-Based Vedic Multiplier
RU2363978C2 (ru) Устройство параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления
RU2378683C2 (ru) Способ параллельного логического суммирования последовательностей аналоговых сигналов слагаемых эквивалентных двоичной системе счисления
RU2375749C2 (ru) Способ логического дифференцирования аналоговых сигналов, эквивалентных двоичному коду, и устройство для его реализации
CN104202053A (zh) 一种快速n位原码到补码的转换装置和转换方法
Venkata Subbaiah et al. Design of Delay-Efficient Carry-Save Multiplier by Structural Decomposition of Conventional Carry-Save Multiplier
RU2373640C1 (ru) ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ИЗБИРАТЕЛЬНОГО ЛОГИЧЕСКОГО ДИФФЕРЕНЦИРОВАНИЯ АРГУМЕНТОВ ФОРМАТА ДВОИЧНОЙ СИСТЕМЫ f(2n)
CN112988111B (zh) 一种单比特乘法器
Abinaya et al. Power efficient carry skip adder based on static 125nm cmos technology
RU2378681C2 (ru) ФУНКЦИОНАЛЬНАЯ СТРУКТУРА КОРРЕКТИРОВКИ АРГУМЕНТОВ ПРОМЕЖУТОЧНОЙ СУММЫ ±[S3i] ПАРАЛЛЕЛЬНОГО СУММАТОРА В ПОЗИЦИОННО-ЗНАКОВЫХ КОДАХ f(+/-)